【課題】 省スペースによって従来よりも多くの論理回路及びヒューズブロックを設けることができる半導体記憶装置を提供する。
【解決手段】 ヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含む複数のヒューズブロックがゲートアレイの近傍において縦列に配置され、電源配線と接地配線とが当該ヒューズ片の並置方向に沿って延在しており、ヒューズブロックの配置のために当該ゲートアレイの近傍のスペースを活用した半導体記憶装置。 （もっと読む）

【課題】半導体集積回路の遅延時間の変動を抑制すること。
【解決手段】回路設計支援装置１は、選択部１ｂと配置部１ｃとを有している。選択部１ｂは、設計対象の半導体集積回路モデルが備えるレジスタモデル２ｂにクロック信号を供給するクロック信号線の分岐点Ｐ１からレジスタモデル２ｂのクロック信号入力端子に至る第１の経路と、分岐点Ｐ１からレジスタモデル２ｂのデータ信号入力端子に至る第２の経路の、配線に関する物理パラメータの差分値に基づいて、物理パラメータが異なる配線負荷を有する複数の遅延回路モデルから遅延回路モデルＢを選択する。配置部１ｃは、選択された遅延回路モデルＢをデータ信号入力端子に接続されるデータ信号線に配置する。 （もっと読む）

【課題】微細化されても高精度を維持できるキャパシタを提供する。
【解決手段】キャパシタは、平面上に交互に配列した、直線状で第１の長さを有し第１の方向に延在する第１の電極パターンと、直線状で前記第１の長さより短い第２の長さを有し、前記第１の方向に延在する第２の電極パタ―ンと、前記第１の電極パターンに第１の電圧を、第１のビアプラグを介して供給する第１の配線パタ―ンと、前記第２の電極パターンに第２の電圧を、第２のビアプラグを介して供給する第２の配線パタ―ンと、を備え、前記第１および第２の電極パターンをそれぞれの前記第１の方向で比較した場合、前記第１の電極パターンの第１の端部が、前記第１の端部に対応する前記第２の電極パターンの第２の端部よりも突出しており、前記第１の電極パターンの前記第１の端部に対向する第３の端部が、前記第３の端部に対応する前記第２の電極パターンの第４の端部よりも突出している。 （もっと読む）

【課題】並列駆動構成のＩ／Ｏバッファから出力される信号を安定化し、信頼性を向上する。
【解決手段】Ｉ／Ｏセル２は、１つの出力信号を正転信号と反転信号からなる相補信号として出力する相補型Ｉ／Ｏセルからなり、２つのＩ／Ｏセル２が並列接続された構成からなる。２つのＩ／Ｏセル２の出力部となるインバータ６の出力部は、配線１７によってそれぞれ接続されており、２つのＩ／Ｏセル２の出力部となるインバータ７の出力部は、配線１８によってそれぞれ接続されている。配線１７は、Ｉ／Ｏセル２の下辺側に２つのＩ／Ｏセル２を横断するように形成され。配線１８は、該配線１７の上方に形成されており、２つのＩ／Ｏセル２を横断するように形成されている。また、配線１７の配線長と配線１８の配線長は、略同等となるようにレイアウトされている。 （もっと読む）

【課題】面積を抑えたアンチヒューズ素子を備えた半導体装置を提供する。
【解決手段】半導体装置は、基板１０と、第１絶縁膜１１と、シリサイド膜１２ｂを含む導電膜１２と、コンタクト１５と、を具備する。第１絶縁膜は、基板上に形成されている。導電膜は、第１絶縁膜上に形成されている。コンタクトは、基板上に形成され、第２絶縁膜１４を介して導電膜に隣接して配置され、シリサイド膜と短絡している。 （もっと読む）

【課題】信頼性の高いヒューズを有する半導体装置を提供する。
【解決手段】半導体層２２と、この半導体層２２の表面に形成され、半導体層２２と金属とが反応して形成された化合物層２８，２９と、半導体層２２及び化合物層２８，２９から成るヒューズと、このヒューズの接地電位側に電気的に接続された、選択トランジスタ１１とを含む、半導体装置を構成する。 （もっと読む）

【課題】電力バス相互接続構造の工程数を低減して製造できる半導体装置の製造方法を提供する。
【解決手段】第１のパッシベーション・スタック１４９を、導電性ランナ１３２、１３４および誘電体層１６２の上に形成する。開口を、通常のリソグラフィ技術および誘電エッチング技術によって、第１のパッシベーション・スタックを貫通して画定し形成する。露出された表面上に導電性バリア層１６６を形成する。アルミニウム層をブランケット堆積して、開口を充填する。パターニング、エッチング工程によって、開口内に、アルミニウム・パッド１７０を形成する。開口内に、ランナ１３４と導電性接触する導電性バイア１７２を形成する。アルミニウム・パッドを形成するために用いられるのと同じパターニング、エッチング工程において、アルミニウム層内に電力バス１７４も形成する。 （もっと読む）

【課題】トランジスタのしきい電圧の変化を減らすことにより、半導体装置の信頼性を向上させることができる半導体装置のレイアウト方法及びその半導体装置を提供する。
【解決手段】半導体基板内に形成された少なくとも１つの第１電極と第２電極を有する複数個のトランジスタのアクチブ領域を配置する段階と、前記複数個のトランジスタのアクチブ領域のそれぞれの少なくとも１つの第１電極と第２電極との間に位置し、前記半導体基板上に所定の幅と長さを有する１つ以上の実質的に同一間隔に分離された前記複数個のトランジスタのゲートを配置する段階と、前記複数個のトランジスタの間に、所定の幅と長さを有し、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と実質的に同一間隔に配置された複数個のダミーゲートを配置する段階とを有する。 （もっと読む）

【課題】本発明は、工程を増やすこと無く、ヒューズカット時間を短縮することができる半導体装置を提供する。
【解決手段】半導体装置は、ヒューズ配線（１０）と、加熱用配線（２１、２２）とを具備し、ヒューズ配線（１０）と加熱配線（２１、２２）とに電圧を印加してヒューズ配線の溶断部を切断する。ヒューズ配線（１０）は、回路素子を形成する配線層と同じ層に形成され、電気的に切断されうる溶断部を備える。加熱用配線（２１、２２）は、回路素子を形成する配線層と同じ層のうちのヒューズ配線（１０）より上層の配線層に絶縁層を介して溶断部を複数回横断するように形成され、溶断部の配線幅より広い配線幅を有して溶断部を加熱する。 （もっと読む）

【課題】不良箇所を容易に特定し得る半導体装置及びその形成方法並びにその設計方法を提供する。
【解決手段】配線パターン３２ａと、ダミーパターン３２ｂと、一方の端部が配線パターンに電気的に接続され、他方の端部がダミーパターンに電気的に接続されたヒューズ３２ｃとを有している。 （もっと読む）

【課題】設計対象の集積回路内での回路特性のばらつきに伴う遅延時間の変動を反映したタイミング解析技術を提供する。
【解決手段】情報処理装置は、複数の回路素子を含む対象経路の信号伝搬時間を変化させる物理特性値を所定の変動範囲で複数個発生させる物理特性値発生部と、発生させた物理特性値にしたがって、回路素子を通る信号の遅延時間を算出する素子遅延算出部と、信号の遅延時間を基に対象経路の信号伝搬時間を算出する伝搬時間算出部と、を備える。 （もっと読む）

【課題】低消費電力かつ低占有面積で、パッケージ実装後においてもプログラムを行なうことができるヒューズ素子を備えるヒューズプログラム回路を実現する。
【解決手段】ヒューズプログラム回路（ＦＰＫ１−ＦＰＫｎ）において、ヒューズ素子ＦＳを、多層メタル配線の第３層以上のメタル配線（Ｍ（ｉ））を用いて実現する。各ヒューズプログラム回路において、スキャンフリップフロップ（ＦＳＳＲおよびＰＳＲ）を用いてプログラム情報およびヒューズ選択情報を順次転送して、選択的に、１本ずつヒューズを電気的に切断する。 （もっと読む）

【課題】電源配線と接地配線とを有する半導体装置において、配線の一部における電圧ドロップや、電圧ドロップに伴うマイグレーションの発生を抑制することが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、主表面に沿うように層状に広がる電源シート状配線ＰＰＷＲと、主表面に沿うように、主表面に交差する方向に関して電源シート状配線と一定の距離を隔てて層状に広がる接地シート状配線ＰＧＮＤと、上記主表面上に形成され、主表面内の一の方向に延在する電源配線ＰＷＲと、主表面上に形成され、一の方向に沿う方向に延在し、電源配線ＰＰＷＲと一定の距離を隔てて形成された接地配線ＧＮＤとを備える。上記電源シート状配線ＰＰＷＲは、電源配線ＰＷＲと電気的に接続されており、接地シート状配線ＰＧＮＤは、接地配線ＧＮＤと電気的に接続されている。 （もっと読む）

【課題】制御信号の系統を整理して、不定信号伝播防止回路等の検討漏れの危険性を回避し、さらに、自動化ツールへの搭載へ向けた検討を容易にし、また、チップ内部での電源遮断制御を容易化することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置において、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩごとに電源遮断の優先順を設け、優先順の高い回路がＯＮしている場合にはそれより優先順の低い電源領域はＯＦＦにできないという規則を設けて、設計方法の容易化を図る。また、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩ内において、さらに別の電源を印加できる領域を設け、その領域に中継バッファ（リピータ）やクロックバッファ、情報退避用の情報保持ラッチを集積する。レイアウト上は、電源線の電流を分散させる目的でセルがロウ方向に並ぶ方向と垂直な方向にまとめてレイアウトすればよい。 （もっと読む）

【課題】導電材料の第１の層と導電材料の第２の層とを備える集積回路におけるグローバル電源配電網の最適化
をはかる。
【解決手段】パワーメッシュ配線を構成する、第１のレールは、（ａ）集積回路のコアロジックの１つ以上のコンポーネントに電源を供給し、（ｂ）集積回路の第１の軸に対して位置合わせされ、（ｃ）メッシュが第１の軸に沿って集積回路の境界から集積回路の中心に一様な電圧傾度を有するように構成される。また、第２のレールは、（ａ）コアロジックの１つ以上のコンポーネントに電源を供給し、（ｂ）集積回路の第２の軸に対して位置合わせされ、（ｃ）メッシュが第２の軸に沿って集積回路の境界から集積回路の中心に一様な電圧傾度を有するように構成された１つ以上のパラメータを有したものとする。 （もっと読む）

【課題】プロセスマージンを大きく取れる配線配置構造を提供する。
【解決手段】基板上に形成された複数の第１配線６を含む第１配線層と、第１配線層上に形成され、第１配線６に接続された複数のビアコンタクト１０を含むコンタクト層と、コンタクト層上に形成され、ビアコンタクト１０に接続された複数の第２配線１４を含む第２配線層とを備える半導体装置において、コンタクトピッチは、第１配線６の最小配線ピッチ、又は、第２配線１４の最小配線ピッチ、よりも大きくなるようにする。 （もっと読む）

【課題】エッチング処理により基板上に設計データ通りの配線パターンを形成できるようにする、レジストパターンのデータを生成するデータ生成方法を実現する。
【解決手段】レジストパターンのデータ生成方法は、基板面に相当する仮想平面上において、設計データに規定された配線の外郭上の或るポイントを基準点として所定形状を有し、当該ポイント上に位置するエッチング液によって銅箔がエッチングされ得るエッチング影響エリアを含む第１の基準エリアを設定する設定ステップS101と、レジストパターンの外郭の位置を、第１の基準エリアに占めるエッチング影響エリアの面積を表わすエリア面積パラメータに応じて決定する決定ステップS102と、設計データに規定された配線の外郭上の任意の位置に順次設定されるポイントに対して設定ステップS101および決定ステップS102を繰り返し実行することで、レジストパターンの外郭を画定する画定ステップS103と、を備える。 （もっと読む）

【課題】層間絶縁膜を厚くすることなく、放電耐圧を向上させ、デバイスの特性の安定化や性能の向上を図る。
【解決手段】高耐圧配線は、Ｓｉ基板１０１上に形成された配線層１０３と、絶縁膜１０４と、上層配線１０５，１０６と、絶縁膜１０４に形成された溝１０７とを有する。配線層１０３上の絶縁膜１０４の厚さＴは、上層配線１０５と１０６間の距離ｄよりも小さく、溝の幅Ｗは、距離ｄよりも小さい。絶縁膜１０４の厚さＴは、配線層１０３と上層配線１０５，１０６との間に与えられる最大の電位差Ｖ_maxよりも絶縁膜１０４の耐圧が大きくなるように設定され、絶縁膜１０４の露出量Ｘは、溝の幅Ｗと距離ｄとが等しいときの絶縁膜１０４に沿った沿面放電開始電圧をＶ₀（Ｖ₀＝ｂ×ｌｎＴ＋ｃ、ｂ，ｃは定数）としたとき、Ｖ_max＜ａＸ＋Ｖ₀（ａは定数）となるように設定される。 （もっと読む）

【課題】複数のスタンダードセルを有する半導体装置のチップ面積をさらに小さくする。
【解決手段】半導体装置ＳＤ１は第１および第２スタンダードセルＳＣ１，ＳＣ２を備える。第１スタンダードセルＳＣ１は、拡散領域Ａｎ１１、拡散領域Ａｎ１１に対向する機能素子領域ＦＥ１、および金属層ＭＴ１１を有する。第２スタンダードセルＳＣ２は、拡散領域Ａｎ１１に連続する拡散領域Ａｎ２１、拡散領域Ａｎ２１に対向する機能素子領域ＦＥ２、ならびに拡散領域Ａｎ２１および機能素子領域ＦＥ２の間に形成された拡散領域ＣＲ２１を有する。金属層ＭＴ１１および機能素子領域ＦＥ２は、拡散領域Ａｎ１１、拡散領域Ａｎ２１、および拡散領域ＣＲ２１通して電気的に接続される。 （もっと読む）

【課題】フォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、標準セルの実際の特性を反映させたライブラリを設計可能とし、これにより設計マージンを小さくして高性能な半導体集積回路を提供する。
【解決手段】標準セルＳｃ１を配列して半導体集積回路を設計する方法において、標準セルＳｃ１を構成するゲートパターン５の端部に、該ゲートパターン５と垂直な方向にダミーパターン３を配置し、該ダミーパターン３の配置により、ゲートパターン５の端部での該ゲートパターンの占有密度の低下を補う。 （もっと読む）