【課題】スタンダードセルを利用して機能回路ブロックをレイアウトする際、供給電源の品質を動作レベルに保ちながら、製造品質を左右する各配線層の占有率のばらつきを少なくする。
【解決手段】スタンダードセル１を、これを構成するセル構成トランジスタを有し、全スタンダードセルに共通接続される電源供給配線及び接地供給配線、および個々のスタンダードセルの機能を実現するための信号配線を含まず、かつ各スタンダードセルの機能を該セル構成トランジスタにより決定する最小限の配置配線、および該セル構成トランジスタの直近に配置され、該スタンダードセルの信号端子を含むよう構成した。 （もっと読む）

【課題】効率的な動作試験ができる無線集積回路装置の製造方法、無線集積回路装置及び電子機器等を提供すること。
【解決手段】無線集積回路装置の製造方法は、ウェハー上に複数の無線集積回路装置１００を形成し、複数の無線集積回路装置１００のうちの少なくとも１つの無線集積回路装置を送信モード無線集積回路装置１００ａに設定し、複数の無線集積回路装置１００のうちの送信モード無線集積回路装置１００ａを除く少なくとも１つの無線集積回路装置を受信モード無線集積回路装置１００ｂに設定する。送信モード無線集積回路装置１００ａの送信回路により動作試験用の送信データを送信し、受信モード無線集積回路装置１００ｂの受信回路により動作試験用の送信データを受信して動作試験を実行する。動作試験の完了後に複数の無線集積回路装置１００をダイシングする。 （もっと読む）

【課題】ヒューズの線幅の縮小化を図ることが可能な半導体装置を提供する。
【解決手段】この半導体装置１では、ヒューズＦＵに隣接してダミーヒューズＤＦＵを設け、ヒューズＦＵおよびダミーヒューズＤＦＵの各々の配線幅を最小線幅に設定し、ヒューズＦＵおよびダミーヒューズＤＦＵの間隔を最小間隔に設定した。したがって、ＯＰＣによってヒューズＦＵおよびダミーヒューズＤＦＵの露光条件が最適化されるので、最小線幅のヒューズＦＵを形成することができる。 （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその設計方法並びに半導体装置の製造方法を提供する。
【解決手段】第１のトランジスタが形成される第１の活性領域のパターンと、第２のトランジスタが形成される第２の活性領域のパターンとを配置するステップＳ２と、第１の活性領域及び第２の活性領域と交差するゲート配線のパターンを配置するステップＳ３と、第１の活性領域とゲート配線とが重なり合う領域である第１の領域を抽出するステップＳ４と、第１の活性領域を含む領域上に、圧縮応力膜のパターンを配置するステップＳ５とを有し、第２の活性領域を含む領域上に、圧縮応力膜に隣接する引っ張り応力膜のパターンを配置するステップＳ６とをコンピュータに実行させることにより、半導体装置のレイアウトパターンを取得する工程を有し、圧縮応力膜のパターンを配置するステップでは、第１の領域の縁部の位置に基づいて、圧縮応力膜のパターンの縁部の位置が設定される。 （もっと読む）

【課題】ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を形成し、形成したゲート絶縁膜３の上に、ＴｉＮ膜４及びポリシリコン膜５を順次形成する。続いて、ポリシリコン膜５にＴｉＮ膜４を露出するコンタクトホール５ａを形成する。続いて、ポリシリコン膜５における第１のコンタクトホール５ａの少なくとも底面及び壁面上に金属膜７を形成する。 （もっと読む）

【課題】半導体抵抗素子の端子部寄生抵抗を正確に見積もることができる回路シミュレーション方法。
【解決手段】半導体抵抗素子１０２と、半導体抵抗素子１０２の端子部上に、半導体抵抗素子１０２の幅方向と長手方向とにそれぞれ等間隔に配置された複数のコンタクトＣＴと、複数のコンタクトＣＴ上に形成された配線１０１と、を備えた半導体回路のシミュレーション方法。１つのコンタクトＣＴの抵抗値と、長手方向において隣接するコンタクトＣＴ間の半導体抵抗素子１０２による寄生抵抗値との比を、定数ｋとして定義し、半導体抵抗素子１０２の端子部と、複数のコンタクトＣＴと、を含む寄生抵抗ネットを、定数ｋを用いることによりモデル化する。 （もっと読む）

【課題】溝内に配線を埋め込む際に層間絶縁膜の表面に深い凹部が生じるのを防止し得る半導体装置の設計方法等を提供する。
【解決手段】単位面積当たりの配線パターンの周囲長の総和を各々の単位領域毎に算出するステップＳ６と、単位領域内における配線パターンの周囲長の総和が第１の値以上である第１の領域と第２の値以下である第２の領域とを抽出するステップＳ７，Ｓ８と、第１の領域に隣接する第３の領域内に単位面積当たりの周囲長の総和が第３の値である第１のダミーパターンを配置し、第２の領域に隣接する第４の領域内に単位面積当たりの周囲長の総和が第４の値である第２のダミーパターンを配置するステップＳ９，Ｓ１０と、第３の領域と第４の領域との間の第５の領域内に単位面積当たりの周囲長の総和が第３の値より小さく、第４の値より大きい第５の値である第３のダミーパターンを配置するステップＳ１１とを有している。 （もっと読む）

【課題】ＥＳＤ放電経路におけるメタル配線の電流密度の許容値を高くとることが可能であり、また、配線抵抗を小さくすることが可能である半導体装置を提供する。
【解決手段】信号パッド（１０１）と、電源線（１０３）と、接地線（１０４）と、一端が信号パッド（１０１）と接続されたインダクタ（１１１）と、インダクタ（１１１）の他端と電源線（１０３）または接地線（１０４）との間に設けられた終端抵抗（１１２）と、インダクタ（１１１）の中間の第１位置（Ａａ）に接続された第１ＥＳＤ保護素子（ＥＳＤ＿Ｇ）と、インダクタ（１１１）の中間の第１位置（Ａａ）とは異なる第２位置（Ａｂ）に接続された第２ＥＳＤ保護素子（ＥＳＤ＿Ｖ）とを備える。 （もっと読む）

【課題】 ヘテロ接合バイポーラ・トランジスタ及びその製造方法を提供する。
【解決手段】 ヘテロ接合バイポーラ・トランジスタに関連する、半導体構造体及び半導体の製造方法が提供される。この方法は、同じ配線レベルにある金属導線によって接続される２つのデバイスを形成することを含む。２つのデバイスの第１のものの金属導線は、銅配線構造体上に金属キャップ層を選択的に形成することによって形成される。 （もっと読む）

【課題】アンチヒューズ素子が導通状態の際に形成される導電パスの電気抵抗を低くし、また、抵抗値のばらつきを抑制することができる半導体装置を提供する。
【解決手段】アンチヒューズ素子４を備えた半導体装置１であって、前記アンチヒューズ素子４は、半導体基板５に設けられたウェル４１と、前記ウェル４１上に設けられた絶縁膜４２と、前記絶縁膜４２上に設けられ、前記ウェル４１と同じ導電型のポリシリコン膜４３と、前記ウェル４１内の一面４１ａ側に設けられた、前記ウェル４１と同じ導電型の不純物導入領域４６とを備え、前記不純物導入領域４６の不純物濃度が、前記ウェルの不純物濃度よりも高く、前記不純物導入領域４６は、前記ポリシリコン膜４３の前記ウェル４１上に位置する端部と前記絶縁膜４２を介して対向する部分を備えていることを特徴とする。 （もっと読む）

【課題】半導体チップのチップサイズを縮小化することができる技術を提供する。特に、ＬＣＤドライバを構成する長方形形状の半導体チップにおいて、短辺方向のレイアウト配置を工夫することにより、半導体チップのチップサイズを縮小化することができる技術を提供する。
【解決手段】ＬＣＤドライバを構成する半導体チップＣＨＰ２は、複数の入力用バンプ電極ＩＢＭＰのうち一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されている一方、複数の入力用バンプ電極ＩＢＭＰのうち他の一部の入力用バンプ電極ＩＢＭＰの下層には入力保護回路３ａ〜３ｃが配置されずにＳＲＡＭ２ａ〜２ｃ（内部回路）が配置されている。 （もっと読む）

【課題】層間絶縁膜のグローバル段差をより低減する。
【解決手段】メタル配線１１、２１、３１と層間絶縁膜１２、２２、３２とが積層され、各層の層間絶縁膜を形成する毎に研磨して平坦化される多層配線６０を積層方向からみて複数の領域５２に分割し、領域毎に、各領域の面積に対する各領域内のメタル配線の占有面積の割合を、メタル配線についてそれぞれ求め、求めた割合を、領域毎に、メタル配線について積算した積算割合をそれぞれ求め、複数の領域の積算割合を用いて、予め求めておいた積算割合の相対値と層間絶縁膜３２の上面の相対位置との関係より、複数の領域間の層間絶縁膜３２の上面の相対位置関係を求め、層間絶縁膜３２の上面が所定の値より低い位置にある領域５１１では、ダミー配線１３，２３，３３を設け、層間絶縁膜３２の上面が所定の値以上の位置にある領域５１３ではメタル配線にダミー配線を設けない。 （もっと読む）

【課題】高速動作が可能で、しかも可逆的に安定した書き換え特性を有し、半導体製造プロセスと親和性の高い不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置の提供を目的とする。
【解決手段】第1電極１０３と、第２電極１０５と、第１電極１０３と第２電極１０４との間に介在させ、両電極１０３，１０５間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層１０４とを備えている。この抵抗変化層１０４は少なくともハフニウム酸化物を含み、当該ハフニウム酸化物をＨｆＯ_ｘと表した場合に、０．９＜ｘ＜１．６を満足するように抵抗変化層１０４が構成されている。 （もっと読む）

【課題】ＭＩＭキャパシタの構造破壊に起因するリーク電流の上昇を低減する構成を備えた半導体装置を提供することを課題とする。
【解決手段】複数の下層配線１１を備える下層配線層１０と、下層配線層１０の上方に設けられる、下部電極２１と容量誘電膜２２と平面形状が下部電極２１より小さい上部電極２３とを下からこの順に積層したＭＩＭキャパシタ２０と、ＭＩＭキャパシタ２０の上方に設けられ、ビア４０、４１を介して下部電極２１および上部電極２３のそれぞれに接続する複数の上層配線３１を備える上層配線層３０と、を備えた半導体装置であって、上部電極２３の平面形状は矩形に構成され、上部電極２３の平面のいずれか一以上の辺であるエッジ部の直下には下層配線１１が配置されていない半導体装置を提供する。 （もっと読む）

【課題】対向する金属配線を有する配線構造において特性の安定化や性能の向上を図ると共に高耐圧化を実現する。
【解決手段】配線設計装置は、対向する金属配線間に与えられる最大の電位差をＶ_maxとしたときに配線間距離ｄ_minを与える関係式Ｖ_max＝Ａ×ｌｎ（ｄ_min／ｄ０）＋Ｂ（Ａ，Ｂは定数、ｄ０は基準となる距離）を予め記憶する記憶部１と、金属配線間の距離を、想定される最大電位差Ｖ_maxに対してＶ_max＝Ａ×ｌｎ（ｄ_min／ｄ０）＋Ｂにより得られる配線間距離ｄ_min以上として設定する設計部２とを備える。 （もっと読む）

【課題】レイアウト検証の時間を短縮し、設計ＴＡＴを改善する。
【解決手段】本発明によるレイアウト検証方法は、記憶装置内に記録されたレイアウト情報２０１に基づいて、ゲート電極に接続される金属配線の面積を算出するステップと、レイアウト情報２０１に基づいて、金属配線に対してゲート電極と並列接続される拡散層の面積を算出するステップと、ゲート電極の面積を使用せず、金属配線の面積と拡散層の面積を用いて第１アンテナ比を算出するステップと、記憶装置内に記録されたアンテナ基準２０２に基づいて第１アンテナ比を検証する第１検証ステップとを具備する。 （もっと読む）

【課題】配線層の溶出、および酸化を抑制する半導体装置、およびその設計方法を提供する。
【解決手段】接続コンタクトに接続される金属配線の配置を決定するステップと、接続コンタクトを設けるためのスルーホールの配置を決定するステップとを具備する半導体装置に設計方法を適用する。ここで、金属配線の配置を決定するステップは、（ａ）スルーホールによって露出する金属配線の領域を特定するステップと、（ｂ）金属配線に付帯する容量を特定するステップと、（ｃ）容量が蓄える電荷が、領域を介して金属配線から極性溶媒に移動したときの領域の損傷を抑制するように、金属配線の配置を決定するステップとを含むものとする。 （もっと読む）

【課題】 半導体集積回路装置の特性を保持或いは高めると共に小型化を図る。
【解決手段】 主面および前記主面とは反対側の裏面を有し、第１辺を含む平面形状が矩形状の半導体基板と、前記主面上に形成された複数のボンディングパッドと、前記主面上に形成された内部回路形成部と、前記第１辺と前記内部回路形成部との間に配置されており、前記内部回路形成部に電位を供給する内部回路用電源配線と、前記第１辺と前記内部回路用電源配線との間に配置されており、前記複数のボンディングパッドと電気的に接続され、トランジスタを備えた複数のセルと、前記複数のセル上に配置され、前記複数のセルに電位を供給するセル用電源配線と、を有し、前記複数のセルは、外部からの入出力信号を送受信する回路を含む入出力セルを有し、前記複数のボンディングパッドのそれぞれは、前記入出力セルと平面的に重なるように配置されている。 （もっと読む）

【課題】ＭＩＭ容量の搭載数を変化させた評価を、効率良く行うことができる半導体装置及びそのレイアウト方法。
【解決手段】本発明に係る半導体装置は、下層電極１０７と、上層電極１０９と、両電極間に形成された容量絶縁膜１０８を有するＭＩＭ容量ＭＣ１と、下層電極１０７に接続され、下層電極１０７の主面の法線方向上向きに延設された第１のビアホールＶＨｃと、上層電極１０９に接続され、上層電極１０９の主面の法線方向上向きに延設された第２のビアホールＶＨｂと、下層電極１０７よりも下側に形成された複数の下層配線１０２と、を備え、上層電極１０９の主面の法線方向から見た場合、第１及び第２のビアホールＶＨｃ、ＶＨｂが下層配線１０２と重なって形成されているものである。 （もっと読む）

【課題】回路動作に必要な配線を形成するための領域が広く、回路の高速動作が可能なスタンダードセルを提供する。
【解決手段】第１のＭＯＳ素子および第２のＭＯＳ素子に信号を供給するための信号線が、電源配線および接地配線の２つの配線と平行に設けられ、これら２つの配線に挟まれ、かつ、第１の導電型ＭＯＳ素子および第２の導電型ＭＯＳ素子のそれぞれから等しい距離に配置されている構成である。 （もっと読む）