【課題】回路パターンのマージンの確保と集積回路の性能の確保とを両立可能な手法を提供する。
【解決手段】集積回路の設計データから、前記設計データに含まれるパターンに対応するマスクパターンデータを作成するマスクパターンデータ作成方法であって、前記方法では、前記設計データに含まれるパターンから、修正するパターンを特定し、特定されたパターンから、所定の長さよりも短い部分を選択し、選択された部分のサイズを変更することで、前記特定されたパターンを修正し、修正されたパターンに対応するマスクパターンデータを作成し、前記修正されたパターンに対応するマスクパターンデータのうち、サイズが変更された部分以外の部分に対応するマスクパターンデータに対し、補助パターンを付加する。 （もっと読む）

【課題】本発明は、異なる種類の複数のヒューズを積層した構成や、当該構成に対する具体的な救済及び半導体装置の識別付与の製造方法を提供することを目的とする。
【解決手段】
本発明の１つの実施形態では、所定の電圧値を印加、又は所定の電流値以上を流すことで切断される第１ヒューズと、レーザ光を照射することで切断される第２ヒューズと、レーザ光を反射するリフレクタ層とを備える半導体装置である、さらに、本発明の１つの実施形態に係る半導体装置では、第１ヒューズ上に絶縁層を介してリフレクタ層を積層し、リフレクタ層上に絶縁層を介して第２ヒューズを積層する。 （もっと読む）

【課題】遅延時間を調整するために信号用回路を変更した場合に外部配線によって遅延時間が変化させられることを回避することが可能な半導体集積回路を提供すること。
【解決手段】この半導体集積回路は、信号用回路１０Ｂを含む。信号用回路１０Ｂは、入力端子ＩＮから入力信号が入力されることにより、その入力信号に応じた出力信号を出力端子ＯＵＴから出力する。信号用回路１０Ｂは、入力信号に対して出力信号が遅延している時間である遅延時間を調整するために変更される調整用変更部ＡＪ１〜ＡＪ３を有する。半導体集積回路は、信号用回路１０Ｂ以外の回路を構成する外部配線３１，３２と調整用変更部ＡＪ１〜ＡＪ３との間に配置されたシールド用導体１２ｃ，１２ｄを備える。 （もっと読む）

【課題】配線の層数を増やすことなく、配線間の寄生容量を削減すること。
【解決手段】最長の配線と最短の配線とが隣り合うように配置する（ステップＳ１１）。配置済みであって隣が空いている２本の配線のうち短い方の隣に残りの配線のうち最長のものを配置する工程（ステップＳ１２）と、配置済みの配線であって隣が空いている２本の配線のうち長い方の隣に残りの配線のうち最短のものを配置する工程（ステップＳ１４）と、を残りの配線が無くなる（ステップＳ１３又はステップＳ１５のＮｏ）まで交互に繰り返す。 （もっと読む）

【課題】アライメントマークの視認性を向上することにより、半導体チップと実装基板との位置合わせを高精度に行なうことができる技術を提供する。
【解決手段】ＬＣＤドライバを構成する半導体チップにおいて、半導体基板１Ｓ上のアライメントマーク形成領域にマークＭＫ１を形成する。このマークＭＫ１は、集積回路形成領域の最上層配線（第３層配線Ｌ３）と同層で形成されている。そして、マークＭＫ１およびマークＭＫ１を囲む背景領域の下層にパターンＰ１ａ、Ｐ１ｂ、Ｐ２、Ｐ３を形成する。このとき、パターンＰ１ａは第２層配線Ｌ２と同層で形成されており、パターンＰ１ｂは、第１層配線Ｌ１と同層で形成されている。さらに、パターンＰ２は、ゲート電極Ｇと同層で形成されており、パターンＰ３は素子分離領域ＳＴＩと同層で形成される。 （もっと読む）

【課題】ペアを形成する一対の回路素子を含む電子回路の特性が、バンプ電極や配線の機械的ストレスにより劣化するのを防止する。
【解決手段】差動アンプ２１０のペアを形成する一対の回路素子は、ロジック部２００において、配線２０２〜２０５が形成された領域（バンプ電極ＢＰ３〜ＢＰ６が形成された領域を含む）を除く、半導体チップ５００上の領域に配置される。これにより、配線２０２〜２０５及びバンプ電極ＢＰ３〜ＢＰ６による機械的ストレスがこれらの回路素子に加わることがない。従って、ペアを形成する一対の回路素子の電気的特性のバランスが機械的ストレスにより崩れるのを防止すること、言い換えれば、ペアを形成する一対の回路素子のペア性を向上させることができる。 （もっと読む）

【課題】半導体集積回路の設計データの評価に要する時間の増加を抑制できるデータベースの作成方法を提供すること。
【解決手段】複数の半導体集積回路のそれぞれについて、前記半導体集積回路の設計データを構成する複数の機能ブロックセルと、前記複数の機能ブロックセルに対する複数の評価値とを関連付けて登録してなるデータベースの作成方法であって、所望の半導体集積回路の設計データに関し、前記設計データを構成する複数のセルＣｉｊが、データベース４に登録されているか否かを判断する工程（Ｓ１）と、前記所望の半導体集積回路の設計データを構成する前記複数のセルＣｉｊのなかに、データベース４に登録されていないものがあると判断された場合、前記登録されていないセルの評価値を算出する工程（Ｓ２）と、前記登録されていないセルとその評価値とを関連付けてデータベース４に登録して、データベース４を更新する工程（Ｓ３）とを含む。 （もっと読む）

【課題】電源ノイズを近隣回路に影響を与えないレベルに抑圧し、かつ、回路セルの配置の規則性を乱すことがない効率的なセル配置を実現する。
【解決手段】一方向に配線され幹配線（例えば２Ｓ）と、等間隔の複数の幹配線箇所から各々が分岐された複数の分岐線（例えば２０Ｓ）と、分岐線ごとに設けられたローカル電圧線（仮想ＶＳＳ線３０Ｓ等）と、当該ローカル電圧線と分岐線間のスイッチと、ローカル電圧線に接続された少なくとも１つの回路セルとを、各々が含む複数のセルラインと、複数のセルライン内で、１以上のセルラインを挟んで互いに離れた複数のセルラインが含む所定数のスイッチ（ＳＷ１,ＳＷ２等の対）を同時制御可能に接続する複数の制御線ＣＬ１〜ＣＬ４と、を有する。 （もっと読む）

【課題】メタルＣＭＰにおける平坦化のため、ＭＯＳトランジスタの直上にダミーメタルを配置する。チャネル長が大きくなるとダミーメタルの幅が広がりディッシングが生じ、ソース・ドレイン電極配線が削られ過ぎ、配線寄生抵抗の増大を招く。これを抑制し、かつ配線が及ぼすメタルストレスを均一化する半導体素子の製造方法を提供する。
【解決手段】ＭＯＳトランジスタのゲート電極１上に、チャネル領域１６の幾何中心に対して点対称に複数のダミーメタル６１を配置する。これによりメタルがＭＯＳトランジスタに及ぼすストレスの影響を均一化出来る。さらに、チャネル領域が増大してもメタルＣＭＰによるソース電極４・ドレイン電極５のディッシングが抑えられる事で、これら電極の寄生抵抗増大をも抑制できる。 （もっと読む）

集積回路において使用するためのレーザ活性化相変化デバイスは、第１のパターン化された金属線および第２のパターン化された金属線を接続するように構成され、かつ層間誘電体とオーバヒューズ誘電体との間に位置付けられる、カルコゲニドヒューズを備える。当該ヒューズは、基板上に製造される能動半導体素子を相互接続する。レーザ活性化相変化デバイスを活性化させるための方法は、ヒューズの特性に基づき、レーザのレーザ条件を選択するステップと、閾値遷移温度を満たすまで、直接光子吸収によって、レーザでヒューズの相変化をプログラムするステップと、を含む。
（もっと読む）

【課題】配線に係る抵抗を低減することができるため、半導体セルの面積を縮小することができる。
【解決手段】本発明に係る半導体装置は、半導体基板１と、半導体基板１表面に形成されたコンタクト領域４と、半導体基板１上に形成された層間絶縁膜２１とを備える。層間絶縁膜２１には、コンタクト領域４まで達する線状に延設された開口溝が設けられる。そして、開口溝内に埋設され、コンタクト領域４と電気接続された導電層８をさらに備える。 （もっと読む）

【課題】ディッシングを抑制する。
【解決手段】半導体装置は、複数の銅配線層と複数の絶縁層が交互に積層されて構成される。低インピーダンス配線は、所定の領域を占有して形成される。第１配線群は、第１の銅配線層に所定の間隔ｄ１を空けて並列に敷設され、第１の方向に延伸する短冊状の複数の銅配線Ｌｃ１を含む。第２配線群は、第１の銅配線層と隣接する第２の銅配線層に、所定の間隔ｄ２を空けて並列に敷設され、第１の方向と垂直な第２の方向に延伸する短冊状の複数の銅配線Ｌｃ２を含む。第１配線群が占める領域ＲＧＮ１と、第２配線群が占める領域ＲＧＮ２と、所定の領域は、少なくとも部分的にオーバーラップする。第１配線群Ｌｃ１と第２配線群Ｌｃ２は、等電位となるように電気的に接続される。 （もっと読む）

【課題】電気ヒューズを切断する際のショートを防ぐことができる。
【解決手段】半導体装置１００は、半導体基板（不図示）上に形成され、それぞれ異なる層に形成された第１の配線１２２と、第２の配線１３４と、第１の配線１２２と第２の配線１３４の間の層に設けられ、第２の配線１３４の一端部分に接続されるとともに第１の配線１２２に接続されたビア１２８とを含む電気ヒューズ２００と、第２の配線１３４と同層に形成され、第２の配線１３４の一端部分の周囲を取り囲むように形成されたガード配線部１６０とを含む。平面視において、第２の配線１３４は、他端から一端部分の方向に延在して形成され、ガード配線部１６０は、第２の配線１３４の一端部分を中心として、当該一端部分の周囲三方を取り囲むように形成される。 （もっと読む）

【課題】Ｗを材料とする接続部の下地膜の形成工程として、形成容易なプロセスを選択することができ、下層のＣｕ配線である第１の配線のＣｕの浸食を抑制することにより、第１の配線と接続部との間における接触抵抗を低く抑えるとともにその均一性を高め、信頼性の高い半導体装置を実現する。
【解決手段】熱ＣＶＤ法によりＷＦ₆、Ｈ₂及びＢ₂Ｈ₆を含有し、シラン系ガスを含有しない第１の供給ガスを用いてＷ膜１８ａを形成した後、ＷＦ₆及びＨ₂を含有する第２の供給ガスを用いてＷ膜１８ｂを形成し、ＣＭＰを経て、ビア孔１６をＷ膜１８で充填するＷプラグ１９を形成する。 （もっと読む）

【課題】デバッグ等のために、完成した半導体集積回路装置の配線をＦＩＢ加工を用いて事後的に修正する場合がある。修正配線は配線として最適に材料を使用すべきである。しかし、たとえば、比抵抗の低い金属は、比較的その後の検査・試験環境に弱い等の問題がある。
【解決手段】本願発明は、ほぼ完成した半導体集積回路装置の配線を変更するために、ＦＩＢ加工を用いて半導体集積回路チップの配線を修正するに当たり、半導体集積回路チップの主面上の絶縁膜に金属修正配線をＦＩＢＣＶＤにより形成後、その上を覆うように、金属修正配線よりも耐酸化性または耐腐食性の高い金属被覆膜を、ＦＩＢＣＶＤにより形成するものである。 （もっと読む）

多数の導体層および導体層間にある多数のビア層を有する半導体チップを備えた半導体集積回路デバイスにおいて、チップの小さなエリアに、改訂番号(revision number)レジスタとして機能する経路選定(routing)マトリクス（１０）が設けられる。経路選定マトリクスは、チップの各金属層において、導体トラック（Ｍ１〜Ｍ７；（Ｍ−１）１〜（Ｍ−１）５）を有するマトリクスブロック（２０）を含む。各金属層でのトラックは、隣接する金属層でトラック方向と異なる個別の方向に走っており、金属層の連続した各ペアのトラックが互いに交差している。連続した金属層間にある各ビア層において、マトリクスブロック（２０）は、個々のビア層の各側において、隣接した金属層でのトラックを相互接続するビア（Ｖ１，Ｖ２；Ｖ３，Ｖ４が選択的に配置される。各金属層でのトラックは、ソーストラックと出力トラックとを備える。ソーストラックは、逆極性の論理レベルソース（ＶＤＤ，ＶＳＳ）とそれぞれ連結される。出力トラックは、経路選定マトリクスブロックにおけるこれらの個々の接続に応じて、ハイまたはローの論理レベルを供給ラインへ運ぶレジスタ出力（１２ＭＡ，１２ＭＢ，１２ＶＡ，１２ＶＢ）を提供する。この配置により、チップの初期回路において変更が必要な場合、初期回路において変更した個々の金属層またはビア層における経路選定マトリクスの導体トラックの相互接続を変更することによって、新しい改訂番号出力が発生可能である。
（もっと読む）

【課題】ヒューズ配線部の開口工程において、ヒューズ配線にダメージを与えて誤切断してしまうことを防ぐ。
【解決手段】ヒューズ配線６上の開口部１７下にて、ＳｉＣＮ膜からなる保護膜１１とプラズマＣＶＤ法によって成膜された窒化シリコン膜または酸化シリコン膜からなる保護膜１８とが積層された構造を形成することにより、ヒューズ配線６上のシード膜２３およびバリア導電膜２２をウエットエッチングする際の洗浄液のヒューズ配線６への浸入を保護膜１８にて防ぐ。 （もっと読む）

【課題】歩留りが高く、且つ、配線間容量を十分に低減できる構造を備えた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、基板上に絶縁膜を形成する工程と、絶縁膜の内部に複数の配線溝を形成する工程と、複数の配線溝の内部に複数の配線を形成する工程と、絶縁膜及び複数の配線の上に、複数の配線間の領域のうち選択的に領域を露出する開口部を有するレジストマスクを形成する工程と、レジストマスクを用いたエッチングにより、複数の配線間の領域のうち選択的に露出した領域の絶縁膜を除去してエアギャップ溝を形成する工程と、レジストマスクを除去した後に、複数の配線上を覆うように層間絶縁膜を堆積することによってエアギャップを形成する工程とを含む。 （もっと読む）

【課題】 プローブテスト時の圧痕の影響を受けず、安定したワイヤーボンディング性を
有する半導体装置を実現する。
【解決手段】 電極を材質の異なった２層の金属膜から形成し、ワイヤーボンディング領
域とテスト領域を分離することで、ワイヤーボンディング領域はプローブ針の影響を受け
ず、また、高いワイヤー溶着強度が得られる半導体装置を提供することができた。 （もっと読む）

【課題】配線後の配線密度およびエッジ長の均一化を図ること。
【解決手段】配線のレイアウトを決定するときに、各部分領域の配線の配線密度およびエッジ長の最大値を制限する。さらに、配線のレイアウト後において、配線の配線密度が小さい部分領域にダミー配線を挿入することにより、各部分領域の配線の配線密度およびエッジ長の最小値を制限する。これにより、各部分領域の配線の配線密度およびエッジ長を一定の範囲内に抑え、研磨後の基板表面の凹凸差を低減させる。 （もっと読む）