【課題】半導体集積回路の回路修正時の変更を最小限度にする。
【解決手段】半導体集積回路に適用されるクロックドインバータＣＬＫＩＮＶ１は、ＰｃｈＭＯＳトランジスタＰＭＴ１１、ＰｃｈＭＯＳトランジスタＰＭＴ１２、ＮｃｈＭＯＳトランジスタＮＭＴ１１、及びＮｃｈＭＯＳトランジスタＮＭＴ１２から構成され、３層目配線までのレイヤを用いてセル内の論理が構成され、セル内のセカンドビア（2’nd Via）の配置を変更することにより、入力の接続先或いは出力の接続先を変更することができる構造となっている。 （もっと読む）

【課題】高価な露光装置や高価なマスクを用いることなく、配線等のピッチを狭くすることができる半導体装置を提供する。
【解決手段】第１の導電パターン４２と、第１の導電パターンに隣接して形成された第２の導電パターン４２と、第１の導電パターンの所定領域下に形成された第１の導体プラグと、第１の導電パターンの所定領域上に形成された第２の導体プラグ６２_ｎと、第２の導電パターンのうちの、第１の導電パターンの所定領域に隣接する所定領域下に形成された第３の導体プラグと、第２の導電パターンの所定領域上に形成された第４の導体プラグ６２_ｎ＋１と、第１の導電パターン４２の上方に形成され、第２の導体プラグに接続された第３の導電パターン６２と、第２の導電パターンの上方に形成され、第４の導体プラグに接続された第４の導電パターン６４とを有し、第４の導体プラグは、第２の導体プラグに対して、ずれた位置に配されている。 （もっと読む）

【課題】チップサイズが小さくなるように、半導体集積回路を設計できるレイアウト設計装置を提供する。
【解決手段】ネットリスト及び遅延情報に基づいて、タイミング解析を行うタイミング解析部１０３と、タイミング解析にタイミングエラーが生じる場合、タイミングエラーに関連している調整対象セルを抽出する調整対象抽出部１０４と、第１セル枠は調整対象セルの境界線であり、第２セル枠の外側に第１拡散領域を有する複数の補強フィルセルを格納する補強フィルセルライブラリ１０５と、第２セル枠は複数の補強フィルセルの各々の境界線であり、調整対象セルに隣接する通常フィルセルと同じ大きさの第１補強フィルセルを、複数の補強フィルセルから抽出し、第１セル枠と第２セル枠とが隣接配置するように通常フィルセルを第１補強フィルセルに置き換え、トランジスタと第１拡散領域とを接続するセル置換部１０６とを具備する。 （もっと読む）

【課題】 端子の先端に、水平方向に突出する突起を所望の形状で形成できる電気接点の製造方法を提供すること。
【解決手段】 母材を、電気接点２０Ａの形状にパターニングされたマスク３０で覆ってエッチング液で母材の不要な部分を除去することにより、電気接点２０Ａを形成する。電気接点２０Ａの先端２４の第１の突起２４ａ及び第２の突起２４ｂは、マスクの先端３４に設けた突起形成部３１ａ，３１ｂにより形成されるが、突起形成部３１ａ，３１ｂの形状を突起の形状及び形成領域のＬ／Ｓ（ラインアンドスペース）の比率に応じて調整することにより、前記第１の突起２４ａ及び第２の突起２４ｂを所望の形状で形成することが可能となる。 （もっと読む）

【課題】配線が微細化された半導体回路装置でも、銅（Ｃｕ）からなる配線間ブリッジ等による配線ショートの発生を予防することを目的とする。
【解決手段】隣接する配線との最小スペース幅１３によって、設けられる配線幅１２の最大値を規定することにより、配線が微細化された半導体回路装置でも、銅（Ｃｕ）からなる配線間ブリッジ等による配線ショートの発生を予防することができる。 （もっと読む）

【課題】ヒューズ素子のレイアウト面積を増大させることなく確実にヒューズを溶断するとともに、ヒューズ銅原子の拡散を防止する防護壁の配線層数を低減する。
【解決手段】ヒューズ（ＦＵ）を複数のメタル配線層のうちの上層のメタル配線層（Ｍ４）の配線を用いて形成する。ヒューズの直上および直下部においては、少なくとも２層の配線層をおいて配線が配置される。上層においては、電源電圧（ＶＤＤ）を伝達する電源線（１０２）をヒューズ直上の防護壁構造の蓋部分として利用する。 （もっと読む）

【課題】電気ヒューズの切断状態を良好に保つ。
【解決手段】電気ヒューズと他の素子を持つ半導体装置において、電気ヒューズと他の素子は、それぞれ、上層配線と下層配線と、それらを層間配線で接続するビアを有する。このとき、切断状態を正常にするために、電気ヒューズのビア径が、上層配線の断面積や、他の素子のビア径よりも小さい状態となるように、ビアや上層配線を設けるとともに、ビアや上層配線の寸法を換え、断面積比を最適化する。 （もっと読む）

【課題】印加電界の履歴によって抵抗値が変化する抵抗変化層を有するスイッチ素子を多層配線中に形成し、かつ配線又は抵抗変化層の表面がダメージを受けることを抑制できるようにする。
【解決手段】この半導体装置は、第１配線層１２、第２配線層１６、及びスイッチビア３５を備える。第１配線層１２は第１配線３２を有しており、第２配線層１６は第２配線３９を有している。スイッチビア３５は、第１配線３２と第２配線３９を接続する。またスイッチビア３５は、少なくとも底部に、抵抗変化層３３を有しているスイッチ素子を有している。抵抗変化層３３は、電界印加履歴に応じて抵抗値が変化する。 （もっと読む）

【課題】製造プロセスが簡便な多層配線構造を有する半導体装置を提供する。
【解決手段】第１配線層と、第１配線層上の第１層間絶縁膜と、第１配線層と交差し、第１層間絶縁膜上に設けられた第２配線層と、第２配線層上の第２層間絶縁膜と、第１配線層と第２配線層とを電気的に接続するビア導体とを有し、第２配線層は、第１配線層との交差位置に当該第２配線層を分離するスペースを有し、前記ビア導体は、分離された第２配線層間を電気的に接続するように前記分離スペースを経由し、第２層間絶縁膜および第１層間絶縁膜を貫通して第１配線層に達する、半導体装置。 （もっと読む）

【課題】コンタクト領域の欠損を抑制する技術を提供する。
【解決手段】半導体装置の製造方法は、基板上方に導電膜を形成し、導電膜上に補助パターンを形成し、導電膜及び補助パターンを覆うように金属膜を形成し、金属膜をエッチバックし、補助パターンの側面にサイドウォール膜を形成し、補助パターンを除去し、導電膜及びサイドウォール膜の一部を覆い、一部を露出させるレジストパターンを形成し、レジストパターンをマスクとしてエッチングによりサイドウォール膜の露出している部分を除去し、サイドウォール膜をマスクとして導電膜をエッチングして、ゲート電極及びゲート電極と導通するコンタクト領域を形成し、露出している部分が除去されることにより導電膜上に残存するサイドウォール膜の形状は、ゲート電極及びコンタクト領域の形状に対応し、補助パターンの形状は、コンタクト領域の形状に対応するサイドウォール膜の少なくとも三辺と接する。 （もっと読む）

【課題】供給位置の片寄りを緩和して面内の電源電位差の抑制可能な配線の半導体装置を
提供する。
【解決手段】マクロセル３５のある半導体基板５と、半導体基板５の上、直線状で、両端
部で高電位パッド１１に接続された幹配線２２ａ、及び幹配線２２ａと交差した枝配線２
２ｂを有する上位高電位電源配線２１と、幹配線２２ａの面にあり交互に並行して直線状
で、両端部で低電位パッド１３に接続された幹配線２４ａ、及び幹配線２４ａと交差した
枝配線２４ｂを有する上位低電位電源配線２３と、半導体基板５と上位高電位電源配線２
１の間で、幹配線２２ａに並行して直線状に伸び、マクロセル３５に接続し、上位高電位
電源配線２１にビアプラグ３１で接続された下位高電位電源配線２５と、下位高電位電源
配線２５の面にあり交互に並行して直線状で、マクロセル３５に接続し、上位低電位電源
配線２３にビアプラグ３１で接続された下位低電位電源配線２７とを備える。 （もっと読む）

【課題】ヒューズ素子の切断不良率を低減する。
【解決手段】本発明による半導体装置１００は、金属によって形成され、電気的に溶断可能なヒューズ素子１０と、切断電圧に応じた電流をヒューズ素子１０に供給するトランジスタ３０と、トランジスタ３０の電流駆動を開始する動作点を設定する電流調整抵抗２０とを具備する。 （もっと読む）

【課題】半導体集積回路におけるパッドの配置の自由度を増加させること。
【解決手段】本発明の一態様に係る半導体集積回路は、半導体チップ１００に形成されたＩ／Ｏバッファ１０２と、単層パッド１０３と、多層パッド１０４とを備える。単層パッド１０３は、Ｉ／Ｏバッファ１０２上に形成されている。多層パッド１０４は、Ｉ／Ｏバッファ１０２上に形成され、単層パッド１０３と分離して設けられている。単層パッド１０３はボンディング専用のパッドであり、多層パッド１０４はプロービングとボンディングが行われるパッドである。 （もっと読む）

【課題】パッシベーション層のクラックの発生を防止する。
【解決手段】エッチング及びダマシン法を用いて製造される集積回路においては、金属配線層から周囲の誘電体材料に応力が伝達されることによって、デバイスに組み込まれる配線層（４００）の周囲の誘電体材料にクラックが発生することが一般的である。本発明は、周囲の誘電体層に伝達される応力を低減することができると考えられる丸められたコーナを有する配線層を形成することにより、この問題を解決する。 （もっと読む）

【課題】スタンダードセルを小型化することのできる技術を提供する。
【解決手段】電源電位Ｖｄｄを供給し、第１方向に沿って形成された第１タップと、電源電位Ｖｓｓを供給し、第１方向と交差する第２方向に第１タップと対向して配置され、第１方向に沿って形成された第２タップと、第１タップと第２タップとの間に形成されたスタンダードセル３において、第２方向における第１タップの中心と第２方向における第２タップの中心との間のセルの高さ（距離Ｌ）を［（整数＋０．５）×第２層目の配線の配線ピッチ］または［（整数＋０．２５）×第２層目の配線の配線ピッチ］とする。 （もっと読む）

【課題】半導体集積回路装置の集積度の向上を図ることのできる技術を提供する。
【解決手段】セルの高さ方向に隣接して配置されるセルｒｏｗ上段の２入力ＮＡＮＤ回路６とセルｒｏｗ下段のインバータ回路１との間の結線に、２層目以上の配線を用いずに、１層目の配線Ｍ１よりも下層に位置し、２入力ＮＡＮＤ回路６またはインバータ回路１を構成するＭＩＳＦＥＴのゲート電極７Ｎ２，７Ｐ２と一体化した導電体膜からなる配線８を用いる。 （もっと読む）

【課題】回路素子の静電破壊を抑制できる、貫通電極を用いた半導体装置及び半導体装置の製造方法を提供すること。
【解決手段】複数の半導体基板を積層して含む半導体装置であって、半導体基板のうち所与の半導体基板を貫通し、半導体装置の外部端子と電気的に接続する貫通電極５３と、所与の半導体基板に設けられた回路素子１３と、静電放電保護回路４２とを含み、静電放電保護回路４２と貫通電極５３との配線抵抗が、回路素子１３と貫通電極５３との配線抵抗よりも小さく構成する。静電放電保護回路４２が、所与の半導体基板において、貫通電極５３から最も小さい配線抵抗で接続されていてもよい。 （もっと読む）

集積回路（ＩＣ）内で実現される回路設計を、静電放電（ＥＳＤ）から保護するための方法は、共通の重心（１３０）を共有するように、第１の装置アレイ（２４５）および第２の装置アレイ（２５０）を備える装置アレイ対（１０４および１０８）をＩＣ上に配置することを含み、第１および第２の装置アレイは一致している。第１のＥＳＤダイオードアレイ（２２０）および第２のＥＳＤダイオードアレイ（２２５）を備えるＥＳＤダイオードアレイ対（１１０）は、ＩＣ上に、第１および第２の装置アレイを含む第１の周辺部（１１５）に隣接して配置され得、第１および第２のＥＳＤダイオードアレイは共通の重心を共有するとともに、一致している。第１のＥＳＤダイオードアレイの各ＥＳＤダイオード（２２０）のカソード端子は、第１の装置アレイ（２４５）の入力に結合され、第２のＥＳＤダイオードアレイの各ＥＳＤダイオード（２２５）のカソード端子は、第２の装置アレイ（２５０）の入力端子に結合され得る。
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【課題】ＰＩＤの影響を遮断することのできるレイアウト手法を用いてアンテナダイオードを配置することにより、ＰＩＤに起因する電界効果トランジスタの特性劣化を防止して、信頼度の高い半導体装置を実現する。
【解決手段】第１アンテナダイオードＡＤ１とｎＭＩＳのゲート電極１６とを第１層目の配線Ｍ１を介して電気的に接続し、第２アンテナダイオードＡＤ２と他の半導体素子とを第１層目の配線Ｍ１から第４層目の配線（アナログブロック内の最上層配線から１層下の配線）Ｍ４を介して電気的に接続する。さらに第１アンテナダイオードＡＤ１と電気的に繋がる第４層目の配線Ｍ４と第２アンテナダイオードＡＤ２と電気的に繋がる第４層目の配線Ｍ４とをアナログブロック内の最上層配線である第５層目の配線２５によって結線する。 （もっと読む）

【課題】レーザフューズを積層することなくフューズの設置面積の増大を抑制することのできる半導体装置を提供する。
【解決手段】積層フューズユニット１００は、トレンチキャパシタ１１の側壁に形成されたキャパシタ絶縁膜１７がフューズとして機能するディープトレンチ型電気フューズ１の上方に、Ｐ^＋領域１２、２１およびゲート電極２４を有するＭＯＳＦＥＴのゲート酸化膜２７がフューズとして機能するゲートコンダクタ型電気フューズ２が積層されている。 （もっと読む）