【課題】チップ面積の増大を抑制しつつ、ダミー配線パターンの配置にかかる工数を低減する。
【解決手段】レイアウト設計方法は、レイアウト設計装置が、レイアウト領域に対して、半導体集積回路の配置配線（Ｓ１）を行った後、レイアウト領域に配置されているバルクセルを抽出し（Ｓ２）、レイアウト領域において、抽出したバルクセルの周囲に、所定の大きさを備える空き配線領域が存在するかどうかを検索し（Ｓ３）、検索の結果、所定の大きさを備える空き配線領域を検出した場合、抽出したバルクセルの座標を基準にして、検出した空き配線領域にダミー配線パターンを配置（Ｓ４）する。 （もっと読む）

【課題】ＦＰＧＡのＡＳＩＣ等価物をより効率的、経済的に提供すること。
【解決手段】ＦＰＧＡのＡＳＩＣ等価物の提供は、複数のいわゆるハイブリッド論理素子（ＨＬＥ）を含むＡＳＩＣアーキテクチャを使用することによって、促進され、より効率的、経済的に実行される。各ＨＬＥは、ＦＰＧＡ論理素子（ＬＥ）の完全機能の一部を提供可能である。ユーザの論理設計を実装する各ＦＰＧＡ ＬＥの機能は、ユーザの論理を再合成することなく単一または複数のＨＬＥへとマッピング可能である。必要な数のＨＬＥだけが、各ＬＥの関数を実行するために使用される。ＬＥ間および（１）単一のＨＬＥまたは（２）ＨＬＥ群間の１対１の等価性によって、ＦＰＧＡ設計とＡＳＩＣ設計との間のいずれの方向においてもマッピングが（再合成することなく）促進される。 （もっと読む）

【課題】半導体集積回路装置において、レイアウトの面積効率の低下を抑制可能となる、マルチハイトセルのレイアウト構造を提供する。
【解決手段】標準論理セル１０は、電源配線または接地配線となるメタル配線１２を共有するようにＹ方向に隣接して配置された第１および第２回路領域Ａ１，Ａ２を備えている。Ｘ方向において、第１回路領域Ａ１の両端部の位置ｘ１ａ，ｘ１ｂと第２回路領域Ａ２の両端部の位置ｘ２ａ，ｘ２ｂとは、少なくともいずれか一方が異なっている。すなわち、標準論理セル１０の外形形状ＣＦは、第１および第２回路領域Ａ１，Ａ２の外形形状が矩形であるにもかかわらず、非矩形となっている。 （もっと読む）

【課題】キャパシタの電極として機能する配線の延伸方向への電流供給を容易とすること。
【解決手段】第１金属層１２と、前記第１金属層の膜厚方向に離間して設けられ、第１方向および前記第１方向に交差する第２方向に配列された複数の孔３６を備えた第２金属層１４と、前記第２金属層の膜厚方向で前記第１金属層とは反対側に離間して設けられ、前記第１方向および前記第２方向とは異なる方向に延伸し、第１配線と第２配線とが交互に設けられた複数の第１配線１６ａおよび複数の第２配線１６ｂと、前記複数の第１配線と前記複数の第２配線との間に設けられた誘電体膜２６と、前記複数の第１配線を、それぞれ前記複数の孔を通過し前記第１金属層に電気的に接続する複数の第１ビア配線３２と、前記複数の第２配線を、それぞれ前記第２金属層に電気的に接続する複数の第２ビア配線３４と、を具備するキャパシタ。 （もっと読む）

【課題】レイアウトデータからＣｕ残が発生しやすい品種やレイヤであるか否かを判定することのできる偏在率算出方法を提供する。
【解決手段】ＣＰＵは、検証レイヤにおいて所定サイズの検証エリア毎にパターン密度を算出するステップＳ１３と、算出されたパターン密度を複数の密度範囲に分別し、各々の密度範囲に属するパターン密度の分布を示す複数の密度マップＭＡＰ０〜ＭＡＰ７を生成するステップＳ１４とを実行する。また、ＣＰＵは、各密度マップＭＡＰ０〜ＭＡＰ７に所定量のプラスシフトを加えるステップＳ１５と、パターン密度の密度差が第１基準値以上となる組み合わせの密度マップＭＡＰ０〜ＭＡＰ７を重ね合わせ、両密度マップで重複した領域を抽出するステップＳ１６とを実行する。ＣＰＵは、その抽出した領域の総面積を算出するステップＳ１７と、算出した総面積と第２基準値とを比較するステップＳ１８とを実行する。 （もっと読む）

【課題】多層配線構造を有する半導体装置にダミーパタンを配線空隙に効率よく製造容易的に形成する。
【解決手段】多層配線構造の半導体装置において、狭い配線空隙（Ａｒｅａ＿Ｓ１）に、広い配線空隙（Ａｒｅａ＿Ｓ２）に形成されたダミーパタン（２２，２３）と異なる向きのダミーパタン（２１）が形成されている。 （もっと読む）

【課題】半導体集積回路の長寿命化、および設計期間の短縮を同時に実現すること。
【解決手段】設計支援装置７００は、検出部７０１により、レイアウト情報によって表現された設計対象回路から配線間を接続するビアを検出する。つぎに、決定部７０２により、配線間を接続しないダミービアの接続位置を、検出部７０１によって検出されたビアに接続された配線のうち、少なくとも一つの配線上の位置に決定する。そして、挿入部７０４により、決定部７０２によって決定された接続位置にダミービアを挿入する。 （もっと読む）

【課題】入出力（Ｉ／Ｏ）積層体を含むシステムを提供する。
【解決手段】入出力（Ｉ／Ｏ）積層体を含むシステム及びこのシステムを製造する方法が記述されている。一実装において、本方法は、Ｉ／Ｏ素子を含むと共に論理素子を含まないＩ／Ｏダイを積層するステップを有する。又、一実装において、本方法は、Ｉ／Ｏダイに対して集積回路ダイを積層するステップを更に含む。集積回路は、論理素子を含み、且つ、Ｉ／Ｏ素子を含まない。集積回路ダイからＩ／Ｏダイを分離することにより、それぞれのダイの独立的な開発や従来のダイのものとの比較におけるＩ／ＯダイのＩ／Ｏ基板上のＩ／Ｏ素子用の相対的に大きな空間などの様々な利益が得られる。空間の増大により、多数の論理素子を集積回路ダイの基板の同一の表面積内に収容する集積回路ダイの新しいプロセス世代が可能となる。 （もっと読む）

【課題】ビアの信頼性を改良するための技術を提供する。
【解決手段】別の半導体デバイスが、複数の導電性配線（１２−２０）を含む第１層（２１）および第２層（３３）を含み、複数の非機能的ビアパッド（３４）が、第２層または第１層と第２層との間に含まれる。複数のダングリングビア（４０）は、第１層の特定の領域内に含まれる。ダングリングビアは、第１層の１つまたは複数の配線をビアパッドの対応する一つに接続する。 （もっと読む）

【課題】配線及びビア間接続の信頼性を向上させた半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上の異なる高さに配置され、配線が形成された複数の配線層と、前記配線層の積層方向に延びる柱状に形成され、異なる複数の前記配線層の配線間を電気的に接続するビアとを備える。前記配線の一部は、前記ビアの中間部において前記ビアに接触する中間配線であり、所定の前記配線層の中間配線は、前記ビアを前記積層方向に直交する方向で貫通し、且つ、上面、下面及び両側面において前記ビアと接触していることを特徴とする。 （もっと読む）

【課題】本発明は、少ない工程で多層配線化を実現し、小面積で高機能な機能回路を有する配線基板及び半導体装置を提供する。またこのような高機能な機能回路を表示装置と同一基板上に一体形成した半導体装置を提供することを課題とする。
【解決手段】本発明は、絶縁表面を有する基板上に、第１の配線と、第２の配線と、第３の配線と、第１の層間絶縁膜と第２の層間絶縁膜と、第１のコンタクトホールと第２のコンタクトホールを有し、前記第２の配線の幅を前記第１の配線の幅より広いか、あるいは前記第３の配線の幅を前記第１の配線の幅もしくは前記第２の配線の幅より広く、且つ前記第２のコンタクトホールの直径を前記第１のコンタクトホールの直径より大きく形成することを特徴とする。 （もっと読む）

【課題】配線およびダミーパターンが配置された領域の割合を各メタル層において均一に保ちつつ、ダミーパターンの生成によって生じたタイミングエラーを解消できるようにすること。
【解決手段】レイアウト設計装置は、配線およびダミーメタルが配置されたメタル層において、エラーを生じた配線の周囲に配置された複数のダミーメタルの中から該エラーの原因となったダミーメタルを抽出し、該メタル層を分割して得られた複数の領域のそれぞれにおいて、配線およびダミーメタルを含むメタルが占める割合であるメタル密度が該メタル層に対して規定された所定のメタル密度以上となるようにしつつ、該エラーが解消されるように、抽出したダミーメタルの中から削除すべきダミーメタルを選択するダミーメタル選択部と、選択されたダミーメタルを削除するダミーメタル変更部と、を備えている。 （もっと読む）

【課題】長さが均一で直線的な配線を配置することができる半導体集積回路のレイアウト設計方法、レイアウト設計装置及びレイアウト設計プログラムを提供すること。
【解決手段】半導体集積回路のレイアウト設計方法は、第１の配線ピッチで配線を行う高速配線処理と、第１の配線ピッチより狭い第２の配線ピッチで配線を行う通常配線処理と、を有する。高速配線処理は、所定の高速バス配線上の複数のネットを第１の配線ピッチで略平行、かつ、略等長となるように自動配線を行う。通常配線処理は、高速配線処理より前に実行されない。 （もっと読む）

【課題】配線及びビア間接続の信頼性を向上させた半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上の異なる高さに配置され、配線が形成された複数の配線層と、前記配線層の積層方向に延びる柱状に形成され、異なる複数の前記配線層の配線間を電気的に接続するビアとを備え、前記配線の一部は、前記ビアの中間部において前記ビアに接触する中間配線であり、所定の前記配線層の中間配線及びその他の所定の前記配線層の中間配線は、それぞれ前記ビアを前記積層方向に直交する方向で貫通し、且つ、前記ビア内において相互に交差していることを特徴とする。 （もっと読む）

【課題】銅ヒューズに起因する故障または特性悪化を抑制または防止できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、銅ヒューズ４と、半導体基板１と銅ヒューズ４との間に配置された銅膜からなるシール膜７，８と、銅ヒューズ４よりも上の層に形成された銅以外の金属材料膜からなり、銅ヒューズ４の両端にそれぞれに接続された最上層配線５０１，５０２と、シール膜７，８に結合され、銅ヒューズ４の周囲を取り囲む筒状に形成された銅シールリング６とを含む。 （もっと読む）

【課題】銅を主成分とする配線層を有し、かつヒューズの切断によって特性の悪化を招くことのない半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、銅を主成分とするメタル配線３４と、メタル配線３４よりも上層に形成された最上層配線５と、メタル配線３４と最上層配線５との間を接続するためのプラグ９が形成されるプラグ形成層１０に少なくとも一部が形成され、銅以外の金属材料を主成分とする導電性材料で形成されたヒューズ膜４とを含む。 （もっと読む）

【課題】 配線と非配線とを分けて扱い、マクロ等にも半導体集積回路全体にも適用できるアンテナルールを用いるチャージアップダメージの検証方法等を提供できる。
【解決手段】 配線層毎のアンテナ比の上限値を、注目配線層の階層数と総配線層数とに基づいて設定する第１のステップＳ１０、半導体集積回路のレイアウトデータに基づいて、配線層毎に所与のゲートにチャージアップダメージを与えるノードの面積を演算し、下位の配線層に含まれる同一のノードの面積との積算値を求める第２のステップＳ２０、半導体集積回路のモジュール毎に、注目モジュールに含まれる所与のゲートにチャージアップダメージを与えるノードについて、注目モジュールの最上位配線層までの面積の積算値と所与のゲートの面積とに基づいてアンテナ比を求め、注目モジュールの最上位配線層におけるアンテナ比の上限値と比較する第３のステップＳ３０を含む。 （もっと読む）

【課題】ヒューズ（ＦＵＳＥ）を備えた半導体装置の信頼性を向上する。
【解決手段】半導体基板１１の主面上に形成にされた多層配線を構成する層Ｍ１〜Ｍ６のうちの層Ｍ４に設けられた電気溶断型の救済用のヒューズ４ａおよび試験用のヒューズ４ｂと、ヒューズ４ａの近傍であって層Ｍ２および層Ｍ６に設けられた一対の導電板１０ａと、ヒューズ４ｂの近傍であって層Ｍ３および層Ｍ５に設けられた一対の導電板１０ｂとから構成する。ヒューズ４ｂと導電板１０ｂとの間が、ヒューズ４ａと導電板１０ａとの間より近いものとする。 （もっと読む）

【課題】安定した特性のヒューズ素子を有する半導体装置を提供する。
【解決手段】半導体装置１００は、基板１０と、基板１０の上方に形成され、空洞部２０を画成する被覆構造体３０と、空洞部２０に収容されたヒューズ素子４０ａ，４０ｂ，４０ｃと、を含み、被覆構造体３０は、導電層を有し、ヒューズ素子４０ａ，４０ｂ，４０ｃの材質は、導電層の材質と同じである。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、半導体基板の上方に形成された半導体素子と、半導体素子の上方に形成された第１絶縁膜と、第１絶縁膜上に形成されたアルミニウム（Ａｌ）を含有する第１導電性膜よりなるヒューズ素子Ｆと、を有する。さらに、第１絶縁膜上に形成され、第１導電性膜よりなる第１配線と、第１配線上に形成された第２絶縁膜と、を有し、ヒューズ素子Ｆのプログラム領域は、第２絶縁膜に設けられた開口部ＯＡ１から露出している。また、ヒューズ素子Ｆのプログラム期間およびヒューズ素子にプログラムされたデータの読み出し期間以外の期間において、ヒューズ素子Ｆの両端を接地電位に維持する。例えば、ヒューズ素子Ｆの一端は、接地電位に接続され、他端は、スイッチング素子を介して接地電位に接続されている。 （もっと読む）