【課題】ＬＳＩ内部インタフェース部分の設計に要する時間をより短縮し、設計者の作業負荷を軽減させる。
【解決手段】ＬＳＩ設計支援システムであって、ＬＳＩの内部回路と外部回路とを接続するためのインタフェース情報２を記憶する第１の記憶手段と、各種バッファの仕様が設定されたライブラリ情報３を記憶する第２の記憶手段と、インタフェース情報２とライブラリ情報３とを用いてＬＳＩ内部インタフェース部分の設計情報を生成する生成手段と、を有する。 （もっと読む）

【課題】ＬＳＩ設計の論理合成において、不要な負荷分散を防止し、レイアウト時に最適なセル配置、配線領域を考慮した負荷分散を行うことができる論理合成装置を提供する。
【解決手段】ＲＴＬを解析し（ｓ２）、ハイファンアウトネットを抽出し（ｓ３）、そのネットに対し、レイアウト時に行うクロックツリーのためのバッファをＲＴＬ中へ挿入する（ｓ４）ことにより、論理合成時にレイアウトでの改善の余地が残り、レイアウトツールでセル配置、配線領域を考慮した最適なレイアウトを行うことができる。また、ライブラリを解析し（ｓ６）、ドライブ能力の大きなセルは論理合成時には使用しない（ｓ７）ので、タイミングの厳しい箇所には、レイアウト時に高ドライブセルを再マッピングすることにより、タイミングを収束させた最適なレイアウトを行うことができる。 （もっと読む）

【課題】基本セルの大型化に伴う配置配線の効率悪化を抑制する。
【解決手段】並列接続された多数のｐＭＯＳトランジスタ１２ａ〜１２ｇを備えるＣＭＯＳインバータ１０の基本セルを、ｎＭＯＳトランジスタ１１とｐＭＯＳトランジスタの一つ（１２ａ）とを備える主セル部１５と、ｐＭＯＳトランジスタ１２ｂ〜１２ｇをそれぞれ１つずつ備える従属セル部１６ａ〜１６ｆとからなる下位セル構造を有して構成する。各従属セル部１６ａ〜１６ｆは、主セル部１５から延伸されるＣＭＯＳインバータ１０の出力信号配線１９の経路に沿って同主セル部１５から順次隣接するように配置され、出力信号配線１９の経路形状に応じて基本セルの全体形状が可変とされる。 （もっと読む）

【課題】 プログラマブル回路内の複数の接続切り替え回路の回路規模を削減する。
【解決手段】 それぞれデータ処理を行う複数のデータ処理回路の構成を記述した第１機能記述、及び複数のデータ処理回路間の接続関係を切り替える複数の接続切り替え回路の構成を記述した第２機能記述をデータ記憶装置２から取得する第１取得部１１、複数の接続切り替え回路のそれぞれが複数のデータ処理回路間を接続可能な範囲を設定する接続範囲設定記述を含む設定データをデータ記憶装置２から取得する第２取得部１２、及び設定データを第１及び第２機能記述に設定し、設定後の第１及び第２機能記述をデータ記憶装置２に格納する設定部１３を備える。 （もっと読む）

【課題】作業の自由度が高く簡便にし、配線追加量を確定的且つ少量にできるスタンダードセル式ＬＳＩ設計におけるＥＣＯ技術を提供する。
【解決手段】ＥＣＯによりセットアップエラーを改善する場合、ＥＣＯ作業者はＣＫＳＥＬ入力を「１’ｂ０」から「１’ｂ１」に書き替える。セレクタ１３４が動作し伝達経路が無遅延伝搬系１５１から遅延伝搬系１５０に切り替わってセットアップエラーが解消する。ホールドエラーを改善する場合、ＥＣＯ作業者はＤＳＥＬ入力を「１’ｂ０」から「１’ｂ１」に書き替える。セレクタ１２４が動作し伝達経路が無遅延伝搬系１４１から遅延伝搬系１４０に切り替わってホールドエラーが解消する。 （もっと読む）

【課題】 論理システムの内部構成や内部仕様が明確でなくとも、エラー原因の解析を容易にする。
【解決手段】 ハードウエア記述言語で記述された論理システムの検証装置は、論理システムについて動的シミュレーションを実行しながら、その実行状態に関する情報を記録する。一方で、検証装置は、論理システムを変換して内部表現に関する情報を生成しておく。動的シミュレーションでエラーが発生した場合に、検証装置は、実行状態に関する情報と、内部表現に関する情報とに基づいて、論理システムに含まれるエラーの原因個所を探索して提示する。 （もっと読む）

論理回路ＬＣを備える電子装置が提供される。論理回路ＬＣは、少なくとも一の電子ユニットＥＵ、特に一の論理ゲートを有する。電子ユニットＥＵは、論理演算を実行する第１電子的構成要素ＥＣ１；及び、論理回路ＬＣのソフトエラー感度を改善するための少なくとも一の第２電子的構成要素ＥＣ２を有する。第１及び第２電子的構成要素ＥＣ１，ＥＣ２は実質的に同一の論理機能を備えて実装される。第２電子的構成要素ＥＣ２は重複である。加えて、第１及び第２電子的構成要素ＥＣ１，ＥＣ２の入力はそれぞれ結合され、第１及び第２電子的構成要素ＥＣ１，ＥＣ２の出力はそれぞれ結合される。
（もっと読む）

【課題】 アナログ回路とディジタル回路とがチップ内に混在する半導体集積回路のレイアウトを設計する際に、アナログ回路の品質を一定に保ちながら設計期間を短縮することができるレイアウト設計システム及びレイアウト設計方法を提供する。
【解決手段】 このレイアウト設計システムは、複数の領域の大きさ及び位置に従ってそれぞれ定められた複数のグループの各々に属する複数のアナログＩＰを規定する第１のデータベース１３と、複数のアナログＩＰのレイアウトデータを格納する第２のデータベース１４と、各々のグループから所望のアナログＩＰを選択するために用いられる操作端末２０と、選択されたアナログＩＰのレイアウトを表すレイアウトデータを第２のデータベースから読み出して対応する所定数の領域に配置することによりレイアウト設計を行う処理部１１とを具備する。 （もっと読む）

【課題】 ゲートシミュレーションを可能にしつつ、機能ブロック（ＩＰ）の回路情報を秘匿にすることができるシミュレーションモデルを提供することを課題とする。
【解決手段】 機能ブロックを用いた電子回路の回路情報を含むネットリストを生成するステップ（Ｓ１０８））と、ネットリストを基に回路情報を削除し、機能ブロックの入出力間の論理情報及び遅延情報を含むタイミング検証を行うためのゲートシミュレーションモデルを生成するステップ（Ｓ１０９）とを有するシミュレーションモデル生成方法が提供される。 （もっと読む）

【課題】 クロストークによる回路の誤動作を回避するとともに半導体集積回路の配線領域や消費電力の低減を可能にする。また最適化された回路やレイアウトを速やかに得られるようにする。
【解決手段】 バッファ１０１から出力されるクロック信号がバッファ１０２…を介して分岐し、クロック信号配線１０３…を介して図示しない各回路に伝達される。上記クロック信号配線１０３…は、できるだけ隣接して並行するようにレイアウトされる。さらに、バッファ１０１から出力されるクロック信号を上記と同様に分岐させるバッファ１０４が設けられ、これに接続されるダミー配線１０５がクロック信号配線１０３…の両側に配置される。これにより、各クロック信号配線１０３…で伝達されるクロック信号は互いに同一の遷移をするので、クロストークは生じず、遅延も少なく抑えられ、消費電力も低減される。 （もっと読む）

【課題】 大規模ＬＳＩに対して、等価検証ツールに与える情報収集と、検証を実行する論理階層を構成するＨＤＬファイルの収集を自動化し、また、検証可能な単位に分割して自動実行する検証効率の高い論理等価性検証システムを提供する。
【解決手段】 論理等価性検証システムにおいて、複数のＨＤＬファイルを論理合成し、ゲート回路を生成する論理合成処理部３０１と、複数のＨＤＬファイルによる基準論理回路と複数のＨＤＬファイルを論理合成したゲート回路による比較対象論理回路とを比較し、論理等価性を検証する論理等価性検証処理部３０２とを備え、論理等価性検証処理部３０２は、論理合成処理部３０１と連動して動作することにより、論理合成処理部３０１より論理変更または追加のあった論理階層の情報をリアルタイムで受け取り、基準論理回路に必要なＨＤＬファイルを検索して論理階層を組み立て、比較対象論理回路との論理等価性検証を分割して実行する。 （もっと読む）

【課題】 入力レベル固定の信号端子と電源線との接続処理を自動で実施し、多電源の半導体集積回路の設計期間を短縮する。
【解決手段】 回路接続情報（１０）および電源供給情報（１２）を用いてレイアウト対象回路の配置配線処理を実施する際に、回路接続情報により入力レベル固定が指示されている信号端子に対応する電源端子を端子対応情報（１４）に基づいて特定する第１ステップ（Ｓ１１）と、第１ステップで特定した電源端子に対応する電源電圧を電源供給情報に基づいて特定する第２ステップ（Ｓ１２）と、第２ステップで特定した電源電圧の電源線と入力レベル固定の信号端子との間を配線してこれらを接続する第３ステップ（Ｓ１３）とを実施する。 （もっと読む）

【課題】 システム記述言語により高速にシミュレーションを行える装置において、シミュレーション速度を低下させることなく検証を容易に行う。
【解決手段】 システム記述言語によりバス上の通信をトランザクションにより行うトランザクションレベルで記述されたシミュレーション装置であって、トランザクションに、ハードウェアにマッピングするアトリビュート情報であるか否かを示す情報と、ハードウェアにマッピングしないアトリビュート情報とを有する。 （もっと読む）

【課題】 ＨＤＬモデルの機能検証効率を向上させる。
【解決手段】 ハードウェア記述言語により設計されたＨＤＬモデル５０の機能検証時に、当該ＨＤＬモデル５０のフラグ設定部５１に設定されているフラグを確認し、フラグ設定部５１に処理省略用のフラグが設定されている場合には、所定の機能検証には関係がない処理を省略する。これにより、各種の機能検証を実行する度に、その機能検証には関係がない処理（例えば、システム起動時におけるウエイト動作等）を実行することがなくなるので、ＨＤＬモデル５０の機能検証効率を向上させることができる。 （もっと読む）

【課題】 アンタイムド動作モデルと実装された論理回路間のデータの入出力回路を自動作成し、ＬＳＩの論理動作の検証時間を削減可能なシミュレーション方法を提供する。
【解決手段】 ハードウェアにより実現する論理動作を実行するために、実装部が、書き換え可能な半導体装置に実装可能な論理回路データを作成するステップと、ソフトウェアにより実現する論理動作のうち入出力動作を実行するために、実装部が、半導体装置に実装可能な入出力回路データを作成するステップと、検証部が、論理回路データに基づき半導体装置に実装された論理回路、入出力回路データに基づき半導体装置に実装された入出力回路、及びソフトウェアにより実現する論理動作を実行する時間設定記述のないアンタイムド動作モデルを用いて、半導体集積回路の論理動作を検証するステップとを含む。 （もっと読む）

【課題】 ＩＰＯ等の最適化処理を施した後の人手による修正を不要にする。
【解決手段】 回路素子の接続関係を記述したネットリストに対して最適化処理を施し自動的に論理設計の変更を行うネットリスト接続ルールに対応したレイアウトにおいて、前記ネットリスト４０中で設計変更不可とする箇所（ネットＣ，ネットＤ）を指定しておき、該指定に係る箇所以外の前記ネットリスト４０に対して前記最適化処理を施す。これにより、レイアウト後のネットリスト５０では、設計変更不可箇所の変更が禁止される。 （もっと読む）

【課題】 半導体集積回路装置の高性能化および高速化を実現できる設計方法を提供する。また、既存のＥＤＡツールを用いた自動化設計フローに融合し、既存技術よりも更なる高性能化および高速化を行うことができる設計方法を提供する。
【解決手段】 半導体集積回路装置内のパスのうち所望する信号到達時間を超えるパスに対し、そのパスに属する構成要素の出力に接続される他の構成要素の数が減少するようにパスを分離する。 （もっと読む）

【課題】アナログ回路とその機能モデル単体での等価性検証を実現する。
【解決手段】
回路トポロジや機能記述から、その回路に含まれる機能を抽出し、抽出された回路機能に応じた検証ベクタを入力可能なテスト回路を生成し、検証を行って結果を得る。等価性を検証したい場合は、上記で作成したテスト回路の比較対象回路のみ置き換えて、同様の検証を行い、結果を得た後、上記で得た結果と差を比較し、差が許容範囲内であれば等価であると判断する。本発明の構成を使用することで、アナログ回路または機能モデル単体で、その回路自身の検証を行うことが可能である。また、最小限の構成で等価性を検証することが可能である。 （もっと読む）

【課題】 回路設計の過程で冗長回路を検出し、かつ冗長回路を表示可能な情報処理方法を提供する。
【解決手段】 ハードウェア記述言語を用いた回路動作情報およびその回路動作情報を論理合成してネットリストに変換するためのライブラリが格納された記憶部と、表示部とを備えた情報処理装置による冗長回路を検出する情報処理方法であって、記憶部に格納された回路動作情報を一文毎に階層化するステップと、ライブラリを参照し、階層化された回路動作情報を論理合成してネットリストに変換するステップと、論理的に冗長な箇所となる冗長故障箇所をネットリストから検出するステップと、冗長故障箇所を含む冗長回路を示す情報を表示部に表示させるステップとを有するものである。 （もっと読む）

【課題】結晶化半導体薄膜に対して適正かつ効率的なフォトマスクの作成を可能にする。
【解決手段】薄膜トランジスタ回路は各々所定サイズを越える結晶粒ＳＸを収容する複数の結晶粒規定領域１０に２次元的に区画される結晶化半導体薄膜５と、各々のチャネル領域ＣＨが対応結晶粒規定領域１０内の中央に配置される複数の薄膜トランジスタと、複数の薄膜トランジスタを相互接続する配線部とを備える。 （もっと読む）