【課題】ＲＴレベルから最終的なＡＳＩＣまでの各抽象度の設計段階で、検証対象回路の内部の動作をチェックできる半導体集積回路を提供する。
【解決手段】入力信号ＩＮに従って予め定められた論理処理を行って出力信号ＯＵＴを出力するステートマシン１１と組み合わせ回路１２を有するシステムＬＳＩ１０に、信号線１３の状態の異常を検出するための機能検証回路２０を設ける。機能検証回路２０は、ハードウエアに変換可能なハードウエア記述言語で記述され、かつ論理回路として合成されたもので、内部の信号線１３の状態の履歴を保持する状態履歴保持部２１と、状態履歴保持部２１に保持された状態履歴に基づいて信号線１３に出力されるべき信号を生成する遷移チェック信号生成部２２と、遷移チェック信号生成部２２で生成された信号と信号線１３に出力された信号を比較する比較部２３と、比較結果を出力する出力部２４を備える。 （もっと読む）

【課題】 改善されたインダクタＱ値を有するオンチップ・インダクタを有する、サブ１００ナノメートルの半導体デバイス、及びデバイスを製造する方法並びにプログラムを提供する。
【解決手段】 具体的には、誘電体表面上に配置され、各々が設計ルール・チェック規則の関数として決定される幅、高さ、間隔、及び断面積を有する、複数の離間された平行金属ラインを含むインダクタが提供される。１つの平坦化プロセス規則に関して、８０％金属対２０％誘電体の表面の金属密度比が決定され、生成される。一実施例において、金属ラインの離間間隙の合計は、金属ラインの内部側壁高さの合計よりも小さい。１態様において、ラインの高さ、幅、及びライン間隔寸法のうちの少なくとも１つが、チップの歩留まり、チップの性能、チップの製造可能性、及びインダクタのＱ値のうちの１つ又は複数のパラメータを最適化するように選択される。 （もっと読む）

【課題】クロックゲーティング手法を用いた半導体集積回路の設計効率を向上させること。
【解決手段】本発明に係る半導体集積回路の設計方法は、（Ａ）半導体集積回路のＲＴＬ記述を示すＲＴＬデータ２１を読み込むステップと、（Ｂ）クロックゲーティングを行うゲーティングセルＧＣを設けながら、上記ＲＴＬ記述の論理合成を行うステップと、を有する。そのゲーティングセルＧＣは、クロックゲーティングの対象を活性化させるイネーブル信号をクロック信号に同期してラッチするラッチ回路を備える。上記（Ｂ）ステップにおいて、ゲーティングセルＧＣは、タイミング例外パスから隔離されて設けられる。 （もっと読む）

【課題】半導体集積回路に搭載されるパワーゲーティング回路における複数の電源スイッチのＯＮタイミングを最適化すること。
【解決手段】本発明に係る半導体集積回路の設計方法は、（Ａ）パワーゲーティング回路の動作モデルを提供するステップと、（Ｂ）突入電流に関する制約を設定するステップと、（Ｃ）動作モデルを用いた回路シミュレーションを実行するステップと、（Ｄ）回路シミュレーションの結果に基づいて、複数の電源スイッチのそれぞれをＯＮさせるＯＮタイミングを示すタイミングデータを生成するステップとを有する。回路シミュレーションにおいて、動作モデルは、上記設定された制約が満たされるように複数の電源スイッチを順番にＯＮさせる。 （もっと読む）

【課題】電源配線など電流経路が複数ある配線について、レイアウト修正の必要性を正確に判定可能にすることで、ＬＳＩの小面積化と高い配線信頼性を両立する。
【解決手段】データ入力処理工程と、配線寄生素子とデバイス素子で構成されたネットリストを電流密度制限データベースと特性変動データベースと配線電流情報に基づいて更新するネットリスト更新処理工程（第１処理）と、デバイス電流と更新後のネットリストから、前記配線寄生素子の電流密度を算出する電流密度算出処理工程（第２処理）と、前記配線電流情報を前記電流密度に基づいて更新する配線電流情報更新処理工程（第３処理）と、前記更新後の配線電流情報と電流密度制限データベースから制限値内か否かを判定する電流密度制限値比較判定処理工程（第４処理）と、ステップ情報から繰り返し処理の判定をするステップ判定処理工程（第５処理）の第１処理から第５処理よりなるエレクトロマイグレーション検証処理工程と、結果出力処理工程を備える。 （もっと読む）

【課題】クロックゲートにおけるタイミング制約を満足すると同時に、所望のクロックツリー全体を合成することができる論理回路の設計方法および設計支援装置を提供する。
【解決手段】第１の複数のフリップフロップとクロックゲートとの間に第１のタイミング制約を課して、第１の複数のフリップフロップ、イネーブル論理回路、および、クロックゲートの配置を実施し、実施した第１の複数のフリップフロップ、イネーブル論理回路、および、クロックゲートの配置に基づいたタイミング解析を行い、クロックツリーに含まれる、クロックゲートから第２の複数のフリップフロップの間のサブツリーの部分に許容される最大遅延時間を把握し、把握した最大遅延時間を制約条件として、サブツリーの構築を行い、その後、構築したサブツリーを維持したままクロックツリーの構築を行う。 （もっと読む）

【課題】半導体集積回路の短絡および断線の検出を容易とし、短期間で半導体製造プロセスを評価して歩留まりを向上すること。
【解決手段】評価用半導体集積回路１４＿１の評価用冗長配線設計情報１１による長い配線パターンの断線評価用冗長配線セルＲＷＬＤｃ１１と隣接した配線パターンの短絡評価用冗長配線セルＲＷＬＳｔ１とにより、配線の断線と短絡の感度を向上して半導体製造プロセス評価を容易とする。配線セルＲＷＬＤｃ１１が断線されると機能回路Ｃｅｌｌ１１、２１に信号が供給されなくなり、配線セルＲＷＬＳｔ１が短絡されると機能回路Ｃｅｌｌ１１、１２の互いに独立の回路ノードＮ＿１１、Ｎ１２の信号レベルは略同一レベルとなる。配線セルＲＷＬＤｃ１１は蛇行形状を、配線セルＲＷＬＳｔ１は櫛の歯が互いに入り組んだ２本の櫛型配線パターン形状を持つ。冗長配線セルを削除すれば、量産のための設計情報１０＿１が得られる。 （もっと読む）

【課題】マイクロプロセッサ、バスなどの装置が多くのＳｏＣ計画に共用されるＭＰ‐ＳｏＣプラットフォームを提供する。
【解決手段】ＭＰ‐ＳｏＣプラットフォームであり、複数のＳｏＣ計画を一つのチップ上に整合し、一つのＳｏＣプラットフォームを共用する。これによって、マイクロプロセッサ、チップバスアーキテクチャ、メモリ、周辺装置および入出力ポートなどは多くのＳｏＣ計画に共用されるので、各ＳｏＣの平均コストを低減できる。また、本発明はさらにＭＰ‐ＳｏＣプラットフォームの設計方法を提供し、設計者は各設計工程において、現有のデータおよび検証環境の有効な管理ができ、容易な設計工程が達成される。 （もっと読む）

【課題】半導体集積装置の面積を増大させる要因にならないようにしてリピータ回路を配置して、信号の波形なまりを抑止した半導体集積装置を提供する。
【解決手段】周辺部に入出力端子１２２，１２３が配置され、内部に機能ブロック１１３とＬＳＩ内部回路１１１とが配置される半導体集積装置１００は、周辺部において入出力端子１２２，１２３が配置されていない空き領域１２１のうち機能ブロック１１３と隣接する空き領域１２１に配置され、入力信号を駆動して出力するリピータ回路１４１を有するフィラーセル１２５と、機能ブロック１１３を迂回して入出力端子１２３とリピータ回路１４１とＬＳＩ内部回路１１１とを直列に接続する信号配線１３１〜１３３とを備える。 （もっと読む）

【課題】半導体装置の設計における配線処理が終了するまでに、アンテナエラー発生箇所を予測し、アンテナエラー対策を施し、またタイミングも考慮しながら半導体装置を設計する方法を提供するものである。
【解決手段】RTL記述工程１０１と、ネットリスト工程１０２と、配置工程１０３と、概略配線工程１０４と、詳細配線工程１０５からなる半導体装置の設計工程において、いずれかの工程においてアンテナエラー発生箇所を予測し、アンテナエラー対策を行う。 （もっと読む）

【課題】 所与の条件に応じて半導体リソースを適切に配置したフロアプランを、迅速かつ容易に作成することを可能にする技術を提供する。
【解決手段】 半導体集積回路のフロアプランを生成するフロアプラン生成装置は、前記半導体集積回路の接続情報を入力する入力手段と、前記接続情報に基づいてフロアプランの編集領域を決定する決定手段と、前記決定手段において決定された前記編集領域を、リソース数に基づいて正規化された正規化領域に変換する変換手段と、前記正規化領域において、前記接続情報に基づきフロアプランシード情報を形成する形成手段と、前記フロアプランシード情報が形成された前記正規化領域を逆変換して編集済み領域を取得し、当該編集済み領域に基づいてフロアプランを生成する生成手段と、を備える。 （もっと読む）

【課題】ゲーテッド・ラッチ回路を備えた半導体集積回路装置において、初期動作をより安定化させることができる半導体集積回路装置を提供する。また、ゲーテッド・ラッチ回路を備えた半導体集積回路装置の設計装置及び設計方法において、設計した半導体集積回路装置の検証をより簡単に行うことができる半導体集積回路装置の設計装置及び設計方法を提供する。
【解決手段】入力されたクロック信号ＣＬＫを選択的にフリップフロップ１３に供給するゲーテッド・ラッチ回路１２を備えた半導体集積回路装置において、ゲーテッド・ラッチ回路１２は、リセット端子を更に備え、リセット端子に入力されるリセット信号ＲＳＴに応じて初期化する。 （もっと読む）

ＡＳＩＣを開発するためのシステムおよび方法である。機能を実行するプログラム命令を含むソフトウェアプログラムを格納することができる。ソフトウェアプログラムは、所望のシステム速度にて処理システム上で実行することができ、また、その実行に基づいて検証することができる。処理システムの少なくとも一部分の第１のハードウェア記述を格納することができ、処理システムの少なくとも一部分の実装を特定することができる。第１のハードウェア記述の第１の部分に対応する、第２のハードウェア記述を生成することができる。第２のハードウェア記述は、処理システム上で実行するソフトウェアプログラムの第１の部分の専用のハードウェアによる実装を特定することができる。第２のハードウェア記述の生成は、ＡＳＩＣを完全に特定するために１回以上実行することができる。ソフトウェアプログラムの機能を実装する、ＡＳＩＣを作成することができる。
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【課題】製造歩留まりを向上出来る半導体集積回路装置とその設計方法を提供すること。
【解決手段】第１設計ルールによる最小配線間隔Ｄ１により平行に配置され、第１方向に延びる複数の第１配線層２、３と、前記第１配線層２、３に接する第１コンタクトプラグ５、６と、前記第１配線層２、３と同一レベルにおいて前記第１配線層２、３のいずれかに平行且つ隣接する第２配線層４と、前記第２配線層４に接する第２コンタクトプラグ７とを具備し、前記第１コンタクトプラグ５、６と前記第２コンタクトプラグ７とは、前記第１配線層２、３及び前記第２配線層４が設けられた平面内における前記第１方向に垂直な第２方向においてオーバーラップし、前記第１配線層２、３と前記第２配線層４との間隔Ｄ２は、前記最小配線間隔Ｄ１より大きく、且つ前記第１設計ルールより一世代前の第２設計ルールによる最小配線間隔未満である。 （もっと読む）

【課題】従来の半導体装置では、半導体装置内の信号配線の状態を観測する観測用フリップフロップは、レイアウトにおいて空いた領域に配置されるため、観測用フリップフロップが配置される場所によっては、信号配線と観測用フリップフロップ間の配線の寄生容量が大きくなり、これによって、信号遅延が増加し、半導体装置の誤動作の原因となる問題があった。
【解決手段】本発明にかかる半導体装置は、半導体装置内の信号配線の状態を観測する機能ブロック１４_１〜１４_ｎを有する半導体装置であって、前記機能ブロック１４_１〜１４_ｎは、入力される信号配線の状態を伝達して出力する信号伝達部と、信号伝達部の入力端子ＤＩＮ又は出力端子ＤＯＵＴの状態を記憶する観測用フリップフロップとを有するものである。 （もっと読む）

【課題】レイアウトの工数増大を抑制した上でストレスマイグレーションの発生を低減する。
【解決手段】ビア個数データベースと、設計対象の半導体装置の機能ブロックについて、ゲート数、配線層数、およびファンアウト数ごとの配線数を算出する配線解析部と、ゲート数、配線数、およびファンアウト数によって特定される配線の平均ビア個数をビアによって接続される配線層と配線層との組合せについてそれぞれデータベースから参照する平均ビア数参照部と、設計対象の半導体装置の機能ブロックのそれぞれのファンアウト数の配線の配線数と、そのファンアウト数の配線に対してデータベースから参照された平均ビア個数とから、配線層と配線層との組合せについてビア個数を算出するビア個数算出部とを備える。 （もっと読む）

【課題】従来の高位合成技術では、ハードウェア資源間の接続網が複雑になり、結果としてユーザが回路構成を把握しにくい回路が生成されることがあった。また、入力される動作レベル記述が複数の機能を有する場合に、複雑さが増大する傾向があった。
【解決手段】機能ユニットと機能ユニット間の接続関係を定義したデータパステンプレートを選択するステップＳ２と、入力された動作レベル記述を機能ユニットに対応する粒度に分割するステップＳ３と、分割された動作レベル記述と機能ユニットを対応付けるステップＳ４とにより、生成される回路構成をデータパステンプレートに定義された回路構成となるようにし、回路構成が把握しやすい回路を生成する。また、機能ユニット内で動作レベル記述を結合するステップＳ５により、複数の動作レベル記述を１つの回路として生成することにより、動作レベル記述が複数の機能を有する場合においても、回路構成の複雑さの増大を抑制する。 （もっと読む）

【課題】システマティックな製造ばらつきによって受ける影響を低減可能な半導体集積回路の設計システムを提供する。
【解決手段】基本パターンの形状測定結果から取得される製造ばらつき情報から、システマティック製造ばらつきを抽出する抽出モジュール１２と、システマティック製造ばらつきとプロセスシミュレーションの実行結果から得られるパラメータを用いたプロセスシミュレーションによって、基本パターンを含む基本回路の解析パターン形状を取得する解析パターン取得モジュール１４と、解析パターン形状を用いて基本回路の信号遅延特性を算出する遅延特性算出モジュール１５と、基本回路の設計パターンの形状と解析パターン形状とを比較して、システマティック製造ばらつきに起因する不良が基本回路に発生する不良発生危険度を算出する危険度算出モジュール１６とを備える。 （もっと読む）

【課題】ゲートセルサイズの増加を抑えながら遅延時間を変えることなく、信号の遅延時間のばらつきを大幅に低減する。
【解決手段】出力回路などに設けられるゲートセルの１つであるフリップフロップ２において、信号遅延時間のばらつきに最も起因する該フリップフロップ２の入出力部となるインバータ６，９，１２を構成するＭＯＳトランジスタのゲート長とゲート幅のサイズのみを、標準ゲートセルのトランジスタよりも大きくすることにより、ディレイ特性を変えることなく遅延時間のばらつきを大幅に低減する。 （もっと読む）

【課題】等価性の検証を効率よく行うことができる等価性検証システムを提供する。
【解決手段】動作合成装置は、中間点が、参照される条件下でのみ等価となるような最適化をしつつ、動作合成を行い、中間点が参照される条件を、等価条件記憶部１１１に記憶する。等価条件設定部１１２は、等価条件記憶部１１１を参照し、中間コーン抽出部１０９が抽出した中間コーンに、等価条件が設定されているときには、その中間コーンに等価となるべき条件を設定する。論理コーン比較部１１５は、設定された条件下において、中間コーンが等価であるか否かを判定する。中間点結果反映部１１３は、比較対象の論理コーンのうちの、等価であると判定された中間コーン部分を簡単化する。論理コーン比較部１１５は、簡単化された論理コーンを用いて等価性を検証する。 （もっと読む）