【課題】３−５集積回路とシリコン集積回路とは別々の集積回路上に設けられてきた。３−５集積回路とシリコン集積回路等の相違する基板を必要とする複数の回路を１つの集積回路において組み合わせることを可能にするハイブリッド基板回路を提供すること。
【解決手段】ハイブリッド基板回路は、第１半導体材料の第１領域と、埋め込み酸化層および埋め込み酸化層の上方の第２半導体材料を含んでいる第２領域と、第１半導体材料内に形成された第１回路と、第２半導体材料内に形成された第２回路と、第１回路と第２回路との間のシャロー・トレンチ・アイソレーション領域１０３と、を含んでいる。第１半導体材料はシリコンを含み、第２半導体材料はシリコンを含んでいない。第１回路はＣＭＯＳ回路１０１であり、第２回路は高電子移動度トランジスタ回路１０２である。 （もっと読む）

トランジスタデバイス（６００）の製造方法であって、この製造方法が、基板（１０２）中に溝（１０６）を形成するステップと、この溝（１０６）を電気絶縁材料（２０２）により部分的にのみ充填するステップと、部分的にのみ充填された溝（１０６）を介して前記トランジスタデバイス（６００）のバイポーラトランジスタ（６０８）のコレクタ領域（３０４）にインプラント処理するステップとを有するトランジスタデバイスの製造方法を提供する。
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【課題】本発明は、スーパージャンクション構造を有し双方向スイッチングが可能な半導体双方向スイッチング装置を提供する。
【解決手段】二つの主電極の両方に電子とホールの制御部を設け、スーパージャンクションを構成するｎ形半導体層とｐ形半導体層における電流を制御する。 （もっと読む）

【課題】追加部材を形成することなく表面保護膜の端部での剥がれを防止でき、チップエッジからの水分浸入を防止して信頼性(耐湿性)を向上できる半導体装置を提供する。
【解決手段】この半導体装置では、エピタキシャル層４Ａを覆う表面保護膜１１が高抵抗ＧａＡｓ層(素子間絶縁層)５の外周側の外周エピタキシャル層４Ａ−１の一部を覆って上記一部に接しているので、表面保護膜１１の端部の密着性が向上して外部からの水分侵入を防止できる。 （もっと読む）

【課題】周辺温度や使用環境に依らずに安定したブレークダウン電圧を与え得るサージ保護素子を提供する。
【解決手段】サージ保護素子１０は、第１の導電型の不純物を含むベース領域２１と、第２の導電型の不純物を含む第１半導体領域２３と、第２の導電型と同じ導電型の不純物を含む第２半導体領域２４と、この第２半導体領域２４よりも低い不純物濃度を有する高抵抗領域２２とを有する。第１半導体領域２３はベース領域２１の上面側で接合され、第２半導体領域２４はベース領域２１の下面側で接合されている。高抵抗領域２２は、ベース領域２１および第２半導体領域２４の双方に電気的に接続されている。 （もっと読む）

【課題】バイポーラトランジスタの特性が劣化するのを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、シリコン基板１１の領域Ａ上にプレーナ型のバイポーラトランジスタ１を形成する工程と、プレーナ型バイポーラトランジスタ１が形成される領域を覆うようにシリコン窒化膜からなるカバー膜３２ａを形成する工程と、その後、プレーナ型のバイポーラトランジスタ１が形成される領域Ａがカバー膜３２ａに覆われた状態で、バイポーラトランジスタ１が形成される領域にイオン注入する工程とを備える。 （もっと読む）

【課題】シリサイド化の工程をＭＯＳトランジスタ及びＨＢＴと別けることなく、抵抗値のばらつきが小さいヒューズ素子を形成する半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、ＭＯＳトランジスタ形成領域１１Ｂにゲート電極２２及びソースドレイン領域２５を形成する工程と、ＭＯＳトランジスタ形成領域１１Ｂを除いて、半導体基板１１の上にシリコン及びシリコン以外のIV族元素を含む混晶膜と、シリコン膜とが順次積層された積層膜３１Ａ、３１Ｂを形成する工程と、シリコン膜３０Ｂの露出部分、ゲート電極２２の上部及びソースドレイン領域２５の上部をシリサイド化する工程とを備えている。 （もっと読む）

【課題】本発明は、高周波帯域で動作する半導体装置の特性向上と製造コストの低減とを両立した半導体装置およびその製造方法を提供する。
【解決手段】同一の半絶縁性ＧａＡｓ基板１上に積層された複数の半導体層を用いて複数の半導体素子が形成された半導体装置１００であって、ＦＥＴ領域２３を用いて形成されたＦＥＴと、ＦＥＴ領域２３と隣接するＨＢＴ領域２２を用いて形成されたＨＢＴと、ＦＥＴ領域２３とＨＢＴ領域２２との間である素子分離領域２４に設けられ、ＦＥＴ領域２３とＨＢＴ領域２２とを分離する分離溝２５とを備え、分離溝２５は、内壁面と該内壁面の端部とに接地電位を有する導電性金属層が形成されることにより、素子分離領域２４を通過する素子間リーク電流を抑制する。 （もっと読む）

【課題】トレードオフの関係にあるＨＢＴの特性上のメリットとＨＦＥＴの特性上のメリットとを両立することが可能な半導体装置及びその製造方法を提供する。
【解決手段】Ｂｉ−ＨＦＥＴであって、ＨＢＴは、順次積層されたサブコレクタ層１０７、ＧａＡｓコレクタ層１０８、ＧａＡｓベース層１０９及びＩｎＧａＰエミッタ層１１０を有し、サブコレクタ層１０７は、ＧａＡｓ外部サブコレクタ領域１０７ａと、ＧａＡｓ外部サブコレクタ領域１０７ａ上に位置するＧａＡｓ内部サブコレクタ領域１０７ｂとを有し、ＧａＡｓ外部サブコレクタ領域１０７ａ上には、メサ状のコレクタ部８３０と、コレクタ電極２０３とが離間して形成され、ＨＦＥＴは、ＧａＡｓ外部サブコレクタ領域１０７ａの一部により構成されたＧａＡｓキャップ層１０５と、ＧａＡｓキャップ層１０５上に形成されたソース電極３０４及びドレイン電極３０５とを有する。 （もっと読む）

【課題】バイポーラトランジスタの耐圧の確保と電流増幅率ｈＦＥの向上とが容易な半導体装置およびその製造方法を提供する。
【解決手段】ＳＯＩ基板のＳＯＩ層ＳＬにバイポーラトランジスタＢＴと、ｎＭＯＳトランジスタＮＴと、ｐＭＯＳトランジスタＰＴとが形成されている。バイポーラトランジスタＢＴのコレクタ領域ＣＬのｎ^-領域ＣＬＬは、ＳＯＩ層ＳＬの厚み方向に対してｐＭＯＳトランジスタＰＴのｎ^-チャネル形成領域ＮＣと同じ不純物濃度分布を有している。バイポーラトランジスタＢＴのベース領域ＢＡは、ｐＭＯＳトランジスタＰＴのｎ^-チャネル形成領域ＮＣのｎ型の不純物濃度よりも高いｐ型の不純物濃度を有している。 （もっと読む）

【課題】工程数を増加させることなく高速バイポーラトランジスタと高耐圧バイポーラトランジスタを同一半導体基板上に形成し、高耐圧バイポーラトランジスタを使用する回路の歪特性を低減できる半導体装置の製造方法の提供。
【解決手段】半導体基板１０１上に、コレクタの一部となる埋込み領域１０２を、第１、第２のバイポーラトランジスタの形成領域に同一工程で形成し、エピタキシャル層１０４を形成し、第１の縦型バイポーラトランジスタの形成領域においては、埋込み領域１０２をベース形成領域の全体に形成し、第２の縦型バイポーラトランジスタの形成領域においては、埋込み領域１０２をベース形成領域の１箇所に埋込み領域を形成しない領域を有して形成する。第２の縦型バイポーラトランジスタの埋込み領域を形成しない領域では、周囲からの不純物の拡散により、縦方向の拡散拡がり量が連続的に狭くなり、埋込み領域を形成しない領域が形成される。 （もっと読む）

【課題】 ＣＭＯＳ製造プロセスを使用しても、バイポーラトランジスタの適切な駆動能力や温度特性を得ることが可能な半導体装置を提供する。
【解決手段】 縦型バイポーラトランジスタ９０ａとＭＯＳトランジスタ９０ｂからなる構成であって、縦型バイポーラトランジスタの少なくともベース領域は、エッチングにより表面から掘り下げることでＭＯＳトランジスタ９０ｂのウェル２０ｂ深さよりも浅くなっている。このためバイポーラトランジスタに必要とされる特性を独立さえて作り込むことが可能である。 （もっと読む）

【課題】素子の個数を減らして実装面積を小さくすることができる保護回路を得る。
【解決手段】ダイオードＤ１１（第１ダイオード）のアノードが端子Ｔに接続されている。ダイオードＤ１２（第２ダイオード）のアノードがＧＮＤに接続され、カソードがダイオードＤ１１のカソードに接続されている。トランジスタＱ１１のコレクタが端子Ｔに接続され、エミッタがＧＮＤに接続されている。ダイオードＤ１１，Ｄ１２のカソードからトランジスタＱ１１のベースに向けて順方向にダイオードＤ１３〜Ｄ１５（第３ダイオード）が直列に接続されている。 （もっと読む）

【課題】製造工程数が増加するのを抑制しながら、電極の側方に形成された異種の材料からなる複合膜の残渣の除去を容易に行うことが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、シリコン基板１１の電界効果型トランジスタが形成される領域Ｂ上にゲート電極を形成する工程と、シリコン基板１１のバイポーラトランジスタが形成される領域Ａ上にバイポーラトランジスタを構成するＳｉＧｅからなるエピタキシャル層１９ａを形成する工程と、エピタキシャル層１９ａの形成時にゲート電極の側方に形成されるＳｉＧｅおよび多結晶シリコンからなるエッチング残渣１９ｃ、２５ｂおよび４３ａを除去する工程と、その後、ゲート電極の側方を覆うサイドウォール絶縁膜と、エミッタ電極２５の側方を覆うサイドウォール絶縁膜とを形成する工程とを備える。 （もっと読む）

【課題】安価な、また、放熱特性に優れたＳｉ基板を用いて、良質なＧａＡｓ系の結晶薄膜を得る。
【解決手段】Ｓｉの基板と、基板の上に形成され、結晶成長を阻害する阻害層とを備え、阻害層は、基板の一部を覆う被覆領域と、被覆領域の内部に基板を覆わない開口領域とを有し、さらに開口領域に結晶成長されたＧｅ層と、Ｇｅ層上に結晶成長された機能層と、を備える半導体基板を提供する。当該半導体基板において、Ｇｅ層は、結晶欠陥が移動できる温度および時間でアニールされることにより形成されてよい。 （もっと読む）

【課題】安価な、また、放熱特性に優れたＳｉ基板を用いて、良質なＧａＡｓ系の結晶薄膜を得る。
【解決手段】単結晶Ｓｉの基板と、基板の上に形成され、開口領域を有する絶縁層と、開口領域の基板上にエピタキシャル成長されたＧｅ層と、Ｇｅ層の上にエピタキシャル成長されたＧａＡｓ層と、を備え、Ｇｅ層は、超高真空の減圧状態にできるＣＶＤ反応室に基板を導入し、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施し、第１温度より高い第２温度で第２のエピタキシャル成長を実施し、第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施し、第３温度より低い第４温度で第２のアニールを実施して形成された半導体基板を提供する。 （もっと読む）

【課題】パワー半導体素子として、動作時の熱暴走および熱破壊が防止でき、且つ、安全動作領域ＳＯＡが拡大されるトランジスタを提供する。
【解決手段】第１導電型のコレクタ層２と、前記コレクタ層上に島状に形成され且つ前記第１導電型と異なる第２導電型のベース層３と、前記ベース層上に少なくとも１つの島状に形成され且つ前記第１導電型のエミッタ層４ａ，４ｂと、前記ベース層と電気的に接続されベースコンタクト９を形成するベース電極と、前記エミッタ層と電気的に接続されエミッタコンタクト１０を形成するエミッタ電極と、前記コレクタ層と電気的に接続されたコレクタ電極と、を有し、前記エミッタ層上に形成され且つ前記第１導電型の第１抵抗層１１が、平面的に見て、前記ベースコンタクトを包囲するように形成されることを特徴とするトランジスタ構造。 （もっと読む）

【課題】安価な、また、放熱特性に優れたＳｉ基板を用いて、良質なＧａＡｓ系の結晶薄膜を得る。
【解決手段】Ｓｉの基板と、基板上に結晶成長され、孤立した島状に形成されたＧｅ層と、Ｇｅ層の上に結晶成長され、Ｐを含む３−５族化合物半導体層からなるバッファ層と、バッファ層の上に結晶成長された機能層と、を備える半導体基板を提供する。Ｇｅ層は、アニールした場合に、アニールの温度および時間において結晶欠陥が移動する距離の２倍を越えない大きさの島状に形成する。あるいはＧｅ層は、アニールした場合に、アニールの温度において基板であるＳｉとの熱膨張係数の相違によるストレスが剥離を発生させない大きさの島状に形成する。 （もっと読む）

【課題】バイポーラトランジスタの所望の特性が出なくなるのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置は、バイポーラトランジスタ１と、素子分離絶縁膜１７および素子分離絶縁膜１６と、ベース・コレクタ間分離絶縁膜１８とを備えている。また、ベース・コレクタ間分離絶縁膜１８と素子分離絶縁膜１６との間に埋込コレクタ領域１２のリーチスルー領域１２ａが配置されており、ベース電極２０および２１は、それぞれ、ベース・コレクタ間分離絶縁膜１８および素子分離絶縁膜１７に乗り上げるように配置されており、素子分離絶縁膜１７のベース電極２０が乗り上げている部分およびベース・コレクタ間分離絶縁膜１８のベース電極２１が乗り上げている部分の厚みは、バイポーラトランジスタ１が形成される領域以外の領域に形成される素子分離絶縁膜１６の厚みよりも大きい。
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【課題】コレクタ‐エミッタ間の飽和電圧を大きくすることなく、熱暴走時の破壊に至るまでの時間を長くする。
【解決手段】エミッタ電極パッド３０近傍の領域外では、エミッタ電極パッド３０から遠ざかるに連れて島状のベース層２２の一辺を短くする一方、上記領域内においては、メッシュエミッタ層２３周辺のベース層２２および島状のベース層２２にエミッタ層２３と同じ導電型の拡散層３１を形成し、この拡散層３１の幅をエミッタ電極パッド３０に近づくに連れて広くする。こうして、エミッタ電極パッド３０から遠ざかるに連れて、バラスタ抵抗を含むベース抵抗を小さくする。その結果、エミッタ電極パッド３０に近いユニットトランジスタほどベース電流が小さくなって電流の集中が緩和され、熱暴走による破壊が起こり難くなる。また、従来のベースにバラスタ抵抗を配置したメッシュエミッタトランジスタよりもコレクタ‐エミッタ間飽和電圧が大きくならない。 （もっと読む）