【課題】半導体集積回路装置の高集積化及び低コスト化を可能にする複数のトランジスタセルを含む半導体装置を提供することを第１の目的とし、高密度に集積化された小型の半導体集積回路装置を安価に提供する。
【解決手段】基板上に、それぞれ第１層、ベース層、及び、第２層を順に有し、前記第１層、及び、前記第２層の一方がコレクタ層であり、他方がエミッタ層であるトランジスタセルを複数含み、前記各トランジスタセルの前記第１層に接続される第１電極が、前記第１層に形成されたエッチング溝に形成された半導体装置において、前記エッチング溝は、その長手方向に沿った側面が順メサ面となっており、複数のトランジスタセル間の前記第１電極が、前記各順メサ面に交差するように設けられた、まとめ配線によって接続される半導体装置である。 （もっと読む）

【課題】ＨＥＭＴの上にＨＢＴを成長させる際にＨＥＭＴの移動度が劣化しないトランジスタ素子を提供する。
【解決手段】ＧａＡｓ基板２上に高電子移動度トランジスタ（ＨＥＭＴ）３が形成され、該ＨＥＭＴ３上にヘテロバイポーラトランジスタ（ＨＢＴ）４が形成されたトランジスタ素子１において、上記ＨＥＭＴ３内にバリア層１０を有する。 （もっと読む）

【課題】面積の増加を抑制可能なＥＳＤ保護回路を有する半導体装置を提供する。
【解決手段】入力端子１１及び出力端子２１を有する高周波信号の処理部と、スパイラルをなして連続したｐ側領域であるスパイラル状ｐ側領域１７、スパイラル状ｐ側領域１７と同様形状をなして連続したｎ側領域であるスパイラル状ｎ側領域１９、及びスパイラル状ｐ側領域１７とスパイラル状ｎ側領域１９とが接合した同様形状のスパイラルをなして連続したｐｎ接合を有し、スパイラルの一端部となるスパイラル状ｎ側領域１９の端部が入力端子１１に接続され、スパイラルの他端部となるスパイラル状ｐ側領域１７の端部が接地端子に接続されたＥＳＤ保護素子とを備えている。 （もっと読む）

【課題】製造工程数が増加するのを抑制しながら、第１素子のゲート電極および第２素子の電極部のそれぞれの側面を覆うサイドウォール絶縁膜の幅を異ならせることが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、シリコン基板１１の領域Ｂ上にゲート電極２８を形成する工程と、シリコン基板１１の領域Ａにスペーサ絶縁膜４２を、ゲート電極２８の側面および領域Ａを覆うように形成することにより、領域Ａを覆う保護膜と、ゲート電極２８の側面を覆う絶縁膜４２ａを形成する工程と、その後、領域Ａ上にエミッタ電極２５を形成する工程と、ゲート電極２８およびエミッタ電極２５を覆うようにシリコン酸化膜４９を形成する工程と、スペーサ絶縁膜４２およびシリコン酸化膜４９をエッチングすることにより、絶縁膜４２ａを覆う絶縁膜３０ａを形成するとともに、エミッタ電極２５の側面を覆うサイドウォール絶縁膜２６を形成する工程とを備える。 （もっと読む）

【課題】電流利得が高いトランジスタ素子を提供する。
【解決手段】基板２上にヘテロバイポーラトランジスタ３が形成され、該ヘテロバイポーラトランジスタ３上に高電子移動度トランジスタ４が形成されたトランジスタ素子１において、上記ヘテロバイポーラトランジスタ３のベース層８の層厚が１２０ｎｍ以上である。 （もっと読む）

【課題】コレクタ耐圧の低下を防止し、コレクタ抵抗を低減させることが可能な半導体装置及びその製造方法を提供する。
【解決手段】半絶縁性ＧａＡｓ基板１０１の第１領域上に形成されたＨＢＴと、半絶縁性ＧａＡｓ基板１０１の第２領域上に形成されたＨＦＥＴとを備え、ＨＢＴは、第１領域上に順次形成された、第１導電型のエミッタ層１０３、エミッタ層１０３よりバンドギャップの小さい第２導電型のベース層１０４、第１導電型又はノンドープのコレクタ層１０５、及びコレクタ層１０５より高不純物濃度の第１導電型のサブコレクタ層１０６を有し、ＨＦＥＴは、エミッタ層１０３の一部により構成された電子供給層１１０と、電子供給層１１０の下方に形成されたチャネル層１０２とを有する。 （もっと読む）

【課題】ＤＡＴ技術を利用した電力増幅器において、能動素子として高耐圧トランジスタを用いた場合に、その特性を十分に活用することができる技術を提供する。
【解決手段】３個のほぼ等価なプッシュプル増幅器を具備している。プッシュプル増幅器における１対のトランジスタ３Ａ〜３Ｆのドレインは、金属配線１Ａ〜１Ｈから成る電流経路により相互に接続され、電流経路の中間点が正電源Ｖｄｄに接続されている。金属配線１Ａ〜１Ｈのうちトランジスタのドレインからその正電源Ｖｄｄに至る部分が１本の１次コイルを構成する。１次コイルが、それらと近接して配置された金属配線２から成る２次コイルと磁気的に結合することにより、１次コイルからの出力を合成し２次コイルの出力端子から出力する。１本の１次コイルに相当する金属配線の長さに対する、２次コイル全体に相当する金属配線の長さの比が、およそ３である。 （もっと読む）

【課題】半導体基板の第２素子が形成される領域にエッチングによるダメージが発生するのを抑制しながら第１素子のゲート電極の側面を覆うサイドウォール絶縁膜を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、シリコン基板１１の電界効果型トランジスタ２が形成される領域にゲート電極２８を形成する工程と、ゲート電極２８の表面およびシリコン基板１１のバイポーラトランジスタ１が形成される領域を覆うようにスペーサ絶縁膜４２を形成する工程と、スペーサ絶縁膜４２を表面から所定の厚み分エッチングすることにより、シリコン基板１１のバイポーラトランジスタ１が形成される領域にスペーサ絶縁膜４２を所定の厚み分残した状態でゲート電極２８の側面を覆うサイドウォール絶縁膜３０を形成する工程とを備える。 （もっと読む）

【課題】第１素子の第１電極の表面上に形成される第１絶縁膜を除去する際に、素子分離絶縁膜の端部が除去されることに起因する不都合が発生するのを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、バイポーラトランジスタ１が形成される領域Ａに隣接するように素子分離絶縁膜１６ｂを形成する工程と、エミッタ電極２５の表面上にシリコン窒化膜４７ａを形成する工程と、領域Ａに不純物を注入する工程と、少なくとも素子分離絶縁膜１６ｂがスペーサ絶縁膜４２により覆われた状態でシリコン窒化膜４７ａを除去する工程と、シリコン窒化膜４７ａが除去された後に領域Ａおよび素子分離絶縁膜１６ｂを覆うようにシリコン窒化膜を形成する工程とを備える。 （もっと読む）

【課題】
単結晶半導体材料よりエミッタドーパントに対して少なくとも１桁大きい材料の層の速い横方向拡散特性を用いる減少されたマスクの組とインプラントの複雑さを有する（高周波数応用）相補的バイポーラトランジスタ構造の製造プロセスを提供する。
【解決手段】
別のベースとエミッタポリ層がドープされずに形成される。それからあるデバイスのエミッタポリと他のデバイスのベースポリのエッジとはドーパントマスクを介して露出され、同時にドープされる。エミッタドーパントはエミッタポリの表面内に直接入り、ここでそれはベース上に位置し、それと接触している。ベース接触ドーパントは外因性ベースを形成するために高い拡散係数を有する材料の層を含むベースポリのエッジ内に入り、その層を通り抜けて迅速に横方向に拡散し、それからコレクタ材料（例えばアイランド）表面内に下方に拡散する。第二のマスクは第二のデバイスのエミッタと第一のデバイスのベースポリのエッジを露出するようパターン化され、それからドープされる。 （もっと読む）

【課題】半導体装置の耐湿性向上を図ることができる技術を提供する。
【解決手段】半絶縁性基板であるＧａＡｓ基板４０において、素子形成領域にＨＢＴ３０を形成し、絶縁領域に素子分離領域４７を形成する。絶縁領域に形成される素子分離領域４７は、ＨＢＴ３０のサブコレクタ用半導体層４１とコレクタ用半導体層４２と同層の半導体層にヘリウムを導入することにより形成されている。外周領域において、保護膜５２、５５から露出するように導電層４９を形成し、この導電層４９を裏面電極と接続する。裏面電極にはＧＮＤ電位が供給されるので、導電層４９はＧＮＤ電位に固定される。この導電層４９は、ＨＢＴ３０のサブコレクタ用半導体層４１とコレクタ用半導体層４２と同層の半導体層により形成される。 （もっと読む）

【課題】ＢＩＣＭＯＳ統合のために選択的エピタキシャル成長を用いる、隆起した外因性自己整合型ベースを有するバイポーラ・トランジスタを提供する。
【解決手段】隆起した外因性自己整合型ベースを有する高性能バイポーラ・トランジスタが、ＣＭＯＳデバイスを含むＢｉＣＭＯＳ構造と統合される。パッド層を形成して、先在するＣＭＯＳデバイスのソースおよびドレインに対して真性ベース層の高さを隆起させることにより、かつ選択的エピタキシを介して外因性ベースを形成することにより、表面の凹凸の影響は、外因性ベースのリソグラフィによるパターン形成時に最小になる。また、バイポーラ構造の製作の間に、化学機械研磨プロセスを使用しないことにより、プロセス統合の複雑さが軽減される。内側のスペーサまたは外側のスペーサが、エミッタからベースを分離するために形成されうる。パッド層、真性ベース層、および外因性ベース層は、一致した外側の側壁表面を有するメサ構造を形成する。 （もっと読む）

【課題】高周波特性が良好で、出力段の耐圧が高い差動電流モード伝送回路を提供する。
【解決手段】Ｓｉ−ＢＪＴ（接合型バイポーラシリコントランジスタ）を用いて構成された第一のバッファ３と、ＳｉＧｅＨＢＴ（シリコン−ゲルマニウムへテロ接合型バイポーラトランジスタ）、またはＳｉＧｅＨＢＴとＳｉ−ＢＪＴ、またはＳｉＧｅＨＢＴ、シリコンＭＯＳＦＥＴおよびＳｉ−ＢＪＴを用いて構成された信号処理回路４と、ＳｉＧｅＨＢＴとＳｉ−ＢＪＴ、またはＳｉＧｅＨＢＴとシリコンＭＯＳＦＥＴを用いて構成された最終段の第二のバッファ５とを備え、第一のバッファ、信号処理回路および第二のバッファが、同一半導体チップに集積される。 （もっと読む）

【課題】半導体装置に含まれるＥＳＤ保護トランジスタのＥＳＤ耐性を向上できるようにする。
【解決手段】半導体装置は、ウェル領域１０１の上に形成されたゲート電極１０３と、ウェル領域１０１におけるゲート電極１０３のゲート長方向側にそれぞれ形成されたドレイン領域１０４及びソース領域１０５と、ドレイン領域１０４の上で且つゲート電極１０３のゲート幅方向に互いに間隔をおいて形成された複数のドレインコンタクト１０６Ａ〜１０６Ｃと、ソース領域１０５の上で且つゲート電極１０３のゲート幅方向に互いに間隔をおいて形成された複数のソースコンタクト１０７Ａ〜１０７Ｅとを有している。隣り合うドレインコンタクト同士の間隔は、隣り合うソースコンタクト同士の間隔よりも大きい。 （もっと読む）

【課題】ＬＣＲを外付け可能で、汎用性が高く容量、抵抗及びインダクタンスを自由に調整することができ、さらなる高周波領域での要求に耐え得るバイポーラトランジスタ装置を提供する。
【解決手段】半導体素子搭載部と、前記半導体素子搭載部の相対向する２辺に沿って配列された複数のリードとを具備したリードフレームと、バイポーラトランジスタと、前記バイポーラトランジスタに接続された回路要素とが搭載され、高周波信号入力端子を構成する入力パッドと高周波信号出力端子を構成する出力パッドとが相対向する辺上に、相対向するように配列され、前記半導体素子搭載部に搭載されると共に電気的接続のなされた半導体素子と、前記素子搭載部に搭載された前記半導体素子を覆うとともに、前記リードの先端を導出するように形成された封止体とを備え、前記半導体素子搭載部と前記リードのひとつとが一体的に形成されたことを特徴とする。 （もっと読む）

【課題】期待される高周波特性を得ること、ならびに後続の回路で必要とされる駆動電流を得ることが可能なホットエレクトロントランジスタを提供する。
【解決手段】このホットエレクトロントランジスタ１００は、コレクタ層３と、ベース層５と、エミッタ層７と、コレクタ層３とベース層５との間に形成されたコレクタバリア層４と、ベース層５とエミッタ層７との間に形成されたエミッタバリア層６とを備えている。そして、エミッタバリア層６とエミッタ層７との間のエネルギー障壁は実質的に存在しないとともに、コレクタバリア層４のエネルギー障壁の高さはエミッタバリア層６のエネルギー障壁の高さよりも低い。 （もっと読む）

2つの別個の成長過程を用いて統合BiFETを製作するための方法及びシステムを開示する。本発明を実施すると、BiFETのFET部分が第1製作環境で製作される。本発明を実施すると、BiFETのHBT部分が第2製作環境で製作される。FET部分とHBT部分の製作を2つ以上の別々の反応器内に分離することで、最適な装置性能が両方の装置で達成される。
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【課題】バイポーラトランジスタを用いたＥＳＤ保護回路の面積効率を向上する。
【解決手段】集積回路は、回路用バイポーラトランジスタ１２４を含む内部回路１２１と、内部回路１２１をサージから保護するための保護用バイポーラトランジスタ１２０とを備え、保護用バイポーラトランジスタ１２０におけるエミッタとベースとは短絡されている。 （もっと読む）

【課題】コレクタエピタキシャル層を薄膜化した高速バイポーラトランジスタを搭載した集積回路中に所望の高耐圧Ｊ−ＦＥＴを混載可能とした半導体装置及びその製法を提供すること。
【解決手段】Ｐ型の単結晶Ｓｉ基体などの第１導電型の半導体基体２上にシリコン半導体層などの第２導電型の半導体層３を積層し、この半導体層３中にＡｓ（ヒ素）等の第２導電型の不純物によってソース領域12及びドレイン領域13を形成し、さらにこの半導体層３上に、シリコン・ゲルマニウム層によってＰ型の第１導電型不純物（例えば、ホウ素など）を有するゲート領域14を形成する。 （もっと読む）

【課題】正孔の移動を十分に抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置（ｎｐｎ型のバイポーラトランジスタ１００）は、ｎ型コレクタ層２と、ｐ^＋拡散層４、ＳｉＧｅ層５およびｐ型シリコン膜６からなるベース層と、ｎ型エミッタ層８と、ｎ型コレクタ層２とｎ型エミッタ層８との間に形成され、電子または正孔のいずれか一方に対する電位障壁としての効果を有する電荷移動防止膜７とを備える。 （もっと読む）