【課題】ベース抵抗およびリーク電流を低減した高性能なヘテロバイポーラトランジスタを提供する。
【解決手段】本発明のヘテロバイポーラトランジスタは、素子分離のための絶縁領域１０１に隣接して設けられるコレクタ領域１０２と、エミッタ領域１０７と、コレクタ領域１０２およびエミッタ領域１０７に挟まれる真性ベース領域１０３と、真性ベース領域１０３に隣接し、電気的に接続するように絶縁領域１０１上に設けられた外部ベース領域１０４とを備え、外部ベース領域１０４は、外部ベース領域１０４の固相成長を誘起する触媒金属およびＧｅを含み、結晶性半導体からなる。 （もっと読む）

【課題】多セル構造のバイポーラトランジスタからなる電力増幅器では、高出力時に熱分布上コレクタ出力側が高くなるため、コレクタ出力側が熱暴走し、破壊に到る。
【解決手段】コレクタ出力側のトランジスタのベースに接続されたバラスト抵抗を大きくすることによって、発熱量の多いトランジスタのベース電位を低く抑えることができ、発熱によるベース電位の上昇の正帰還を抑制することができるため、熱暴走を避けることができる。 （もっと読む）

本発明は、第１の導電型であるエミッタ領域（１）と、第１の導電型と反対の第２の導電型であるベース領域（２）と、第１の導電型であるコレクタ領域（３）とを有し、投影図法で見て、エミッタ領域（１）はベース領域（２）の上または下に配置され、コレクタ領域（３）はベース領域（２）と横方向に境界を接するバイポーラ・トランジスタを含む半導体基体（１２）を備える半導体装置（１０）に関する。本発明によれば、ベース領域（２）は、ドーピング濃度が厚さ方向にデルタ形状のプロファイルを有する高濃度ドーピングされた部分領域（２Ａ）を含み、前記高濃度ドーピングされた部分領域（２Ａ）はコレクタ領域（３）まで横方向に延びる。このようなラテラル・バイポーラ・トランジスタは、優れた高周波特性ならびに比較的高い、ベースおよびコレクタ領域（２、３）間降伏電圧を有し、この装置が大電力の用途に適していることを意味する。ドーピング濃度は好ましくは約１０^１９〜約１０^２０ａｔ／ｃｍ^３の間で、部分領域（２Ａ）の厚さは１〜１５ｎｍの間、好ましくは１〜１０ｎｍの間にある。本発明はまた、このような装置(１０)の製造方法を含む。
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【課題】容量を自由に調整することができ、さらなる高周波領域での要求に耐えうるバイポーラトランジスタを提供する。
【解決手段】本発明のバイポーラトランジスタは、半導体基板と、前記半導体基板内に形成されたトランジスタ動作領域と、前記半導体基板表面を覆うように形成された絶縁膜と、前記トランジスタ動作領域から前記絶縁膜を貫通し、コレクタ、ベース、エミッタのうちの少なくとも２つにそれぞれ接続され、前記絶縁膜上まで引き出された第１および第２の引出配線と、前記第１および第２の引出配線にそれぞれ接続されるボンディング用の第１および第２のパッドと、前記第１および第２のパッドにそれぞれ接続された第１および第２の容量調整用配線とを備え、第１および第２の容量調整用配線が互いに異なる層で構成される。 （もっと読む）

【課題】 小型化を図ることができる半導体装置を提供する。また、放熱効率を向上させた半導体装置を提供する。
【解決手段】 配線基板１０の裏面にＧＮＤ用外部配線１２を形成する。そして、このＧＮＤ用外部配線１２に接続する複数のビア１８を、配線基板１０を貫通するように形成し、配線基板１０の主面にＨＢＴを含む高消費電力の第１の半導体チップ１９を実装する。第１の半導体チップ１９のエミッタバンプ電極１９ｂは、第１の半導体チップ１９内に形成された複数のＨＢＴのエミッタ電極に共通接続しており、ＨＢＴが並んだ方向に延在している。第１の半導体チップ１９は、この延在したエミッタバンプ電極１９ｂに複数のビア１８が接続するように配線基板１０に実装されている。また、第１の半導体チップ１９上に第１の半導体チップ１９より発熱量の少ない第２の半導体チップ２１を搭載して配線基板１０の小型化を図る。 （もっと読む）

【課題】回路の特定部分における過熱を回避し、回路一面に適切な温度分布を実現する電子回路を提供する。
【解決手段】本発明にかかる電子回路は、第１端子（１００）と、第２端子（２００）と、並列に配列された少なくとも３つのトランジスタ（１）とを備え、各トランジスタは、前記第１端子（１００）に接続され、制御信号を受け入れる制御端子（２）と、前記第２端子（２００，３００）に接続され、前記制御信号に依存した出力信号を供給する出力端子（３，４）とを有する。前記トランジスタ（１）は、他のトランジスタから受ける熱に起因するトランジスタの配熱が全ての前記トランジスタにおいて略同一になるように、対称点を基準に対称に配列されている。本発明はまた、電子回路の製造方法にも関する。 （もっと読む）

【課題】
【解決手段】 バイポーラ接合トランジスタ（１００）に関連する方法、装置、デバイスの実施例が記載されている。 （もっと読む）

同心リング状のＥＳＤ構造（１０）は、半導体材料の層（２７）内に形成された第１ｐ型領域（１６）および第２ｐ型領域（１９）を含む。２つのｐ型領域（１６，１９）は、共に浮動ｎ型埋込み層（２６）に結合される。第１および第２ｐ型領域（１６，１９）は、浮動ｎ型埋込み層（２６）と共にバックツーバック・ダイオード構造を形成する。１対の短絡されたｎ型（１６７，１９７）およびｐ型（１６６，１９６）の接触領域は、第１および第２領域（１６，１９）内にそれぞれ形成される。分離領域（１７，３２）は、第１および第２ｐ型領域（１６，１９）間に形成される。
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半導体部品の製造方法は、半導体基板（２１０、５１０）を提供するステップと、半導体基板に溝（１３０、４３０）を形成して、その溝により互いに分離された複数の活性化領域を形成するステップと、溝の一部の下方の半導体基板に埋め込み層（２４０、７５０）を形成するステップであって、埋め込み層が溝と少なくとも部分的に接するステップと、埋め込み層の形成後に、溝に絶縁材料（１３３、８１０）を析出させるステップと、複数の活性化領域の一つにコレクタ領域（１５０，９５０）を形成するステップであって、コレクタ領域が埋め込み層との接触部を形成するステップと、複数の活性化領域の一つを覆うベース構造を形成するステップと、複数の活性化領域の一つを覆うエミッタ領域を形成するステップとを含む。
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バイポーラデバイスにおいてエピタキシャルベース層を形成する方法。同方法は：活性シリコン領域（１０）に隣接したフィールドアイソレーション酸化物領域（１２）を有する構造を提供するステップと；前記フィールドアイソレーション酸化物領域（１２）上に窒化シリコン／シリコン積層（１４，１６）を形成するステップであって、前記窒化シリコン／シリコン積層（１４，１６）はシリコンの上位層（１４）と窒化シリコンの下位層（１６）とを含む、前記ステップと；階段状シード層を形成するために前記窒化シリコン／シリコン積層（１４，１６）にエッチングを実行するステップであって、前記窒化シリコンの下位層がエッチングされると同時に前記シリコンの上位層が横方向にエッチングされる、前記ステップと；前記階段状シード層および活性領域（１０）とにわたってＳｉ／ＳｉＧｅ／Ｓｉ積層（２０）を成長させるステップと；含む。
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例示的一実施例によれば、基板上に位置するＢｉＦＥＴは、基板の上に位置するエミッタ層部分を含み、エミッタ層部分は第１のタイプの半導体を含む。ＨＢＴはエッチストップ層の第１の部分をさらに含み、エッチストップ層の第１の部分はＩｎＧａＰを含む。ＢｉＦＥＴは基板の上に位置するＦＥＴをさらに含み、ＦＥＴはソース領域およびドレイン領域を含み、エッチストップ層の第２の部分はソース領域およびドレイン領域の下に位置し、エッチストップ層の第２の部分はＩｎＧａＰを含む。ＦＥＴはエッチストップ層の第２の部分の下に位置する第２のタイプの半導体層をさらに含む。エッチストップ層はＦＥＴの線形性を増大させ、ＨＢＴの電子の流れを低下させない。
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半導体部品は、半導体基板（１１０）と、半導体基板の上方のエピタキシャル半導体層（１２０）と、エピタキシャル半導体層内のバイポーラトランジスタ（７７０、８７０）と、エピタキシャル半導体層内の電界効果トランジスタ（７８０、８８０）とを含む。エピタキシャル半導体層の一部によって、バイポーラトランジスタのベースと電界効果トランジスタのゲートとが形成され、エピタキシャル半導体層のその一部は実質的に均一なドーピング濃度を有する。同じまたは他の実施形態においては、エピタキシャル半導体層の異なる部分によって、バイポーラトランジスタのエミッタと電界効果トランジスタのチャネルとが形成され、エピタキシャル半導体層のその異なる部分はエピタキシャル半導体層の一部の実質的に均一なドーピング濃度と同じかまたは異なる実質的に均一なドーピング濃度を有する。
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