【課題】不良解析の際に、メモリセルのレイアウトを制限したり、工程数を増加することなく、メモリセル数を数えやすくすること。
【解決手段】半導体基板２上にメモリセル３ａの繰り返しパターンが形成されたメモリセルアレイ領域３を有し、メモリセルアレイ領域３上に形成された所定層の電源配線４ａ、接地配線４ｂを、少なくともメモリセルアレイ領域３において、メモリセル３ａの配置と対応させて縦方向及び横方向に格子状にレイアウトしている。 （もっと読む）

【課題】半導体装置の動作不良を防止し、半導体装置の製造工程を簡略化する。
【解決手段】本発明の例に関わる半導体装置は、半導体基板１と、半導体基板１内に設けられる一対の不純物拡散層２Ａ，２Ｂと、不純物拡散層２Ａ，２Ｂ間の半導体基板上に設けられるゲート絶縁膜３と、ゲート絶縁膜３上に設けられるゲート電極４と、一対の不純物拡散層２Ａ，２Ｂ上にそれぞれ設けられる２つのコンタクト５Ａ，５Ｂとを具備し、ゲート電極４とコンタクト５Ａ，５Ｂは、同じ材料から構成され、ゲート電極４上端およびコンタクト５Ａ，５Ｂ上端は、半導体基板１表面からの高さが一致する。 （もっと読む）

【課題】メモリアレイ領域上に信号線を配設した場合に、信号線のノイズ成分の影響により、誤動作が生じるのを防止する。
【解決手段】メモリアレイ領域１１において、ビット線ＢＬ0〜ＢＬ5はＹ方向に延びており、ワード線ＷＬ0〜ＷＬ2、ソース線ＳＬ1〜ＳＬ3はＹ方向と直交するＸ方向に延びている。ビット線ＢＬ0〜ＢＬ5とワード線ＷＬ0〜ＷＬ2の各交差点に対応して、メモリセルＭＣが配置されている。電源線１８Ａは、メモリアレイ領域１１上に形成され、ビット線ＢＬ0〜ＢＬ5、ワード線ＷＬ0〜ＷＬ2及びソース線ＳＬ1〜ＳＬ3に対して斜めに交差している。ここで、３層メタル構造が採用され、ビット線ＢＬ0〜ＢＬ5は第１メタル層で、ワード線ＷＬ0〜ＷＬ2及びソース線ＳＬ1〜ＳＬ3は、その上層の第２メタル層で、電源線１８Ａはその上層の第３メタル層で形成されている。 （もっと読む）

【課題】複数のＨＯＴ領域を分離する複数のＳＴＩを備えた半導体装置において。境界領域の複数のＳＴＩのミスアラインメントによるボイドを排除する製造方法を提供する。
【解決手段】基板４００上にＢＯＸ層４０１を形成し、ＢＯＸ層４０１上にＳＯＩ層４０２を形成し、ＢＯＸ層４０１の一端にサイドウォール構造を形成し、ＢＯＸ層４０１に隣接し、サイドウォール構造によってＢＯＸ層から分離してエピタキシャル層４０３を形成し、ＢＯＸ層４０１とサイドウォール構造に対して非選択にエッチング液を用いた反応性イオンエッチによりＳＴＩ領域４０４ａ，４０４ｂ，４０４ｃを形成した後、酸化物で充填する。 （もっと読む）

【課題】メモリセルに含まれる選択トランジスタのゲート配線のピッチに対する上層の杭打用金属配線ピッチの影響を低減する。
【解決手段】メモリセルアレイ（１）の両側にワード線ドライブ回路（２Ｒ，２Ｌ）を対向して配置し、各ワード線ドライブ回路には、ワード線ドライバをメモリセル行に対して交互に配置する。メモリセルの選択トランジスタのゲート配線（ＰＧｏ，ＰＧｅ）は、各メモリセル行に対応して配置される。杭打用の上層の金属配線（ＭＬｏ，ＭＬｅ）は、対向配置されるワード線ドライブ回路からメモリセルアレイの中央部の接続領域（１０）まで延在させ、接続領域においてゲート配線に交互に電気的に接続する。金属配線は、ゲート配線の２倍のピッチで対向して配置する。 （もっと読む）

【課題】コンタクト歩留を向上させる、スタックドコンタクト構造を有する半導体装置を提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリのビット線コンタクトには、スタックドコンタクトを構成する第１のコンタクト開口部ＣＨ１、第２のコンタクト開口部ＣＨ２ａ、及び第３のコンタクト開口部ＣＨ２ｂが設けられる。下層の第１のコンタクト開口部ＣＨ１はビット線コンタクトの中央部に配置され、上層の第２のコンタクト開口部ＣＨ２ａはビット線コンタクトの左部に配置され、その中心位置がビット線コンタクトの中心位置に対して第２のコンタクト開口部ＣＨ２ａのズレ量だけ左方向に配置され、上層の第３のコンタクト開口部ＣＨ２ｂはビット線コンタクトの右部に配置され、その中心位置がビット線コンタクトの中心位置に対して第３のコンタクト開口部ＣＨ２ｂのズレ量だけ右方向に配置される。 （もっと読む）

凹型導電性ソケットを備える環状バイアを有するダイを含むダイスタックおよびそのダイスタックを形成する方法は、様々な電子システムで使用するための構造を提供する。一実施形態において、ダイスタックは、別のダイの凹型導電性ソケット中に挿入されたダイの頂部上に導電性ピラーを含む。 （もっと読む）

【課題】上下の電極間のショートが防止される信頼性の高い圧電素子、及びそれを容易に製造することができる圧電素子の製造方法を提供する。
【解決手段】支持体１２上に、下部電極１８と、圧電膜２０ａと、上部電極２２ａとが、この順に積層されており、圧電膜２０ａの側面に、下部電極を１８構成する材料を含む酸化膜２８が形成されている圧電素子１１。圧電素子用部材１０の上部電極２２側に形成したマスク２４を介してドライエッチングすることにより上部電極２２及び圧電膜２０をパターニングした後、パターニングされた圧電膜２０ａの側面（側壁付着膜２６）を酸化させて酸化膜２８にする。好ましくは、プラズマ酸化により酸化処理を行う。 （もっと読む）

【課題】専用のヒューズチップとメモリコアチップを積層して少ないチップ間接合信号数で相互接続し、チップサイズの増大を回避し得る積層メモリを提供する。
【解決手段】本発明の積層メモリは、不良メモリセルを置換するための予備メモリセルを含むメモリセルアレイ２０を備えたメモリコアチップＭＣと、予備メモリセルへの置換に対応する電気的切断状態を設定可能なヒューズ部とこのヒューズ部の状態情報に基づき不良メモリセルの救済動作を制御する救済制御回路を備えたヒューズチップＨＣとが積層された構成を備える。このように構成された積層メモリは、メモリコアチップＭＣにヒューズ素子や救済制御回路を搭載不要としてサイズを縮小でき、メモリコアチップＭＣとヒューズチップＨＣの間のチップ間接合信号数を削減することができる。 （もっと読む）

【課題】メモリセルトランジスタのコンタクト抵抗を低減する。
【解決手段】半導体装置７０には、半導体基板１上に複数の絶縁ゲート型電界効果トランジスタが設けられる。絶縁ゲート型電界効果トランジスタのゲートの間に形成され、側面が側壁絶縁膜８及び絶縁膜９により絶縁ゲート型電界効果トランジスタのゲートと分離された自己整合コンタクト開口部の底部には凹部形状のポリシリコンプラグ１１が設けられる。ポリシリコンプラグ１１上にはバリアメタル膜１２が設けられる。バリアメタル膜１２上には、自己整合コンタクト開口部を覆うように金属プラグ１３が埋設される。 （もっと読む）

【課題】異なる配線層間で互いに直交する配線群を接続する際、接続信頼性が高く良好なスペース効率でレイアウト可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、予め設定された配列順で第１配線層に形成されそれぞれＹ方向（第１の方向）に延伸される複数の第１の配線２０と、第２配線層に形成される複数の第２の配線２１と、配列順が互いに一致する第１の配線２０及び第２の配線２１の間を電気的に接続する複数のコンタクト２３とを備えている。各々の第２の配線２１は、Ｙ方向に直交するＸ方向（第２の方向）に平行な直線状に規定された隣接する２トラックのうち、一方のトラックに沿って延伸される配線部２１ａと、他方のトラックに沿って延伸される配線部２１ｂと、２つの配線部２１ａ、２１ｂの間を接続する接続部２１ｃとにより構成され、接続部２１ｃに複数のコンタクト２３が形成されている。 （もっと読む）

【課題】集積回路を構成するＭＩＳＦＥＴの処理速度の向上とリーク電流の低減を両立させ、かつ、半導体装置の小型化を達成することができる技術を提供する。
【解決手段】単体のＭＩＳＦＥＴから構成される回路素子に代えて、しきい値電圧の異なる複数のＭＩＳＦＥＴからなる同一ノードトランジスタから回路素子を構成する。例えば、図２に示すように、ｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂを並列接続しかつ、それぞれのゲート電極Ｇを電気的に接続する。このとき、例えば、ｎチャネル型ＭＩＳＦＥＴ１ａを高ＶｔｈＭＩＳＦＥＴから構成し、ｎチャネル型ＭＩＳＦＥＴ１ｂを低ＶｔｈＭＩＳＦＥＴから構成する。 （もっと読む）

【課題】薄膜表面に延びる長いクラックが存在せず、絶縁体圧の高い誘電体薄膜とその製造方法を提供する。
【解決手段】組成がＢａ_1-xＳｒ_xＴｉ_yＯ₃（０≦ｘ≦１、０.９≦ｙ≦１.１）からなる誘電体薄膜の製造において、該薄膜の前駆物質を基板に塗布して乾燥した後、該乾燥薄膜を３０℃／分以下の昇温速度で本焼成を行うことによって、平均１次粒子径が７０ｎｍ以上であり、薄膜表面に連続する直線状の長さ１.５μm以上の亀裂が存在せず、電圧５Ｖにおけるリーク電流密度が１０^-5Ａ/cm²未満、ないし電圧２０Ｖにおけるリーク電流密度が１０^-1Ａ/cm²未満である誘電体薄膜を形成する。 （もっと読む）

【課題】ダミーゲートパターンを用いてゲートパターンの寸法精度の向上を図り、かつ回路動作の高速化が可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板上に形成された拡散層１０と、拡散層１０の上部に配置され、ＭＯＳトランジスタのゲート電極として機能するゲートパターン１１と、拡散層１０の上部においてゲートパターン１１と一定の間隔で隣接して配置されゲート電極として機能しないダミーゲートパターン１３とを備え、ゲートパターンの疎密の程度が均一に保たれる。ダミーゲートパターン１３は、拡散層１０の上部におけるゲート幅方向の所定位置で切断され、切断部１３ａの直下で抵抗を低減して高速なＭＯＳトランジスタの動作を実現する。 （もっと読む）

【課題】金属薄膜上に金属酸化膜を形成する際に、金属薄膜の酸化を抑制させることが可能な半導体装置の製造方法及び基板処理装置を提供する。
【解決手段】基板２００上にチタン酸ストロンチウムまたはチタン酸ストロンチウムバリウムの薄膜を形成する工程を有する半導体装置の製造方法であって、薄膜を形成する工程は、基板上に二酸化チタンの層を数層形成する工程と、数層形成した二酸化チタンの層の上に酸化ストロンチウムと二酸化チタンとを含む積層膜、または酸化バリウムと酸化ストロンチウムと二酸化チタンとを含む積層膜を形成する工程と、を有する。 （もっと読む）

【課題】高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構成される半導体回路を提供する。
【解決手段】ＭＯＳ−ＦＥＴＱ１，Ｑ２により構成される論理回路１を有した半導体回路において、ＭＯＳ−ＦＥＴＱ１，Ｑ２のバックゲートバイアス電圧Ｖ_cc，Ｖ_SSとは異なる電圧Ｖ_pp，Ｖ_bbを供給する電圧供給手段１５，１３と、ＭＯＳ−ＦＥＴＱ１，Ｑ２のバックゲートバイアス電圧を、電圧Ｖ_cc，Ｖ_SSと電圧Ｖ_cc，Ｖ_SSとは異なる電圧Ｖ_pp，Ｖ_bbとに切り換えるスイッチング手段１０とを備えた構成となっている。 （もっと読む）

メモリデバイスは、ビットセル（３４）にアクセスする前にビット線電圧を低減するために、選択的プリチャージおよび電荷共有を利用する。ビット線電圧の低減は、ビット線の異なるセクション（３１、３３）を異なる電圧（たとえば、供給電圧および接地）にプリチャージし、これらのセクション間で電荷共有を使用することによって達成される。読取り安定性は、ビット線電圧の低減の結果として改善される。ビット線セクション間の相対容量差（Ｂ２−Ｃ２）により、電荷共有後のビット線電圧を決定する。したがって、メモリデバイスはプロセス変動または温度変動に耐性がある。ビット線電圧は、供給電圧または接地にプリチャージされるセクションを選択することによって、設計において制御できる。
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【課題】 深さの異なる複数のコンタクトホールを有する構造であって、簡易な製造工程の下、基板に対するエッチングダメージを招来せず製造することが可能な半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板１上の一部領域にフィールド酸化膜２を形成し、その後にフィールド酸化膜２の一部領域をエッチング処理して凹部構造３２を形成し、その後に、少なくとも凹部構造３２の底面を覆うように、フィールド酸化膜２の上層に下部電極７、酸化膜８、上部電極９を形成し、ソース・ドレイン拡散領域６を形成し、その後に全面に層間絶縁膜１０を堆積する。そして、拡散領域６の上面が露出するように拡散領域６の上方領域に係る層間絶縁膜１０をエッチングして第１コンタクトホール１１ａを形成すると共に、上部電極９の上面が露出するように凹部構造３２の上方領域に係る層間絶縁膜１０をエッチングすることで第２コンタクトホール１１ｃを形成する。 （もっと読む）

半導体材料からなる途切れのないループの様々な部分を、お互いから電気的に分離する。幾つかの実施形態においては、ループの端部を、ループの中間部分から電気的に分離する。幾つかの実施形態においては、端部において互いに接続された二つの区間を有する半導体材料のループを、ピッチマルチプリケーションプロセスによって形成するが、このプロセスでは、スペーサのループはマンドリルの側壁に接して形成される。マンドリルを除去し、マスキング材料のブロックを、スペーサループの少なくとも一つの端部に置く。幾つかの実施形態においては、マスキング材料のブロックを、スペーサループの各端部に置く。スペーサおよびブロックによって画定されるパターンを、半導体材料の層へと転写する。ブロックは、全ループを電気的に接続する。選択ゲートを、ループの各区間に沿って形成する。ブロックは、ソース／ドレインとして機能する。選択ゲートをオフ状態にバイアスして、ループの区間の中間部分からブロックへの電流を防ぎ、それによって、ループの端部から中間部分を電気的に分離し、また、ループの異なる区間をお互いから電気的に分離する。
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【課題】マトリックス状に配列された露光装備の解像度限界以下の活性領域を定義するためのハードマスクパターンの形成方法を提供する。
【解決手段】半導体基板１０１上に、ハードマスク膜１０３と第１のマスクパターン１０５を形成する。第１のマスクパターンと交差する第１のパターンと、第１のマスクパターン間に位置する第２のパターンを含む第２のマスクパターン１０７を形成する。第１のパターン間に第３のマスクパターンを形成する。第１のパターンと第１のマスクパターンが交差する領域に第１のマスクパターンが残留し、第１のパターンと第２のパターンが交差する領域に第２のパターンが残留するようにエッチングを行う。残留する第１のマスクパターン及び第２のマスクパターンをエッチングマスクとして用い、ハードマスクパターンを形成する。 （もっと読む）