【課題】レイアウト面積の増加なしにワードラインを速くディセーブルさせるサブワードライン駆動回路を提供する。
【解決手段】第１ワードラインを活性及び非活性化する第１ワードライン駆動及びクリア手段Ｐ１，Ｎ１と、第１ワードラインの電位を接地電位に放出させる第１ワードライン電位放出手段Ｎ２と、第２ワードラインを活性及び非活性化する第２ワードライン駆動及びクリア手段Ｐ２，Ｎ３と、第２ワードラインの電位を接地電位に放出させる第２ワードライン電位放出手段Ｎ４と、ワードラインブースティング信号により第１及び第２ワードラインを等しくする等化手段Ｎ５と、を含み、等化手段は、第１及び第２ワードライン電位放出手段が形成される領域に形成され、第１及び第２ワードライン電位放出手段は、第１ワードライン駆動及びクリア手段と第２ワードライン駆動及びクリア手段との間に配置される。 （もっと読む）

【課題】 ３次元ダイスタックを用いて形成されたメモリを提供する。
【解決手段】 システムは、中央処理装置（ＣＰＵ）、ＣＰＵと連絡し、複数の垂直に積層された集積回路チップと複数の入力／出力（Ｉ／Ｏ）ポートを含み、各Ｉ／Ｏポートは、基板貫通ビアによって複数のチップの少なくとも１つに接続されるメモリデバイス、及び
ＣＰＵと前記メモリデバイスと連絡し、メモリデバイスにデータを伝送、またはメモリデバイスから伝送するのを管理するように構成するダイレクトメモリアクセス（ＤＭＡ）コントローラを含むシステム。 （もっと読む）

【課題】半導体装置において、内部電源電圧を安定供給する。
【解決手段】本発明は、基準電圧のレベルに対応するクロック情報を有する第１クロック信号と内部電源電圧のレベルに対応するクロック情報を有する第２クロック信号とを比較するためのクロック比較手段２１０と、該クロック比較手段２１０の出力信号に対応する電圧レベルを有する駆動制御電圧を生成するための制御信号生成手段２３０と、前記駆動制御電圧に応答して内部電源電圧端を駆動するための駆動手段２５０を備える内部電源電圧生成回路を提供する。 （もっと読む）

【課題】 ＬＲ−ＤＩＭＭ方式のＶＬＰタイプのＬＲ−ＤＩＭＭの新規の配線方法を提案する。
【解決手段】 複数のＤＲＡＭと、データを入力する２つのコネクタと、該２つのコネクタに入力されたデータをリドライブして前記複数のＤＲＡＭへ供給するバッファデバイスとが基板上に搭載されており、
前記バッファデバイスは前記２つのコネクタが両側に置かれる前記基板の中央付近に配置され、各コネクタからのデータを逆側に配置されたＤＲＡＭへ供給する。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Ｓｉ基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のＭＯＳトランジスタを設け、当該複数種類のＭＯＳトランジスタの内、トンネル電流が大きい少なくとも１つのＭＯＳトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのＭＯＳトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のＩＮとＯＵＴの論理レベルが異なる際のＩＮ−ＯＵＴ間リーク電流を防止するスイッチを主回路のＩＮ又はＯＵＴに設ける。 （もっと読む）

【課題】安定したクロック発生動作、高精度で低消費電力を実現しＤＬＬを備える。
【解決手段】内部クロック信号を生成するＤＬＬ回路、内部クロック信号で動作を制御される周辺回路とメモリセルアレイを含む。第１電源電圧を供給するために同期回路に接続された第１電源パッド、第１電源電圧より低い第２電源電圧を供給するために同期回路に接続された第２電源パッド、周辺回路とメモリセルアレイに第３電源電圧を供給するための第３電源パッド、周辺回路とメモリバンクに第３電源電圧より低い第４電源電圧を供給する第４電源パッドを含む。複数のメモリセルアレイは第１領域と第２領域に分割して配置される。複数の周辺回路は第１領域と第２領域の間の第３領域に配置される。第１、２、３，４電源パッドは第１領域と前記第３領域の間の第４領域に配置されている。
【選択図】図１
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【課題】長さの制限がなく、メモリセルブロックを密集配列させて高いパッキング密度を具現することができる半導体素子及びそのセルブロック配置方法を提供する。
【解決手段】セルアレイと、前記セルアレイの横及び縦方向に配置されたデコーダとを有する複数個の「Ｌ」字形状のセルブロックを有し、前記複数個の「Ｌ」字形状のセルブロックは、前記横及び縦方向と交差する斜線方向に指向配置されている。 （もっと読む）

【課題】エッチングストッパ膜を有し、配線間容量の増大を抑制可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１の表面上部に配設された層間絶縁膜２９と、層間絶縁膜２９に埋め込まれ、半導体基板１１に対向する上面が層間絶縁膜２９の上面と面一に配設され、互いに離間して配置された複数のビアプラグ３１と、層間絶縁膜２９及びビアプラグ３１の表面上部に配設された層間絶縁膜３９と、層間絶縁膜３９によって分離され、ビアプラグ３１と接続され、ビアプラグ３１に対向する上面が層間絶縁膜３９の上面と面一に配設され、層間絶縁膜３９を挟んで相対向する側面に、層間絶縁膜２９の側から順に、層間絶縁膜２９とはエッチング性が異なり且つ層間絶縁膜３９より比誘電率の高い側壁絶縁膜３５、及び側壁絶縁膜３５とはエッチング性が異なる側壁絶縁膜３７を有する複数の第２配線３３とを備える。 （もっと読む）

【課題】導電層が基板の内部深くにまで達することを回避して、浅いソース・ドレイン領域を形成することを可能とし、微細化に適した半導体装置及びその製造方法を得る。
【解決手段】シリコン基板１の上面内にエクステンション５を形成した後、シリコン酸化膜３０を全面に堆積し、シリコン酸化膜３０上にシリコン窒化膜３１を、シリコン窒化膜３１上にシリコン酸化膜３２をそれぞれ堆積し、シリコン酸化膜３２、シリコン窒化膜３１及びシリコン酸化膜３０をこの順にエッチングしてサイドウォール３６を形成する。不純物領域１３を形成し、シリコン酸化膜に対して選択性を有する条件下でシリコン成長を行うことにより、シリコン成長層１５，１６，３７を形成する。コバルト１７を全面に堆積した後、熱処理を行うことにより、コバルトシリサイドを形成する。その後、未反応のコバルト１７を除去する。 （もっと読む）

【課題】 集積回路デバイスのヒューズ構造を提供する。
【解決手段】 本発明のヒューズ構造は、半導体基板の一部の上に配置された金属含有導電性材料のストリップを含み、ストリップは、第１方向に沿って延伸し、均一な線幅を有する。誘電体層は、導電層を覆う。誘電体層内は、第１ビアと第２ビアを有し、第１インターコネクトと第２インターコネクトをそれぞれ含む。第１インターコネクトは、ストリップ上の第１位置と物理的且つ電気的に接触しており、第２インターコネクトは、ストリップ上の第２位置と物理的且つ電気的に接触している。導電ストリップ上の第１と第２位置は、シリコンを含まない。誘電体層の上方は、第１インターコネクトに電気的に接続された第１配線構造と、第２インターコネクトに電気的に接続された第２配線構造である。 （もっと読む）

【課題】信号配線領域の大幅な増大をともなうことなく、信号配間に生じるカップリングノイズの低減を実現した半導体装置を提供する。
【解決手段】信号線が並行配置される場合において、当該信号線の全てが片側の信号線だけからのみカップリングノイズを受ける構成とするため、当該複数の信号線の両側において他の信号線と対向しないように、その信号線の片側一方にのみ電源電位、接地電位又は当該信号線がカップリングノイズを受ける期間において一定電位に維持される配線を配置する。 （もっと読む）

【課題】メモリーセルへの配線長差で生じるスキューをより低減できる半導体記憶装置を提供する。
【解決手段】データが格納されるメモリーセル領域と、メモリーセル領域内のメモリーセルを選択するためのアドレス及びコマンドが入力される、チップの中央付近に配置されたコマンド回路とを有する半導体記憶装置であって、アドレス及び前記コマンドに基づいて生成された信号をメモリーセルへ入力する、メモリーセル領域の一端に配置された入力バッファと、選択されたメモリーセルへデータを書き込む、あるいは選択されたメモリーセルから読み出されたデータを出力する、メモリーセル領域の入力バッファと対向する位置に配置された出力バッファとを有する。 （もっと読む）

【課題】除去可能な補助検査端子を有するソリッドステート・ドライブの検査方法を提供する。
【解決手段】除去可能な補助検査端子を有するソリッドステート・ドライブの検査方法において、該ソリッドステート・ドライブのメモリ半導体素子に不良が発生した場合、不良分析のために検査端子が設けられた補助ボードを別途に使用して除去するか、又は印刷回路基板の一側面エッジにメモリ半導体素子を検査可能な印刷回路パターンと接続された貫通ホールを設け、不良発生時に、前記貫通ホールが露出されるように、印刷回路基板の一部を切断し、メモリ半導体素子に対する不良分析を実施する。従って、印刷回路基板に搭載されたメモリ半導体素子を取り外さずに不良分析を実施することが可能である。 （もっと読む）

【課題】閾値電圧が互いに同一であることを要求される２つのトランジスタにおいて、閾値電圧が異なる値になることを抑制する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】第１素子形成領域１２には第１トランジスタ２０２及び第２トランジスタ２０４が形成され、第２素子形成領域１３には第３トランジスタ３０２が形成される。これら３つのトランジスタは同一導電型である。第１トランジスタ２０２及び第２トランジスタ２０４は同一の閾値電圧を有する。第１マスクパターンを用いて第１素子形成領域１２に第１ウェル２１０を形成し、第２マスクパターンを用いて第２素子形成領域１３に第２ウェル４１０を形成する。第１トランジスタ２０２のチャネル領域及び第２トランジスタ２０４のチャネル領域は基準線Ｌを介して線対称な形状を有している。また第１マスクパターンも、基準線Ｌを介して線対称な形状を有している。 （もっと読む）

コンピューティングシステムが少なくとも１つの機能的ユニット及び少なくとも１つの機能的ユニットに接続された磁気ランダムアクセスメモリ(MRAM)ブロックを含む。MRAMブロックは少なくとも１つの機能的ユニットのパワーダウン状態の間、少なくとも１つの機能的ユニットの機能的状態を格納するように構成される。
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【課題】測定スループットを向上させ、かつ正確な解析結果を得ることができる欠陥解析方法を得る。
【解決手段】ステップＳ１で、検査装置の面積縮小機能を用いて所定の工程後に所定の工程による新規欠陥の座標及び検出サイズを抽出する欠陥検出処理を行い、ステップＳ３で、検出されたすべての新規欠陥を有効とする識別条件で新規欠陥の有無をチップ単位に判定する。その後、ステップＳ５において、面積縮小機能による欠陥検査対象領域の全欠陥検査可能領域に対する面積比を求め、ステップＳ６において、上記面積比に基づき、推定欠陥有りチップ数を推定換算する。 （もっと読む）

本明細書で述べられる実施形態は、無拡散アニールプロセスを使用して金属シリサイド層を形成する方法を包含する。一実施形態では、基板上に金属シリサイド材料を形成するための方法が、提供される。その方法は、基板のシリコン含有表面を覆って金属材料を堆積させるステップと、金属材料を覆って金属窒化物材料を堆積させるステップと、金属窒化物材料を覆って金属接点材料を堆積させるステップと、基板を無拡散アニールプロセスにさらして金属シリサイド材料を形成するステップとを含む。無拡散アニールプロセスの短い時間枠は、窒素がシリコン含有界面に拡散して窒化シリコンを形成する時間を低減し、それ故に界面抵抗を最小限にする。
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【課題】チップの内部バスやチップ間を接続する外部バスにおける消費電力の低減や、データ転送速度の向上を実現する。
【解決手段】論理レベル‘Ｈ’か‘Ｌ’かその中間レベルとなる‘Ｍ’を採り得る複数本のバスＤＢ［０］〜ＤＢ［ｎ−１］と、データＤ［０］〜Ｄ［ｍ−１］を符号化し、これに基づいて複数本のバスのそれぞれを論理レベル‘Ｈ’、‘Ｌ’、‘Ｍ’のいずれかに駆動する送信回路ＴＸと、複数本のバスを互いにショートするバスイコライズ回路ＢＥＱを設ける。送信回路ＴＸは、データの符号化を行う際に、論理レベル‘Ｈ’に駆動するバスの本数（ｋ本）と論理レベル‘Ｌ’に駆動するバスの本数（ｋ本）が同数となるような組み合わせを用いる。バスイコライズ回路ＢＥＱは、データが送信された後にショート動作を行うことで、各バスを論理レベル‘Ｍ’にプリチャージする。 （もっと読む）

【課題】ＤＲＡＭ回路のセンスアンプ領域の面積を削減する構成が求められている。
【解決手段】本発明は、メモリセルが接続されるビット線を駆動するセンスアンプと、前記センスアンプに対して電源を供給するドライバトランジスタとを有する半導体記憶装置であって、前記センスアンプは、列状に配置されて、第１導電型のトランジスタが配列する第１のセンスアンプ列と第２導電型のトランジスタが配列する第２のセンスアンプ列を構成し、前記ドライバトランジスタは、前記第１のセンスアンプ列と前記第２のセンスアンプ列の間において、前記第１のセンスアンプ列に対応する第１導電型の第１のドライバトランジスタと、前記第２のセンスアンプ列に対応する第２導電型の第２のドライバトランジスタを含む少なくとも一列のトランジスタ列を構成する半導体記憶装置である。 （もっと読む）

【課題】半導体基板上の凹部が逆テーパ形状やオーバーハング形状を有する場合においても、埋め込み性や膜質の劣化を抑制しつつ、埋め込み絶縁膜の応力を低減することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上にトレンチ５を形成し、熱ＣＶＤ法を用いることで、トレンチ５内の一部を埋め込む埋め込み絶縁膜６を半導体基板１上に成膜し、埋め込み絶縁膜６の成膜時よりも高い温度にて埋め込み絶縁膜６を熱処理した後、熱ＣＶＤ法を用いることで、トレンチ５内の一部を埋め込む埋め込み絶縁膜７を埋め込み絶縁膜６上に成膜し、埋め込み絶縁膜７の成膜時よりも高い温度にて埋め込み絶縁膜７を熱処理した後、熱ＣＶＤ法を用いることで、トレンチ５内を完全に埋め込む埋め込み絶縁膜を埋め込み絶縁膜７上に成膜し、埋め込み絶縁膜の成膜時よりも高い温度にて埋め込み絶縁膜を熱処理する。 （もっと読む）