【課題】複数のコアチップから出力されるリードデータをインターフェースチップにおいて正しく取り込む。
【解決手段】コアチップＣＣ０〜ＣＣ７は、パラレルデータの出力に同期したタイミング信号ＤＲＡＯＩＦをインターフェースチップＩＦに出力するタイミング制御回路１００を含み、インターフェースチップＩＦは、タイミング信号ＤＲＡＯＩＦに同期してパラレルデータを取り込むデータ入力回路２５ｉを含む。これにより、パラレルデータの出力タイミングと、パラレルデータの取り込みタイミングがいずれもコアチップによって生成されるタイミング信号に同期することから、各コアチップとインターフェースチップとの間に動作速度差がある場合であっても、インターフェースチップ側においてパラレルデータを正しく取り込むことが可能となる。 （もっと読む）

【課題】 高電圧の生成効率を向上し、消費電力を削減する。
【解決手段】 昇圧回路は、第１ノードおよび第２ノードの間に第３ノードを介して直列に接続された第１および第２キャパシタと、第４ノードおよび第５ノードの間に第６ノードを介して直列に接続された第３および第４キャパシタと、第４ノードが第１レベルに設定されているときに、第３ノードを電源線に接続する第１スイッチと、第１ノードが第１レベルに設定されているときに、第６ノードを電源線に接続する第２スイッチと、第６ノードの電荷を第２ノードに転送する第３スイッチと、第３ノードの電荷を第５ノードに転送する第４スイッチと、第２ノードを電圧線に接続する第５スイッチと、第５ノードを電圧線に接続する第６スイッチとを有する。 （もっと読む）

【課題】センスアンプ接地電位の変動で発生するノイズによる誤動作を防いだ半導体装置を提供する。
【解決手段】センスアンプに接地電位を供給するための電極パッドであるセンスアンプ接地電位用パッドと、センスアンプ接地電位用パッドに接続された第１の導電線と、パッド列に含まれる複数の電極パッドのうち、センスアンプ接地電位用パッドとの距離が最も近い電極パッドに接続された第２の導電線と、を有し、第２の導電線がパッド列を基準にして第１の導電線とは反対側に延びている構成である。 （もっと読む）

【課題】外部から印加される電源電圧の仕様に対応した、半導体装置の製造方法を提供する。
【解決手段】チャネルイオン注入工程、ゲート酸化膜形成工程、および、ゲート電極パターニング工程の少なくとも１つの工程を、外部から第１の電源電圧が供給されて動作する第１の半導体装置を製造する場合には第１の電源電圧で動作する素子を形成する工程で行い、外部から第２の電源電圧が供給されて動作する第２の半導体装置を製造する場合には第２の電源電圧で動作する素子を形成する工程で行い、また、第１の半導体装置の製造の場合と第２の半導体装置の製造の場合とで少なくとも拡散領域形成工程を共通に行うものである。 （もっと読む）

【課題】２列パッド配置の半導体記憶装置におけるレイアウトを最適化することにより、電源電圧を安定化する。
【解決手段】メモリセルアレイ領域２０１，２０２と、これらの間に配置された周辺回路領域３０１と、メモリセルアレイ領域２０１と周辺回路領域との間に配置されたパッド列１０１と、メモリセルアレイ領域２０２と周辺回路領域との間に配置されたパッド列１０２と、を備える。メモリセルアレイ領域２０１とパッド列１０１との間及びメモリセルアレイ領域２０２とパッド列１０２との間に、周辺回路が実質的に配置されていない。これにより、上層の低抵抗配線を用いてメモリセルアレイ領域と所定のパッドとを短距離で接続できるため、メモリセルアレイ領域に電源電位を安定的に供給することが可能となる。 （もっと読む）

【課題】２回のリソグラフィ工程によるＳＡＤＰ法（Self Align Double Patterning）を用いて、第１配線パターン形成領域には解像限界未満のパターンを含む第１配線パターンを形成し、第２配線パターン形成領域には解像限界以上の通常パターンからなる第２配線パターンを簡便に形成する方法を提供する。
【解決手段】解像限界未満の寸法を有する複数の配線を含む第１配線パターンを、第１リソグラフィ工程と第１リソグラフィ工程の後に実施される第２リソグラフィ工程を用いて形成し、第１のリソグラフィ工程で形成されたパターンに対してのみサイドウォールの形成および除去処理を行い、その後、解像限界以上のパターンを生成する第２リソグラフィ工程を実施する。第２のリソグラフィ工程で形成される解像限界以上の通常パターンに対しては、単純なリソグラフィ工程とすることが可能となる。 （もっと読む）

【課題】アンチヒューズ素子セットＡＦＳＥＴに含まれるデコーダ回路の数を抑制する。
【解決手段】アンチヒューズ素子セットＡＦＳＥＴのビット記憶回路ＢＭは、プログラム電圧が印加されたときに絶縁状態から導通状態へ変化する２つのアンチヒューズ素子ＡＦを含む。この２つのアンチヒューズ素子ＡＦの論理状態により、１ビット分のデータを表現する。２つのアンチヒューズ素子ＡＦは、１つのデコーダ回路１６０により一元的に制御される。データ記録に際しては、デコーダ回路１６０は２つのアンチヒューズ素子ＡＦを同時にプログラム電圧ライン１６ａ、１６ｂと接続することにより、２つのアンチヒューズ素子ＡＦを同時に絶縁破壊する。 （もっと読む）

【課題】チップサイズを大きくすることなく、チップ外周のガードリングの、外部応力に対する耐性を強化する。
【解決手段】この半導体装置は、半導体基板と、半導体基板上に形成された集積回路部と、半導体基板上の集積回路部の周辺に存在する絶縁層中に形成された、集積回路部を包囲するガードリング４と、を有する。ガードリング４は、半導体基板に対して垂直な方向に関して重なる位置に配された少なくとも２層の配線層Ｍ１，Ｍ２，Ｍ３と、これらの配線層間を接続するビア９ａ，９ｂと、で構成される。ビア９ａ，９ｂの形状が、ガードリング４の近傍に位置する一のダイシングライン３から垂直に集積回路部側へ向かう外部応力１０を分散させる形状となっている。 （もっと読む）

【課題】複数の被制御チップを積層して構成される積層半導体装置では、制御チップが積層半導体層の外部に設けられており、被制御チップと制御チップとの間のデータ転送による遅延等が問題となっている。
【解決手段】制御チップと共に複数の被制御チップを積層し、制御チップは、それぞれの被制御チップに異なるＩ／Ｏセットをアサインし、複数のＩ／Ｏセットを同一のアクセスサイクルで処理するシステムインパッケージにおいて、制御チップに近い下位の被制御チップのＩ／Ｏ貫通電極に関連する貫通配線は、使用されることのない上位の被制御チップまで延伸されることによって、すべての被制御チップで使用するそれぞれの貫通配線を等長配線とする半導体装置が得られる。 （もっと読む）

【課題】 メモリデバイスとロジック回路間の待ち時間を最小化するとともに組み立てに有利なデバイスを提供すること。
【解決手段】 パッケージ半導体デバイスが開示される。本デバイスは、対向配置された第１の面と第２の面間の複数層と、少なくとも１つの集積回路メモリデバイスを入れ子式に組み込むための第１の面に開口を有するキャビティとを有する基板を含む。ロジック回路は第２の面上に配置され、積層された集積回路メモリデバイスに電気的に接続するための接点を含む。ロジック回路は、基板の複数層内に形成された、導電性トレースとビアとを含む第１の電気経路を介して、第１の面上に形成された電気接点に接続される。 （もっと読む）

【課題】メタル配線層や絶縁層を剥離した場合においても、半導体基板上におけるメモリセル等の物理的な位置を容易に確認できる、位置識別マークを提供する。
【解決手段】本発明の位置識別マークは、拡散層で形成される直線状の基板電位供給用パターン１１の側面部（辺側）に、凹凸形状を設けて形成される。そして、基板電位供給用パターン１１の一方の側（図１で上側）に、Ｙ（ｃｏｌｕｍｎ）方向の個数（左側から何個目の６４ｋブロックかを示す個数）、もう一方の側（図１で下側）に、Ｘ（Ｒｏｗ）方向の個数（下側から何個目の６４ｋブロックかを示す個数）を示す位置識別マークが形成される。この位置識別マークは、１〜６４の間の数値を示すように形成される。図１に示す例では、１，５，１０の単位で、幅Ｗ・長さＬを変えた凸状のパターンａ，ｂ，ｃ等を配置する。 （もっと読む）

【課題】回路に発生したノイズが接地電位供給配線を介して他の回路に流れるのを防いだ半導体装置を提供する。
【解決手段】第１および第２のパッド列と、第１のパッド列の近くに設けられた第１の配線に接続された第１の接地電位供給電極と、第２のパッド列の近くに設けられた第２の配線に接続された第２の接地電位供給電極とを有し、第１のパッド列は、チップ内の第１の回路に接続され、第１のボンディングワイヤを介して第１の配線と接続された第１のパッドと、チップ内の第２の回路に接続され、第２のパッド列をまたぐ第２のボンディングワイヤを介して第２の配線と接続された第２のパッドとを含む構成である。 （もっと読む）

【課題】高いデータ転送レートを実現可能なLoad Reduced型のメモリモジュールを提供する。
【解決手段】モジュール基板１１０に搭載されたメモリチップ２００、データレジスタバッファ３００及びコマンド／アドレスレジスタバッファ４００を備える。データレジスタバッファ３００は、メモリチップ２００との間でデータ転送を行う。コマンド／アドレスレジスタバッファ４００は、コマンド／アドレス信号をバッファリングするとともに、コントロール信号を生成する。バッファリングされたコマンド／アドレス信号は、メモリチップ２００に供給され、コントロール信号はデータレジスタバッファ３００に供給される。本発明によれば、データレジスタバッファ３００とメモリチップ２００との配線距離が短くなることから、非常に高いデータ転送レートを実現することが可能となる。 （もっと読む）

【課題】高いデータ転送レートを実現可能なLoad Reduced型のメモリモジュールを提供する。
【解決手段】モジュール基板１１０の長辺に沿って設けられた複数のデータコネクタ１２０と、モジュール基板１１０に搭載されたメモリチップ２００及びデータレジスタバッファ３００と、データコネクタ１２０とデータレジスタバッファ３００とを接続するデータ配線Ｌ０と、データレジスタバッファ３００とメモリチップ２００とを接続するデータ配線Ｌ１，Ｌ２とを備える。各データレジスタバッファ３００と、これに対応するデータコネクタ１２０及びメモリチップ２００は、モジュール基板１１０の短辺方向に並べて配置されている。本発明によれば、データ配線の配線距離が非常に短くなることから、非常に高いデータ転送レートを実現することが可能となる。 （もっと読む）

【課題】少数の離散的な電荷によって生じるトランジスタ特性のばらつきを考慮した半導体集積回路の設計方法を提供する。
【解決手段】単一の電荷が付加されることにより生じるトランジスタ特性の変位ｘの確率密度関数Ｐ１（ｘ）を決定する工程と、Ｐ１（ｘ）と、付加される電荷の個数ｎの出現確率と、を元に回路設計上想定すべき設計余裕Ｍを決定する工程と、を備える。単一の電荷が特性に影響を与えるほど微細なトランジスタを有する半導体集積回路においても、正確にばらつきが計算できる。 （もっと読む）

【課題】プリチャージ回路の高速化に限界があった。
【解決手段】本発明は、半導体記憶回路と、前記半導体記憶回路の周辺回路とを有する半導体集積装置であって、前記周辺回路は、ゲート酸化膜の耐圧が第１の電圧である第１のトランジスタを有し、前記半導体記憶回路は、いずれか一方に、メモリセルのゲートトランジスタが接続されるビット線対と、前記第１のトランジスタと実質的に同じ耐圧のトランジスタで構成され、活性化信号に応じて前記ビット線対を所定の電圧にプリチャージするプリチャージ回路と、を有し、前記プリチャージ回路の活性化信号に前記第１の電圧よりも高い第２の電圧が用いられる半導体集積装置である。 （もっと読む）

【課題】集積回路内では、それぞれの回路の事情により最適なゲート長とゲート酸化膜厚としきい値電圧があることになる。これらの回路を同一基板上に集積する半導体集積回路では、それぞれの回路の最適な値にするために製造工程が複雑化し、結果として歩留まりの低下、製造日数の増加に伴い製造コストの上昇をもたらす。
【解決手段】論理回路には高低２種類のしきい値のトランジスタを用い、メモリセルには高しきい値電圧と同じしきい値電圧のトランジスタにより構成し、入出力回路は上記の高しきい値電圧と同じチャネルの不純物濃度でゲート酸化膜厚を厚くしたトランジスタを用いて構成する。 （もっと読む）

【課題】テスト時に、ヒューズの状態を検出するのに基準となる臨界電圧を調整できるヒューズ回路を提供すること。
【解決手段】ヒューズイネーブル信号に応じて、ヒューズを備える電流経路を介して出力端を駆動するヒューズ部と、テストモード信号に応じて調整される臨界電圧を基準として、前記出力端の電圧レベルを検出してヒューズ状態信号を生成する電圧検出部とを備える。 （もっと読む）

集積回路及び形成方法は、少なくとも１つの直線的に延在する導電配線の斜端に形成されたコンタクト領域を提供する。実施形態では、コンタクトランディングパッドを有する導電配線は、マスク材料に配線をパターン化することと、材料配線の延在方向に対して角度を形成するために少なくとも１つの材料配線を切断することと、マスク材料の斜端面から拡張部を形成することと、前記材料配線及び拡張部をマスクとして用いてエッチングすることによって基本的な半導体をパターン化することとによって形成される。他の実施形態では、少なくとも１つの導電配線は、斜端面を作るように導電配線の延在方向に対して角度を付けて切断されるとともに、電気的コンタクトランディングパッドは、斜端面にコンタクトして形成される。 （もっと読む）

【課題】データ保持電力供給電圧の変動を低減するメモリアーキテクチャを提供する。
【解決手段】集積回路構造は、アクティブ電力供給線とデータ保持電力供給線とを含む。メモリマクロが、アクティブ電力供給線およびデータ保持電力供給線に接続される。メモリマクロは、メモリセルアレイとスイッチとを含む。スイッチは、メモリセルアレイをアクティブ電力供給線に接続することと、メモリセルアレイをデータ保持電力供給線に接続することとの間で、接続を切り換えるように構成される。データ保持電力供給線は、メモリマクロの外部に存在する。 （もっと読む）