半導体装置の製造方法
【課題】外部から印加される電源電圧の仕様に対応した、半導体装置の製造方法を提供する。
【解決手段】チャネルイオン注入工程、ゲート酸化膜形成工程、および、ゲート電極パターニング工程の少なくとも１つの工程を、外部から第１の電源電圧が供給されて動作する第１の半導体装置を製造する場合には第１の電源電圧で動作する素子を形成する工程で行い、外部から第２の電源電圧が供給されて動作する第２の半導体装置を製造する場合には第２の電源電圧で動作する素子を形成する工程で行い、また、第１の半導体装置の製造の場合と第２の半導体装置の製造の場合とで少なくとも拡散領域形成工程を共通に行うものである。
【解決手段】チャネルイオン注入工程、ゲート酸化膜形成工程、および、ゲート電極パターニング工程の少なくとも１つの工程を、外部から第１の電源電圧が供給されて動作する第１の半導体装置を製造する場合には第１の電源電圧で動作する素子を形成する工程で行い、外部から第２の電源電圧が供給されて動作する第２の半導体装置を製造する場合には第２の電源電圧で動作する素子を形成する工程で行い、また、第１の半導体装置の製造の場合と第２の半導体装置の製造の場合とで少なくとも拡散領域形成工程を共通に行うものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特に、電源電圧仕様に対応した半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体プロセス等の進展により、より低電圧で動作可能な半導体装置が開発されており、その結果、様々な電源電圧で動作する半導体装置が存在するようになってきた。これに伴って、個々の半導体装置は複数の電源電圧で動作する他の半導体装置と接続されることを想定して製造されることが、必要とされている。このように、複数の電源電圧で動作する他の半導体装置と接続されることを想定した半導体装置は、例えば、特開２００３−２１８６７４号公報（以下、特許文献１と称する）に記載されている。
【０００３】
ところで、複数の電源電圧で動作する半導体装置と接続されることを想定した半導体装置の製造では、複数の電源電圧のそれぞれに応じた電源電圧で動作する出力回路を有する半導体装置を製造する必要がある。このような半導体装置の製造方法としては、例えば、異なる電源電圧で動作する出力回路を備える半導体装置をそれぞれ個別に設計し、さらに、それぞれ個別の工程で製造する方法がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２１８６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、出力回路の電源電圧だけが異なる、具体的には、出力回路を構成するトランジスタの特性だけが異なる、複数の半導体装置をそれぞれ個別に設計して製造した場合、半導体装置の開発コストや製造コストが増加してしまうという問題がある。
【０００６】
また、他の方法として、複数の電源電圧のそれぞれに応じた電源電圧で動作する複数の出力回路を１つの半導体装置内に形成し、要求される複数の電源電圧に応じて配線工程で切り替えるワイヤオプションという方法もある。しかし、この方法では、不要となる出力回路を１つの半導体装置内に形成しておく必要があるため、半導体装置の面積が大きくなるという問題がある。特に、出力回路のトランジスタは、外部配線やその先に接続された外部装置を駆動するために大きな電流駆動能力が必要なため、そのサイズが大きく、半導体装置の面積をより大きくしてしまう。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、チャネルイオン注入工程、ゲート酸化膜形成工程、および、ゲート電極パターニング工程の少なくとも１つの工程を、外部から第１の電源電圧が供給されて動作する第１の半導体装置を製造する場合には第１の電源電圧で動作する素子を形成する工程で行い、外部から第２の電源電圧が供給されて動作する第２の半導体装置を製造する場合には第２の電源電圧で動作する素子を形成する工程で行い、また、第１の半導体装置の製造の場合と第２の半導体装置の製造の場合とで少なくとも拡散領域形成工程を共通に行うものである。
【０００８】
第１および第２の半導体装置のそれぞれを製造する際、少なくとも拡散領域形成工程を共通にし、上記３つの工程のうち少なくとも１つの工程を、外部から供給される電源電圧で動作する素子を形成する工程で行えばよいので、製造プロセスが複雑にならなくて済み、また、異なる電源電圧で動作する複数の回路を１つの半導体装置に作り込む必要がなくなる。
【発明の効果】
【０００９】
本発明によれば、開発コストや製造コストの増加を抑制するとともに、半導体装置の面積が増大することを抑制できる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態の半導体記憶装置の一構成例を示すブロック図である。
【図２】本実施形態における、半導体記憶装置の製造方法の手順を示すフローチャートである。
【図３】拡散領域形成工程を説明するための、半導体記憶装置の平面図および断面図である。
【図４Ａ】ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置において、チャネルイオン注入工程を説明するための断面図である。
【図４Ｂ】ＶＤＤ＝１．５Ｖ仕様の半導体記憶装置において、チャネルイオン注入工程を説明するための断面図である。
【図５】ゲートトレンチ形成工程を説明するための、半導体記憶装置の平面図および断面図である。
【図６Ａ】ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置において、ゲート酸化膜形成工程を説明するための平面図および断面図である。
【図６Ｂ】ＶＤＤ＝１．５Ｖ仕様の半導体記憶装置において、ゲート酸化膜形成工程を説明するための平面図および断面図である。
【図７Ａ】ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置において、ゲート材料積層／イオン注入工程を説明するための平面図および断面図である。
【図７Ｂ】ＶＤＤ＝１．５Ｖ仕様の半導体記憶装置において、ゲート材料積層／イオン注入工程を説明するための平面図および断面図である。
【図８Ａ】ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置において、ゲート電極パターニング工程を説明するための平面図および断面図である。
【図８Ｂ】ＶＤＤ＝１．５Ｖ仕様の半導体記憶装置において、ゲート電極パターニング工程を説明するための平面図および断面図である。
【図９Ａ】ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置において、ソース／ドレイン形成工程を説明するための平面図および断面図である。
【図９Ｂ】ＶＤＤ＝１．５Ｖ仕様の半導体記憶装置において、ソース／ドレイン形成工程を説明するための平面図および断面図である。
【図１０Ａ】ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置において、コンタクト形成工程を説明するための平面図および断面図である。
【図１０Ｂ】ＶＤＤ＝１．５Ｖ仕様の半導体記憶装置において、コンタクト形成工程を説明するための平面図および断面図である。
【図１１Ａ】ＶＤＤ＝１．８Ｖ仕様の電源電圧依存素子における、ゲート電極とコンタクトとの位置関係を示す模式図である。
【図１１Ｂ】ＶＤＤ＝１．５Ｖ仕様の電源電圧依存素子における、ゲート電極とコンタクトとの位置関係を示す模式図である。
【図１１Ｃ】ＶＤＤ＝１．８Ｖ仕様およびＶＤＤ＝１．５Ｖ仕様の両方に共通な素子における、ゲート電極とコンタクトとの位置関係を示す模式図である。
【図１２Ａ】トランジスタのゲート幅が長い場合の平面図である。
【図１２Ｂ】図１２Ａに示したトランジスタの断面図である。
【図１３Ａ】図１２Ａに示したトランジスタよりもゲート幅が短い場合のトランジスタの平面図である。
【図１３Ｂ】図１３Ａに示したトランジスタの断面図である。
【発明を実施するための形態】
【００１１】
本実施形態の半導体装置の構成を説明する。本実施形態では、半導体装置がＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に代表される半導体記憶装置の場合とする。
【００１２】
図１は本実施形態の半導体記憶装置の一構成例を示すブロック図である。図１に示すように、半導体記憶装置１は、メモリセルアレイ１０と、入力回路２０と、内部電源発生回路３０と、リード／ライトコントロール回路４０と、データ入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ８とを有する。
【００１３】
メモリセルアレイ２０には、複数のメモリセル（不図示）が設けられている。メモリセルアレイ２０に設けられた複数のメモリセルは、外部から印加される電源電圧の仕様に依存しない素子である共通素子で形成されている。メモリセルアレイ２０はリード／ライトコントロール回路４０と接続されており、メモリセルアレイ２０の各メモリセルは、リード／ライトコントロール回路４０を介して内部電源発生回路３０から内部電源電圧の供給を受ける。
【００１４】
入力回路２０は、コマンド／アドレス入力回路２１およびクロック入力回路２２を有する。コマンド／アドレス入力回路２１およびクロック入力回路２２のそれぞれは、外部から印加される電源電圧である外部電源電圧（ＶＤＤ）が供給され、外部の接地電位である外部接地電位（ＶＳＳ）が供給される。これらの回路は、外部電源電圧で動作するので、外部電源電圧に対応した素子である電源電圧依存素子が設けられている。
【００１５】
コマンド／アドレス入力回路２１は、リード／ライトコントロール回路４０と接続され、外部から入力されるコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤ）をリード／ライトコントロール回路４０に出力する。クロック入力回路２２は、リード／ライトコントロール回路４０と接続され、外部から入力されるクロック信号（ＣＫ）、クロック信号の逆符号の電位の信号（／ＣＫ）およびクロックイネーブル信号（ＣＫＥ）をリード／ライトコントロール回路４０に出力する。
【００１６】
内部電源発生回路３０は、外部電源電圧が供給され、外部接地電位が供給される。内部電源発生回路３０には、外部電源電圧で動作する電源電圧依存素子が設けられている。内部電源発生回路３０は、並列に設けられた内部電源電圧（ＶＤＤ＿ｉｎ）線３２および内部接地電位（ＶＳＳ＿ｉｎ）線３３を介してリード／ライトコントロール回路４０と接続されている。内部電源発生回路３０は、外部電源電圧を内部電源電圧に変換し、内部電源電圧線３２および内部接地電位線３３を介してリード／ライトコントロール回路４０に内部電源電圧を供給する。
【００１７】
図１に示すように、内部電源電圧線３２および内部接地電位線３３の間には、内部電源電圧用補償容量３１が設けられている。内部電源電圧用補償容量３１は、共通素子で形成されている。
【００１８】
データ入出力回路Ｉ／Ｏ１およびデータ入出力回路Ｉ／Ｏ２のそれぞれは、ＶＤＤＱ１線４２およびＶＳＳＱ１線４３と接続されている。データ入出力回路Ｉ／Ｏ１は、ＶＤＤＱ１線４２を介して外部電源電圧が供給され、ＶＳＳＱ１線４３を介して外部接地電位が供給される。データ入出力回路Ｉ／Ｏ１には、外部電源電圧で動作する電源電圧依存素子が設けられている。データ入出力回路Ｉ／Ｏ１は、外部から受信するデータＤＱ１をリード／ライトコントロール回路４０に送信し、また、リード／ライトコントロール回路４０から受信するデータＤＱ１を外部に出力する。なお、他のデータ入出力回路Ｉ／Ｏ２〜Ｉ／Ｏ８のそれぞれは、データ入出力回路Ｉ／Ｏ１と同様な構成であるため、その詳細な説明を省略する。
【００１９】
リード／ライトコントロール回路４０には、内部電源発生回路３０から供給される内部電源電圧で動作する共通素子が設けられている。リード／ライトコントロール回路４０は、アドレス信号にしたがって、メモリセルアレイ１０の複数のメモリセルのうち１つを選択する。そして、リード／ライトコントロール回路４０は、コマンド信号にしたがって、データ入出力回路から受信したデータをメモリセルに書き込む、または、メモリセルから読み出したデータをデータ入出力回路に送信する。
【００２０】
図１に示すように、データ入出力回路に外部電源電圧を供給するためのＶＤＤＱ線とデータ入出力回路に外部接地電位を供給するためのＶＳＳＱ線との間に、外部電源電圧用補償容量が設けられている。外部電源電圧用補償容量は、電源電圧依存素子で形成されている。図１は、ＶＤＤＱ１線４２１およびＶＳＳＱ１線４３１の間に外部電源電圧用補償容量４１が設けられ、ＶＤＤＱ１線４２４およびＶＳＳＱ１線４３４の間に外部電源電圧用補償容量４１が設けられていることを示している。ＶＤＤＱ線およびＶＳＳＱ線からなる、他の組み合わせについても、図１に示す構成と同様に、外部電源電圧用補償容量４１が設けられており、その構成を図に示すことを省略している。
【００２１】
次に、上述の電源電圧依存素子について説明する。
【００２２】
電源電圧依存素子がＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである場合、電源電圧依存素子は、ゲート酸化膜の膜厚、ゲート電極のゲート長Ｌｇ、ゲート電極のゲート幅Ｗｇ、および、チャネルの不純物濃度のうち、少なくとも１つのパラメータが外部電源電圧の仕様に応じて設定される。電源電圧依存素子がＭＯＳ容量である場合、電源電圧依存素子は、容量酸化膜の膜厚、ゲート電極のパターンの面積、および、拡散層のチャネルの不純物濃度のうち、少なくとも１つのパラメータが外部電源電圧の仕様に応じて設定される。以下では、説明を簡単にするために、特にことわらない限り、電源電圧依存素子がＭＯＳトランジスタ（以下では、単にトランジスタと称する）の場合で説明する。
【００２３】
上述したように、入力回路２０、データ入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ８、内部電源発生回路３０、および外部電源電圧用補償容量４１は、外部電源電圧が直接に印加される。そのため、これらの回路と容量は、上記パラメータのうち少なくとも１つを外部電源電圧の仕様に合わせて設定することで、仕様特性の範囲で安定して動作することが可能となる。
【００２４】
次に、上述の共通素子について説明する。
【００２５】
共通素子がトランジスタである場合、共通素子は、外部電源電圧の仕様によらず、ゲート酸化膜の膜厚、ゲート長Ｌｇ、ゲート幅Ｗｇ、および、チャネルの不純物濃度の各パラメータが共通に設定されている。共通素子がＭＯＳ容量である場合、容量酸化膜の膜厚、ゲート電極のパターンの面積、および、拡散層のチャネルの不純物濃度の各パラメータが共通に設定されている。以下では、説明を簡単にするために、特にことわらない限り、共通素子がトランジスタの場合で説明する。本実施形態の共通素子は、ゲート酸化膜の膜厚が厚い素子とゲート酸化膜の膜厚が薄い素子の２種類がある。
【００２６】
上述したように、メモリセルアレイ１０、リード／ライトコントロール回路４０、および内部電源電圧用補償容量３１は、外部電源電圧が直接に印加されないので、外部電源電圧に依存しない共通素子が用いられる。メモリセルアレイ１０、およびリード／ライトコントロール回路４０には、ゲート酸化膜の膜厚が薄い共通素子が用いられる。一方、内部電源電圧用補償容量３１には、内部電源発生回路３０が生成する内部電源電圧に応じて、ゲート酸化膜の膜厚が厚い共通素子、または、ゲート酸化膜の膜厚が薄い共通素子が用いられる。
【００２７】
次に、外部電源電圧の仕様に合わせた、半導体記憶装置の製造方法を説明する。本実施形態では、２種類の外部電源電圧（ＶＤＤ）の場合で説明する。２種類の外部電源電圧を、ＶＤＤ＝１．８ＶとＶＤＤ＝１．５Ｖとする。
【００２８】
図２は、本実施形態における、半導体記憶装置の製造方法の手順を示すフローチャートである。図２では、電源電圧依存素子および共通素子の形成に関連する主要な工程を示し、これらの素子を形成した後の工程の説明を省略している。
【００２９】
図２に示すように、拡散領域形成工程、ゲートトレンチ形成工程、ゲート材料積層／イオン注入工程、ソース／ドレイン形成工程、およびコンタクト形成工程は、外部電源電圧の仕様によらず、共通の処理が行われる。チャネルイオン注入工程、ゲート酸化膜形成工程、および、ゲート電極パターニング工程のそれぞれには、外部電源電圧の仕様に応じた処理が予め準備されている。
【００３０】
ＶＤＤ＝１．８Ｖ仕様の製造プロセスを基本にして、ＶＤＤ＝１．５Ｖ仕様の半導体記憶装置を作製する場合、チャネルイオン注入工程、ゲート酸化膜形成工程およびゲート電極パターニング工程の３つの工程のうち、少なくとも１つの工程において、ＶＤＤ＝１．５Ｖ仕様の処理を選択すればよい。これら３つの工程のうち、２つ以上の工程で、ＶＤＤ＝１．５Ｖ仕様の処理を選択してもよい。
【００３１】
その反対に、ＶＤＤ＝１．５Ｖ仕様の製造プロセスを基本にして、ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置を作製する場合、外部電源電圧の仕様に応じた処理が設けられた３つの工程のうち、少なくとも１つの工程において、ＶＤＤ＝１．８Ｖ仕様の処理を選択すればよい。これら３つの工程のうち、２つ以上の工程で、ＶＤＤ＝１．８Ｖ仕様の処理を選択してもよい。
【００３２】
なお、本実施形態の半導体記憶装置では、トレンチゲートのＭＯＳ容量を含む構成であるため、図２に示すフローチャートにゲートトレンチ形成工程が含まれているが、トレンチゲートを設けない半導体記憶装置の場合には、ゲートトレンチ形成工程を省略してよい。
【００３３】
次に、図２に示した手順の各工程について詳しく説明する。図３から図１０Ｂは図２に示した手順の各工程における、半導体記憶装置の平面と断面を示す模式図である。
【００３４】
ここでは、チャネルイオン注入工程、ゲート酸化膜形成工程およびゲート電極パターニング工程の３つの工程を全てＶＤＤ＝１．８Ｖ仕様で処理した場合と、これら３つの工程を全てＶＤＤ＝１．５Ｖ仕様で処理した場合の２通りを並行して説明する。それぞれの図に、共通素子と電源電圧依存素子の平面と断面を示す。
【００３５】
共通素子は、外部電源電圧の仕様に関係なく、ゲート酸化膜の膜厚が薄い共通素子１０１と、ゲート酸化膜の膜厚が厚い共通素子１０２の２種類がある。共通素子１０１および共通素子１０２はトランジスタである。ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置では、ゲート酸化膜の膜厚が厚い電源電圧依存素子１０３、１０４が用いられる。電源電圧依存素子１０３はトランジスタであり、電源電圧依存素子１０４はＭＯＳ容量である。ＭＯＳ容量は、図１に示した外部電源電圧用補償容量４１として機能する。
【００３６】
ＶＤＤ＝１．５Ｖ仕様の半導体記憶装置では、ゲート酸化膜の膜厚が薄い電源電圧依存素子１０５、１０６が用いられる。電源電圧依存素子１０５はトランジスタであり、電源電圧依存素子１０６はＭＯＳ容量である。ＭＯＳ容量は、図１に示した外部電源電圧用補償容量４１として機能する。
【００３７】
はじめに、図２に示した拡散領域形成工程について説明する。図３は拡散領域形成工程を説明するための、半導体記憶装置の平面図および断面図である。
【００３８】
図３に示す工程は、トランジスタの形成領域となる拡散領域５０を形成する工程であり、共通素子と電源電圧依存素子の両方に共通である。図３は、拡散領域形成後の半導体記憶装置の平面と断面を示している。ここでは、基板の表面近傍にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を形成することで、ＳＴＩに囲まれた拡散領域５０が形成されている。拡散領域５０は、予め導電性不純物が拡散された基板を区分けした領域であってもよく、基板表面から所定の深さまで導電性不純物を拡散させたウェルを区分けした領域であってもよい。拡散領域５０は、素子形成領域に相当する。なお、拡散領域形成工程はＳＴＩ形成工程とも呼ばれている。
【００３９】
続いて、図２に示したチャネルイオン注入工程について説明する。図４Ａおよび図４Ｂはチャネルイオン注入工程を説明するための、半導体記憶装置の断面図である。なお、この工程においては、パターニング処理が行われず、半導体記憶装置の平面形状は図３に示す平面と同様であるため、平面図を省略している。
【００４０】
図４ＡはＶＤＤ＝１．８Ｖ仕様の半導体記憶装置のチャネルイオン注入工程を示し、図４ＢはＶＤＤ＝１．５Ｖ仕様の半導体記憶装置のチャネルイオン注入工程を示す。図４Ａおよび図４Ｂの実線の矢印と破線の矢印は、チャネルの不純物の注入量が異なることを示している。ゲート酸化膜が厚い素子の形成領域に注入する不純物の量とゲート酸化膜が薄い素子の形成領域に注入する不純物の量が異なっている。
【００４１】
ここで、トランジスタのゲート酸化膜の膜厚および閾値電圧とチャネル濃度との関係について簡単に説明する。
【００４２】
ゲート酸化膜の膜厚が厚いトランジスタとゲート酸化膜の膜厚が薄いトランジスタに同じ注入量でチャネルイオン注入を行う。この場合、拡散層表面近傍のチャネル濃度は同等になるが、閾値電圧は、ゲート酸化膜の膜厚が厚いトランジスタの方がゲート酸化膜の膜厚が薄いトランジスタよりも大きくなる。これら２種類のトランジスタの閾値電圧を同等にするには、チャネルの不純物の注入量を、ゲート酸化膜の膜厚が薄いトランジスタよりもゲート酸化膜の膜厚が厚いトランジスタの方を多くすればよい。
【００４３】
図４Ａと図４Ｂは、外部電源電圧の大きさによらず、ゲート酸化膜の膜厚が厚いトランジスタとゲート酸化膜の膜厚が薄いトランジスタとが同等の閾値電圧になるように、ゲート酸化膜の膜厚によって不純物の注入量を変えていることを示している。
【００４４】
本実施形態のように、素子形成領域毎にチャネル濃度が異なるようにしたい場合、不純物を注入しない領域を覆うレジストマスクを使って、イオン注入を複数回行う。例えば、図４Ａにおいて、共通素子１０２、電源電圧依存素子１０３、１０４のチャネル濃度を共通素子１０１よりも高くする場合を説明する。共通素子１０１に注入したい量の不純物をこれら全ての素子形成領域に注入する。続いて、少なくとも共通素子１０１の素子形成領域をレジストマスクで覆って、共通素子１０２、電源電圧依存素子１０３、１０４の素子形成領域に残りの注入量の不純物注入を行う。
【００４５】
このようにして、トランジスタのゲート酸化膜の膜厚、閾値電圧およびチャネル濃度の関係を予め求め、トランジスタ毎に目標の閾値電圧が得られるように不純物の注入量を設定してチャネルイオン注入工程を制御すれば、外部電源電圧の仕様に合わせた閾値電圧の素子を形成することが可能となる。
【００４６】
図５はゲートトレンチ形成工程を説明するための、半導体記憶装置の平面図および断面図である。ゲートトレンチ形成工程は、ＶＤＤ＝１．８Ｖ仕様とＶＤＤ＝１．５Ｖ仕様で共通であるため、それぞれの仕様に対応した図を示すことを省略している。
【００４７】
電源電圧依存素子１０４、１０６の形成領域の表面にトレンチを形成する処理は、ＶＤＤ＝１．８Ｖ仕様とＶＤＤ＝１．５Ｖ仕様の両方に共通である。図５に示すように、電源電圧依存素子１０４、１０６の形成領域の表面を選択的にエッチングしてトレンチ５５を形成する。
【００４８】
次に、ゲート酸化膜形成工程について説明する。
【００４９】
図６Ａおよび図６Ｂはゲート酸化膜形成工程を説明するための、半導体記憶装置の平面図および断面図である。図６ＡはＶＤＤ＝１．８Ｖ仕様の半導体記憶装置のゲート酸化膜形成工程を示し、図６ＢはＶＤＤ＝１．５Ｖ仕様の半導体記憶装置のゲート酸化膜形成工程を示す。
【００５０】
薄膜および厚膜のゲート酸化膜を、次のようにして、２段階の酸化処理で形成する。以下では、膜厚の薄いゲート酸化膜を形成する領域を薄膜形成領域と称し、膜厚の厚いゲート酸化膜を形成する領域を厚膜形成領域と称する。はじめに、第１段階の熱酸化処理を行って、薄膜形成領域と厚膜形成領域の両方の表面に薄膜の酸化膜を形成する。続いて、薄膜形成領域を酸化防止マスクで覆った後、第２段階の熱酸化処理を行って厚膜形成領域の表面に形成された酸化膜の膜厚を厚くする。その後、酸化防止マスクを除去する。酸化防止マスクは、例えば、Ｓｉ3Ｎ4膜である。
【００５１】
ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置とＶＤＤ＝１．５Ｖ仕様の半導体記憶装置とでは、第２段階の熱酸化処理を行う前に、酸化防止マスクで覆う領域が異なっている。図６ＡのＶＤＤ＝１．８Ｖ仕様の場合には、第１の熱酸化処理の後、共通素子１０１の形成領域を酸化防止マスクで覆って第２の熱酸化処理を行っている。図６ＢのＶＤＤ＝１．５Ｖ仕様の場合には、第１の熱酸化処理の後、共通素子１０１、電源電圧依存素子１０５、１０６の形成領域を酸化防止マスクで覆って第２の熱酸化処理を行っている。
【００５２】
外部からゲート電極に印加される電圧が大きいほど、ゲート電極および拡散領域間の絶縁性耐圧のためにもゲート酸化膜の膜厚は厚い方が望ましい。また、チャネル濃度が同じであれば、ゲート酸化膜の膜厚が厚いほど、閾値電圧は大きくなる。さらに、ゲート酸化膜の膜厚が異なると、トランジスタのＩ（電流）−Ｖ（電圧）特性も異なる。トランジスタ毎に目標のＩ−Ｖ特性および閾値電圧が得られるようにゲート酸化膜形成工程を制御すれば、外部電源電圧の仕様に合わせた電気特性の素子を形成することが可能となる。
【００５３】
図７Ａおよび図７Ｂは、ゲート材料積層／イオン注入工程を説明するための、半導体記憶装置の平面図および断面図である。図７ＡはＶＤＤ＝１．８Ｖ仕様の半導体記憶装置のゲート材料積層／イオン注入工程を示し、図７ＢはＶＤＤ＝１．５Ｖ仕様の半導体記憶装置のゲート材料積層／イオン注入工程を示す。
【００５４】
各素子のゲート電極の元になる導電性膜を形成する処理は、ＶＤＤ＝１．８Ｖ仕様とＶＤＤ＝１．５Ｖ仕様の両方に共通である。図７Ａおよび図７Ｂに示すように、ゲート材料６１を所定の膜厚でゲート酸化膜上に形成する。ゲート材料６１は、例えば、ポリシリコン膜である。ポリシリコン膜の形成方法として、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法がある。ゲート材料６１をゲート酸化膜上に形成した後、イオン注入処理により導電性不純物をゲート材料６１に導入する。図に示す矢印は不純物イオンの注入を表している。その後の熱処理で、導電性不純物はゲート材料６１に拡散する。
【００５５】
続いて、ゲート電極パターニング工程について説明する。
【００５６】
図８Ａおよび図８Ｂはゲート電極パターニング工程を説明するための、半導体記憶装置の平面図および断面図である。図８ＡはＶＤＤ＝１．８Ｖ仕様の半導体記憶装置のゲート電極パターニング工程を示し、図８ＢはＶＤＤ＝１．５Ｖ仕様の半導体記憶装置のゲート電極パターニング工程を示す。
【００５７】
図７Ａおよび図７Ｂに示したゲート材料６１の上にレジストを塗布し、続いて、フォトマスクのパターンをレジストに転写してレジストマスクを形成する。そして、レジストマスクの上からゲート材料６１に対してエッチングを行うことで、図８Ａおよび図８Ｂに示すゲート電極７１を形成する。
【００５８】
この工程では、ゲート電極パターンが描画されたフォトマスクを予め複数種用意し、複数種のフォトマスクから、外部電源電圧の仕様に合わせてフォトマスクを選択する。その後の処理は、上述したように、外部電源電圧の仕様によらず、共通である。以下に、フォトマスクに描画されたゲート電極のパターンとトランジスタの電気特性の関係について説明する。
【００５９】
ゲート電極のゲート長Ｌｇとゲート幅Ｗｇを、図８Ａに示す電源電圧依存素子１０３を例にして説明する。ゲート長Ｌｇは、トランジスタがオンしたときにソース電極およびドレイン電極間にチャネル電流が流れる方向のゲート電極パターンの長さである。ゲート長Ｗｇは、ゲート酸化膜を介して拡散領域を覆うパターンのうち、ゲート長Ｌｇと垂直方向の長さである。
【００６０】
ゲート長Ｌｇが短いほど、また、ゲート幅Ｗｇが長いほど、トランジスタの閾値電圧は低くなる。また、ゲート長Ｌｇおよびゲート幅Ｗｇの少なくとも一方が異なると、トランジスタのＩ−Ｖ特性が異なる。
【００６１】
本実施形態では、ＶＤＤ＝１．８Ｖ仕様の場合には、図８Ａに示すように、各素子のゲート幅Ｗｇの長さを共通にし、共通素子１０１のゲート長Ｌｇを共通素子１０２、電源電圧依存素子１０３、１０４よりも短くしている。ＶＤＤ＝１．５Ｖ仕様の場合、図８Ｂに示すように、ＶＤＤ＝１．８Ｖ仕様と同様に各素子のゲート幅Ｗｇの長さを共通にしているが、共通素子１０２および電源電圧依存素子１０６のゲート長Ｌｇを共通素子１０１および電源電圧素子１０５よりも長くしている。ＶＤＤ＝１．８Ｖ仕様の電源電圧依存素子１０３とＶＤＤ＝１．５Ｖ仕様の電源電圧依存素子１０５とで、ゲート電極のゲート長Ｌｇが異なるようにしている。
【００６２】
なお、ＭＯＳ容量である電源電圧依存素子１０４、１０６は、ＶＤＤ＝１．８Ｖ仕様とＶＤＤ＝１．５Ｖ仕様とでゲート長Ｌｇを変更してもよいが、設定したゲート長Ｌｇが長いので、本実施形態のように、外部電源電圧の仕様に合わせてゲート長Ｌｇを変更することを実施しなくてもよい。
【００６３】
図９Ａおよび図９Ｂはソース／ドレイン形成工程を説明するための、半導体記憶装置の平面図および断面図である。図９ＡはＶＤＤ＝１．８Ｖ仕様の半導体記憶装置のソース／ドレイン形成工程を示し、図９ＢはＶＤＤ＝１．５Ｖ仕様の半導体記憶装置のソース／ドレイン形成工程を示す。
【００６４】
トランジスタのソース電極とドレイン電極を形成する処理は、ＶＤＤ＝１．８Ｖ仕様とＶＤＤ＝１．５Ｖ仕様の両方に共通である。図８Ａおよび図８Ｂに示したゲート電極パターニング工程の後、ゲート電極７１をマスクにして拡散領域に、導電性不純物のイオン注入を行う。その後の熱処理で、導電性不純物は拡散層表面から深い方に拡散し、図９Ａおよび図９Ｂに示すように、ソース電極７５およびドレイン電極７６が形成される。
【００６５】
図１０Ａおよび図１０Ｂはコンタクト形成工程を説明するための、半導体記憶装置の平面図および断面図である。図１０ＡはＶＤＤ＝１．８Ｖ仕様の半導体記憶装置のコンタクト形成工程を示し、図１０ＢはＶＤＤ＝１．５Ｖ仕様の半導体記憶装置のコンタクト形成工程を示す。
【００６６】
ソース電極およびドレイン電極のそれぞれにコンタクトを形成する工程は、ＶＤＤ＝１．８Ｖ仕様とＶＤＤ＝１．５Ｖ仕様の両方に共通である。図９Ａおよび図９Ｂに示したソース／ドレイン形成工程の後、基板表面に層間絶縁膜８２を形成する。続いて、層間絶縁膜８２を選択的にエッチングしてコンタクトパターンの開口を形成し、その開口に導電性材料を埋め込んで、図１０Ａおよび図１０Ｂに示すように、コンタクト８１を形成する。その後の工程の詳細な説明を省略する。
【００６７】
図１０Ａおよび図１０Ｂを見ると、共通素子１０２などの、ゲート長Ｌｇの長い素子において、ゲート電極とコンタクトの絶縁性が確保されているのがわかる。以下に、外部電源電圧の仕様に合わせてゲート長Ｌｇを変更しても、ゲート電極とコンタクトの絶縁性を確保する方法を説明する。
【００６８】
図１１Ａから図１１Ｃはゲート電極とコンタクトとの位置関係を示す模式図である。図１１ＡはＶＤＤ＝１．８Ｖ仕様の電源電圧依存素子の平面および断面であり、図１１ＢはＶＤＤ＝１．５Ｖ仕様の電源電圧依存素子の平面および断面であり、図１１Ｃは電源電圧の仕様に依存しない共通素子の平面および断面である。図１１Ａから図１１Ｃでは、素子分離部をフィールド酸化膜で表しているが、ＳＴＩでもよい。
【００６９】
図１１Ａは、平面図に示す線分ＡＡ'の部分の断面を示す。図１１Ｂは、平面図に示す線分ＢＢ'の部分の断面を示す。図１１Ｃは、平面図に示す線分ＣＣ'の部分の断面を示す。
【００７０】
ゲート電極とコンタクトとの間隔について、ＶＤＤ＝１．５Ｖ仕様の電源電圧依存素子と共通素子を比較してみる。図１１Ｂおよび図１１Ｃを見比べると、電源電圧依存素子のゲート電極７１ｂとコンタクト８１との間隔Ｓｂは、共通素子のゲート電極７１ｃとコンタクト８１との間隔Ｓｃよりも広くなっている。これは、電源電圧依存素子では、電源電圧に応じてゲート長Ｌｇが長くなることを考慮して、ゲート長Ｌｇが長くなってもゲート電極とコンタクトが接触しないように、ゲート電極とコンタクトとの間隔を広めにとっているためである。
【００７１】
図１１Ａに示す電源電圧依存素子を見てわかるように、図１１Ａの電源電圧依存素子のゲート長Ｌｇは、図１１Ｂに示す電源電圧依存素子よりも長いが、ゲート電極７１ａとコンタクト８１との間にスペースＳａが確保され、ゲート電極７１ａとコンタクト８１が電気的に絶縁している。
【００７２】
次に、ゲート電極パターニング工程で、ゲート電極のゲート幅Ｗｇを変更する方法の一例を説明する。図１２Ａおよび図１２Ｂは、ゲート幅が長い場合の平面図および断面図である。図１２Ｂは、図１２Ａに示す線分ＡＡ'の部分の断面を示す。図１３Ａおよび図１３Ｂは、ゲート幅が短い場合の平面図および断面図である。図１３Ｂは、図１３Ａに示す線分ＢＢ'の部分の断面を示す。
【００７３】
図１２Ａおよび図１２Ｂに示すトランジスタは、トランジスタ７２とトランジスタ７３とが並列に接続された構成である。ゲート電極７１ｄとゲート電極７１ｅがゲート電極７１ｆで接続されている。図に示していないが、トランジスタ７２とトランジスタ７３のそれぞれのドレイン電極は共通の配線で接続され、これら２つのトランジスタのソース電極は共通の配線で接続されている。図１２Ａに示すトランジスタのゲート幅Ｗｇは、ゲート幅Ｗｇ１とゲート幅Ｗｇ２の和になる。
【００７４】
一方、図１３Ａおよび図１３Ｂでは、トランジスタ７３のゲート電極７１ｅとトランジスタ７２のゲート電極７１ｄは接続されていない。トランジスタ７３を動作させないため、ゲート電極７１ｅには接地電位（ＶＳＳ）または電源電位（ＶＤＤ）が供給される。図１３Ａでは、トランジスタ７２のみが動作するので、トランジスタのゲート幅Ｗｇはゲート幅Ｗｇ１だけとなる。
【００７５】
図１２Ａのトランジスタと図１３Ａのトランジスタを比較すると、図１２Ａに示したトランジスタの方が図１３Ａに示したトランジスタよりも、ゲート幅Ｗｇ２だけゲート幅が広くなることがわかる。よって、ゲート幅以外の条件が同じであれば、印加される電圧がそれぞれの素子で共通であれば、図１２Ａに示したトランジスタの方が図１３Ａに示したトランジスタよりも、ソースドレイン電流が多く流れる。
【００７６】
なお、本実施形態では、トランジスタのゲート幅Ｗｇを変更する方法として、並列に接続可能なトランジスタの数が２つの場合を説明したが、並列に接続可能なトランジスタの数が３つ以上あってもよい。この場合、１つあたりのゲート幅Ｗｇを小さくして、並列に接続可能なトランジスタの数を多くしておけば、並列接続するトランジスタの数の選択肢が増え、ソースドレイン電流の微調整が可能となる。
【００７７】
図８Ａおよび図８Ｂを参照して、ゲート電極のゲート長Ｌｇを変更する方法の一例を説明したが、図１２Ａから図１３Ｂを参照して説明したように、ゲート電極パターニング工程において、ゲート電極のゲート幅Ｗｇを外部電源電圧の仕様に合わせて変更することも可能である。
【００７８】
本実施形態の半導体装置の製造方法では、外部から第１の電源電圧が供給されて動作する第１の半導体装置と第１の電源電圧とは異なる第２の電源電圧が外部から供給されて動作する第２の半導体装置とを製造する場合に、それぞれ異なる電源電圧で動作する半導体装置を始めから個別に製造するのではなく、少なくとも拡散領域形成工程を共通に実施することで、製造プロセスが複雑にならなくて済み、開発コストや製造コストが増加を抑制することができる。
【００７９】
また、チャネルイオン注入工程、ゲート酸化膜形成工程、および、ゲート電極パターニング工程の少なくとも１つの工程を、上記第１の半導体装置を製造する場合には第１の電源電圧で動作する素子を形成する工程で行い、上記第２の半導体装置を製造する場合には第２の電源電圧で動作する素子を形成する工程で行うことで、それぞれ異なる電源電圧で動作する複数の回路を１つの半導体装置に作り込む必要がなくなるため、半導体装置の面積が増大することを抑制できる。
【符号の説明】
【００８０】
１ 半導体記憶装置
１０ メモリセルアレイ
２０ 入力回路
３０ 内部電源発生回路
３１ 内部電源電圧用補償容量
４０ リード／ライトコントロール回路
４１ 外部電源電圧用補償容量
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特に、電源電圧仕様に対応した半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体プロセス等の進展により、より低電圧で動作可能な半導体装置が開発されており、その結果、様々な電源電圧で動作する半導体装置が存在するようになってきた。これに伴って、個々の半導体装置は複数の電源電圧で動作する他の半導体装置と接続されることを想定して製造されることが、必要とされている。このように、複数の電源電圧で動作する他の半導体装置と接続されることを想定した半導体装置は、例えば、特開２００３−２１８６７４号公報（以下、特許文献１と称する）に記載されている。
【０００３】
ところで、複数の電源電圧で動作する半導体装置と接続されることを想定した半導体装置の製造では、複数の電源電圧のそれぞれに応じた電源電圧で動作する出力回路を有する半導体装置を製造する必要がある。このような半導体装置の製造方法としては、例えば、異なる電源電圧で動作する出力回路を備える半導体装置をそれぞれ個別に設計し、さらに、それぞれ個別の工程で製造する方法がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２１８６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、出力回路の電源電圧だけが異なる、具体的には、出力回路を構成するトランジスタの特性だけが異なる、複数の半導体装置をそれぞれ個別に設計して製造した場合、半導体装置の開発コストや製造コストが増加してしまうという問題がある。
【０００６】
また、他の方法として、複数の電源電圧のそれぞれに応じた電源電圧で動作する複数の出力回路を１つの半導体装置内に形成し、要求される複数の電源電圧に応じて配線工程で切り替えるワイヤオプションという方法もある。しかし、この方法では、不要となる出力回路を１つの半導体装置内に形成しておく必要があるため、半導体装置の面積が大きくなるという問題がある。特に、出力回路のトランジスタは、外部配線やその先に接続された外部装置を駆動するために大きな電流駆動能力が必要なため、そのサイズが大きく、半導体装置の面積をより大きくしてしまう。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、チャネルイオン注入工程、ゲート酸化膜形成工程、および、ゲート電極パターニング工程の少なくとも１つの工程を、外部から第１の電源電圧が供給されて動作する第１の半導体装置を製造する場合には第１の電源電圧で動作する素子を形成する工程で行い、外部から第２の電源電圧が供給されて動作する第２の半導体装置を製造する場合には第２の電源電圧で動作する素子を形成する工程で行い、また、第１の半導体装置の製造の場合と第２の半導体装置の製造の場合とで少なくとも拡散領域形成工程を共通に行うものである。
【０００８】
第１および第２の半導体装置のそれぞれを製造する際、少なくとも拡散領域形成工程を共通にし、上記３つの工程のうち少なくとも１つの工程を、外部から供給される電源電圧で動作する素子を形成する工程で行えばよいので、製造プロセスが複雑にならなくて済み、また、異なる電源電圧で動作する複数の回路を１つの半導体装置に作り込む必要がなくなる。
【発明の効果】
【０００９】
本発明によれば、開発コストや製造コストの増加を抑制するとともに、半導体装置の面積が増大することを抑制できる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態の半導体記憶装置の一構成例を示すブロック図である。
【図２】本実施形態における、半導体記憶装置の製造方法の手順を示すフローチャートである。
【図３】拡散領域形成工程を説明するための、半導体記憶装置の平面図および断面図である。
【図４Ａ】ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置において、チャネルイオン注入工程を説明するための断面図である。
【図４Ｂ】ＶＤＤ＝１．５Ｖ仕様の半導体記憶装置において、チャネルイオン注入工程を説明するための断面図である。
【図５】ゲートトレンチ形成工程を説明するための、半導体記憶装置の平面図および断面図である。
【図６Ａ】ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置において、ゲート酸化膜形成工程を説明するための平面図および断面図である。
【図６Ｂ】ＶＤＤ＝１．５Ｖ仕様の半導体記憶装置において、ゲート酸化膜形成工程を説明するための平面図および断面図である。
【図７Ａ】ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置において、ゲート材料積層／イオン注入工程を説明するための平面図および断面図である。
【図７Ｂ】ＶＤＤ＝１．５Ｖ仕様の半導体記憶装置において、ゲート材料積層／イオン注入工程を説明するための平面図および断面図である。
【図８Ａ】ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置において、ゲート電極パターニング工程を説明するための平面図および断面図である。
【図８Ｂ】ＶＤＤ＝１．５Ｖ仕様の半導体記憶装置において、ゲート電極パターニング工程を説明するための平面図および断面図である。
【図９Ａ】ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置において、ソース／ドレイン形成工程を説明するための平面図および断面図である。
【図９Ｂ】ＶＤＤ＝１．５Ｖ仕様の半導体記憶装置において、ソース／ドレイン形成工程を説明するための平面図および断面図である。
【図１０Ａ】ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置において、コンタクト形成工程を説明するための平面図および断面図である。
【図１０Ｂ】ＶＤＤ＝１．５Ｖ仕様の半導体記憶装置において、コンタクト形成工程を説明するための平面図および断面図である。
【図１１Ａ】ＶＤＤ＝１．８Ｖ仕様の電源電圧依存素子における、ゲート電極とコンタクトとの位置関係を示す模式図である。
【図１１Ｂ】ＶＤＤ＝１．５Ｖ仕様の電源電圧依存素子における、ゲート電極とコンタクトとの位置関係を示す模式図である。
【図１１Ｃ】ＶＤＤ＝１．８Ｖ仕様およびＶＤＤ＝１．５Ｖ仕様の両方に共通な素子における、ゲート電極とコンタクトとの位置関係を示す模式図である。
【図１２Ａ】トランジスタのゲート幅が長い場合の平面図である。
【図１２Ｂ】図１２Ａに示したトランジスタの断面図である。
【図１３Ａ】図１２Ａに示したトランジスタよりもゲート幅が短い場合のトランジスタの平面図である。
【図１３Ｂ】図１３Ａに示したトランジスタの断面図である。
【発明を実施するための形態】
【００１１】
本実施形態の半導体装置の構成を説明する。本実施形態では、半導体装置がＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に代表される半導体記憶装置の場合とする。
【００１２】
図１は本実施形態の半導体記憶装置の一構成例を示すブロック図である。図１に示すように、半導体記憶装置１は、メモリセルアレイ１０と、入力回路２０と、内部電源発生回路３０と、リード／ライトコントロール回路４０と、データ入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ８とを有する。
【００１３】
メモリセルアレイ２０には、複数のメモリセル（不図示）が設けられている。メモリセルアレイ２０に設けられた複数のメモリセルは、外部から印加される電源電圧の仕様に依存しない素子である共通素子で形成されている。メモリセルアレイ２０はリード／ライトコントロール回路４０と接続されており、メモリセルアレイ２０の各メモリセルは、リード／ライトコントロール回路４０を介して内部電源発生回路３０から内部電源電圧の供給を受ける。
【００１４】
入力回路２０は、コマンド／アドレス入力回路２１およびクロック入力回路２２を有する。コマンド／アドレス入力回路２１およびクロック入力回路２２のそれぞれは、外部から印加される電源電圧である外部電源電圧（ＶＤＤ）が供給され、外部の接地電位である外部接地電位（ＶＳＳ）が供給される。これらの回路は、外部電源電圧で動作するので、外部電源電圧に対応した素子である電源電圧依存素子が設けられている。
【００１５】
コマンド／アドレス入力回路２１は、リード／ライトコントロール回路４０と接続され、外部から入力されるコマンド信号（ＣＭＤ）とアドレス信号（ＡＤＤ）をリード／ライトコントロール回路４０に出力する。クロック入力回路２２は、リード／ライトコントロール回路４０と接続され、外部から入力されるクロック信号（ＣＫ）、クロック信号の逆符号の電位の信号（／ＣＫ）およびクロックイネーブル信号（ＣＫＥ）をリード／ライトコントロール回路４０に出力する。
【００１６】
内部電源発生回路３０は、外部電源電圧が供給され、外部接地電位が供給される。内部電源発生回路３０には、外部電源電圧で動作する電源電圧依存素子が設けられている。内部電源発生回路３０は、並列に設けられた内部電源電圧（ＶＤＤ＿ｉｎ）線３２および内部接地電位（ＶＳＳ＿ｉｎ）線３３を介してリード／ライトコントロール回路４０と接続されている。内部電源発生回路３０は、外部電源電圧を内部電源電圧に変換し、内部電源電圧線３２および内部接地電位線３３を介してリード／ライトコントロール回路４０に内部電源電圧を供給する。
【００１７】
図１に示すように、内部電源電圧線３２および内部接地電位線３３の間には、内部電源電圧用補償容量３１が設けられている。内部電源電圧用補償容量３１は、共通素子で形成されている。
【００１８】
データ入出力回路Ｉ／Ｏ１およびデータ入出力回路Ｉ／Ｏ２のそれぞれは、ＶＤＤＱ１線４２およびＶＳＳＱ１線４３と接続されている。データ入出力回路Ｉ／Ｏ１は、ＶＤＤＱ１線４２を介して外部電源電圧が供給され、ＶＳＳＱ１線４３を介して外部接地電位が供給される。データ入出力回路Ｉ／Ｏ１には、外部電源電圧で動作する電源電圧依存素子が設けられている。データ入出力回路Ｉ／Ｏ１は、外部から受信するデータＤＱ１をリード／ライトコントロール回路４０に送信し、また、リード／ライトコントロール回路４０から受信するデータＤＱ１を外部に出力する。なお、他のデータ入出力回路Ｉ／Ｏ２〜Ｉ／Ｏ８のそれぞれは、データ入出力回路Ｉ／Ｏ１と同様な構成であるため、その詳細な説明を省略する。
【００１９】
リード／ライトコントロール回路４０には、内部電源発生回路３０から供給される内部電源電圧で動作する共通素子が設けられている。リード／ライトコントロール回路４０は、アドレス信号にしたがって、メモリセルアレイ１０の複数のメモリセルのうち１つを選択する。そして、リード／ライトコントロール回路４０は、コマンド信号にしたがって、データ入出力回路から受信したデータをメモリセルに書き込む、または、メモリセルから読み出したデータをデータ入出力回路に送信する。
【００２０】
図１に示すように、データ入出力回路に外部電源電圧を供給するためのＶＤＤＱ線とデータ入出力回路に外部接地電位を供給するためのＶＳＳＱ線との間に、外部電源電圧用補償容量が設けられている。外部電源電圧用補償容量は、電源電圧依存素子で形成されている。図１は、ＶＤＤＱ１線４２１およびＶＳＳＱ１線４３１の間に外部電源電圧用補償容量４１が設けられ、ＶＤＤＱ１線４２４およびＶＳＳＱ１線４３４の間に外部電源電圧用補償容量４１が設けられていることを示している。ＶＤＤＱ線およびＶＳＳＱ線からなる、他の組み合わせについても、図１に示す構成と同様に、外部電源電圧用補償容量４１が設けられており、その構成を図に示すことを省略している。
【００２１】
次に、上述の電源電圧依存素子について説明する。
【００２２】
電源電圧依存素子がＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである場合、電源電圧依存素子は、ゲート酸化膜の膜厚、ゲート電極のゲート長Ｌｇ、ゲート電極のゲート幅Ｗｇ、および、チャネルの不純物濃度のうち、少なくとも１つのパラメータが外部電源電圧の仕様に応じて設定される。電源電圧依存素子がＭＯＳ容量である場合、電源電圧依存素子は、容量酸化膜の膜厚、ゲート電極のパターンの面積、および、拡散層のチャネルの不純物濃度のうち、少なくとも１つのパラメータが外部電源電圧の仕様に応じて設定される。以下では、説明を簡単にするために、特にことわらない限り、電源電圧依存素子がＭＯＳトランジスタ（以下では、単にトランジスタと称する）の場合で説明する。
【００２３】
上述したように、入力回路２０、データ入出力回路Ｉ／Ｏ１〜Ｉ／Ｏ８、内部電源発生回路３０、および外部電源電圧用補償容量４１は、外部電源電圧が直接に印加される。そのため、これらの回路と容量は、上記パラメータのうち少なくとも１つを外部電源電圧の仕様に合わせて設定することで、仕様特性の範囲で安定して動作することが可能となる。
【００２４】
次に、上述の共通素子について説明する。
【００２５】
共通素子がトランジスタである場合、共通素子は、外部電源電圧の仕様によらず、ゲート酸化膜の膜厚、ゲート長Ｌｇ、ゲート幅Ｗｇ、および、チャネルの不純物濃度の各パラメータが共通に設定されている。共通素子がＭＯＳ容量である場合、容量酸化膜の膜厚、ゲート電極のパターンの面積、および、拡散層のチャネルの不純物濃度の各パラメータが共通に設定されている。以下では、説明を簡単にするために、特にことわらない限り、共通素子がトランジスタの場合で説明する。本実施形態の共通素子は、ゲート酸化膜の膜厚が厚い素子とゲート酸化膜の膜厚が薄い素子の２種類がある。
【００２６】
上述したように、メモリセルアレイ１０、リード／ライトコントロール回路４０、および内部電源電圧用補償容量３１は、外部電源電圧が直接に印加されないので、外部電源電圧に依存しない共通素子が用いられる。メモリセルアレイ１０、およびリード／ライトコントロール回路４０には、ゲート酸化膜の膜厚が薄い共通素子が用いられる。一方、内部電源電圧用補償容量３１には、内部電源発生回路３０が生成する内部電源電圧に応じて、ゲート酸化膜の膜厚が厚い共通素子、または、ゲート酸化膜の膜厚が薄い共通素子が用いられる。
【００２７】
次に、外部電源電圧の仕様に合わせた、半導体記憶装置の製造方法を説明する。本実施形態では、２種類の外部電源電圧（ＶＤＤ）の場合で説明する。２種類の外部電源電圧を、ＶＤＤ＝１．８ＶとＶＤＤ＝１．５Ｖとする。
【００２８】
図２は、本実施形態における、半導体記憶装置の製造方法の手順を示すフローチャートである。図２では、電源電圧依存素子および共通素子の形成に関連する主要な工程を示し、これらの素子を形成した後の工程の説明を省略している。
【００２９】
図２に示すように、拡散領域形成工程、ゲートトレンチ形成工程、ゲート材料積層／イオン注入工程、ソース／ドレイン形成工程、およびコンタクト形成工程は、外部電源電圧の仕様によらず、共通の処理が行われる。チャネルイオン注入工程、ゲート酸化膜形成工程、および、ゲート電極パターニング工程のそれぞれには、外部電源電圧の仕様に応じた処理が予め準備されている。
【００３０】
ＶＤＤ＝１．８Ｖ仕様の製造プロセスを基本にして、ＶＤＤ＝１．５Ｖ仕様の半導体記憶装置を作製する場合、チャネルイオン注入工程、ゲート酸化膜形成工程およびゲート電極パターニング工程の３つの工程のうち、少なくとも１つの工程において、ＶＤＤ＝１．５Ｖ仕様の処理を選択すればよい。これら３つの工程のうち、２つ以上の工程で、ＶＤＤ＝１．５Ｖ仕様の処理を選択してもよい。
【００３１】
その反対に、ＶＤＤ＝１．５Ｖ仕様の製造プロセスを基本にして、ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置を作製する場合、外部電源電圧の仕様に応じた処理が設けられた３つの工程のうち、少なくとも１つの工程において、ＶＤＤ＝１．８Ｖ仕様の処理を選択すればよい。これら３つの工程のうち、２つ以上の工程で、ＶＤＤ＝１．８Ｖ仕様の処理を選択してもよい。
【００３２】
なお、本実施形態の半導体記憶装置では、トレンチゲートのＭＯＳ容量を含む構成であるため、図２に示すフローチャートにゲートトレンチ形成工程が含まれているが、トレンチゲートを設けない半導体記憶装置の場合には、ゲートトレンチ形成工程を省略してよい。
【００３３】
次に、図２に示した手順の各工程について詳しく説明する。図３から図１０Ｂは図２に示した手順の各工程における、半導体記憶装置の平面と断面を示す模式図である。
【００３４】
ここでは、チャネルイオン注入工程、ゲート酸化膜形成工程およびゲート電極パターニング工程の３つの工程を全てＶＤＤ＝１．８Ｖ仕様で処理した場合と、これら３つの工程を全てＶＤＤ＝１．５Ｖ仕様で処理した場合の２通りを並行して説明する。それぞれの図に、共通素子と電源電圧依存素子の平面と断面を示す。
【００３５】
共通素子は、外部電源電圧の仕様に関係なく、ゲート酸化膜の膜厚が薄い共通素子１０１と、ゲート酸化膜の膜厚が厚い共通素子１０２の２種類がある。共通素子１０１および共通素子１０２はトランジスタである。ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置では、ゲート酸化膜の膜厚が厚い電源電圧依存素子１０３、１０４が用いられる。電源電圧依存素子１０３はトランジスタであり、電源電圧依存素子１０４はＭＯＳ容量である。ＭＯＳ容量は、図１に示した外部電源電圧用補償容量４１として機能する。
【００３６】
ＶＤＤ＝１．５Ｖ仕様の半導体記憶装置では、ゲート酸化膜の膜厚が薄い電源電圧依存素子１０５、１０６が用いられる。電源電圧依存素子１０５はトランジスタであり、電源電圧依存素子１０６はＭＯＳ容量である。ＭＯＳ容量は、図１に示した外部電源電圧用補償容量４１として機能する。
【００３７】
はじめに、図２に示した拡散領域形成工程について説明する。図３は拡散領域形成工程を説明するための、半導体記憶装置の平面図および断面図である。
【００３８】
図３に示す工程は、トランジスタの形成領域となる拡散領域５０を形成する工程であり、共通素子と電源電圧依存素子の両方に共通である。図３は、拡散領域形成後の半導体記憶装置の平面と断面を示している。ここでは、基板の表面近傍にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を形成することで、ＳＴＩに囲まれた拡散領域５０が形成されている。拡散領域５０は、予め導電性不純物が拡散された基板を区分けした領域であってもよく、基板表面から所定の深さまで導電性不純物を拡散させたウェルを区分けした領域であってもよい。拡散領域５０は、素子形成領域に相当する。なお、拡散領域形成工程はＳＴＩ形成工程とも呼ばれている。
【００３９】
続いて、図２に示したチャネルイオン注入工程について説明する。図４Ａおよび図４Ｂはチャネルイオン注入工程を説明するための、半導体記憶装置の断面図である。なお、この工程においては、パターニング処理が行われず、半導体記憶装置の平面形状は図３に示す平面と同様であるため、平面図を省略している。
【００４０】
図４ＡはＶＤＤ＝１．８Ｖ仕様の半導体記憶装置のチャネルイオン注入工程を示し、図４ＢはＶＤＤ＝１．５Ｖ仕様の半導体記憶装置のチャネルイオン注入工程を示す。図４Ａおよび図４Ｂの実線の矢印と破線の矢印は、チャネルの不純物の注入量が異なることを示している。ゲート酸化膜が厚い素子の形成領域に注入する不純物の量とゲート酸化膜が薄い素子の形成領域に注入する不純物の量が異なっている。
【００４１】
ここで、トランジスタのゲート酸化膜の膜厚および閾値電圧とチャネル濃度との関係について簡単に説明する。
【００４２】
ゲート酸化膜の膜厚が厚いトランジスタとゲート酸化膜の膜厚が薄いトランジスタに同じ注入量でチャネルイオン注入を行う。この場合、拡散層表面近傍のチャネル濃度は同等になるが、閾値電圧は、ゲート酸化膜の膜厚が厚いトランジスタの方がゲート酸化膜の膜厚が薄いトランジスタよりも大きくなる。これら２種類のトランジスタの閾値電圧を同等にするには、チャネルの不純物の注入量を、ゲート酸化膜の膜厚が薄いトランジスタよりもゲート酸化膜の膜厚が厚いトランジスタの方を多くすればよい。
【００４３】
図４Ａと図４Ｂは、外部電源電圧の大きさによらず、ゲート酸化膜の膜厚が厚いトランジスタとゲート酸化膜の膜厚が薄いトランジスタとが同等の閾値電圧になるように、ゲート酸化膜の膜厚によって不純物の注入量を変えていることを示している。
【００４４】
本実施形態のように、素子形成領域毎にチャネル濃度が異なるようにしたい場合、不純物を注入しない領域を覆うレジストマスクを使って、イオン注入を複数回行う。例えば、図４Ａにおいて、共通素子１０２、電源電圧依存素子１０３、１０４のチャネル濃度を共通素子１０１よりも高くする場合を説明する。共通素子１０１に注入したい量の不純物をこれら全ての素子形成領域に注入する。続いて、少なくとも共通素子１０１の素子形成領域をレジストマスクで覆って、共通素子１０２、電源電圧依存素子１０３、１０４の素子形成領域に残りの注入量の不純物注入を行う。
【００４５】
このようにして、トランジスタのゲート酸化膜の膜厚、閾値電圧およびチャネル濃度の関係を予め求め、トランジスタ毎に目標の閾値電圧が得られるように不純物の注入量を設定してチャネルイオン注入工程を制御すれば、外部電源電圧の仕様に合わせた閾値電圧の素子を形成することが可能となる。
【００４６】
図５はゲートトレンチ形成工程を説明するための、半導体記憶装置の平面図および断面図である。ゲートトレンチ形成工程は、ＶＤＤ＝１．８Ｖ仕様とＶＤＤ＝１．５Ｖ仕様で共通であるため、それぞれの仕様に対応した図を示すことを省略している。
【００４７】
電源電圧依存素子１０４、１０６の形成領域の表面にトレンチを形成する処理は、ＶＤＤ＝１．８Ｖ仕様とＶＤＤ＝１．５Ｖ仕様の両方に共通である。図５に示すように、電源電圧依存素子１０４、１０６の形成領域の表面を選択的にエッチングしてトレンチ５５を形成する。
【００４８】
次に、ゲート酸化膜形成工程について説明する。
【００４９】
図６Ａおよび図６Ｂはゲート酸化膜形成工程を説明するための、半導体記憶装置の平面図および断面図である。図６ＡはＶＤＤ＝１．８Ｖ仕様の半導体記憶装置のゲート酸化膜形成工程を示し、図６ＢはＶＤＤ＝１．５Ｖ仕様の半導体記憶装置のゲート酸化膜形成工程を示す。
【００５０】
薄膜および厚膜のゲート酸化膜を、次のようにして、２段階の酸化処理で形成する。以下では、膜厚の薄いゲート酸化膜を形成する領域を薄膜形成領域と称し、膜厚の厚いゲート酸化膜を形成する領域を厚膜形成領域と称する。はじめに、第１段階の熱酸化処理を行って、薄膜形成領域と厚膜形成領域の両方の表面に薄膜の酸化膜を形成する。続いて、薄膜形成領域を酸化防止マスクで覆った後、第２段階の熱酸化処理を行って厚膜形成領域の表面に形成された酸化膜の膜厚を厚くする。その後、酸化防止マスクを除去する。酸化防止マスクは、例えば、Ｓｉ3Ｎ4膜である。
【００５１】
ＶＤＤ＝１．８Ｖ仕様の半導体記憶装置とＶＤＤ＝１．５Ｖ仕様の半導体記憶装置とでは、第２段階の熱酸化処理を行う前に、酸化防止マスクで覆う領域が異なっている。図６ＡのＶＤＤ＝１．８Ｖ仕様の場合には、第１の熱酸化処理の後、共通素子１０１の形成領域を酸化防止マスクで覆って第２の熱酸化処理を行っている。図６ＢのＶＤＤ＝１．５Ｖ仕様の場合には、第１の熱酸化処理の後、共通素子１０１、電源電圧依存素子１０５、１０６の形成領域を酸化防止マスクで覆って第２の熱酸化処理を行っている。
【００５２】
外部からゲート電極に印加される電圧が大きいほど、ゲート電極および拡散領域間の絶縁性耐圧のためにもゲート酸化膜の膜厚は厚い方が望ましい。また、チャネル濃度が同じであれば、ゲート酸化膜の膜厚が厚いほど、閾値電圧は大きくなる。さらに、ゲート酸化膜の膜厚が異なると、トランジスタのＩ（電流）−Ｖ（電圧）特性も異なる。トランジスタ毎に目標のＩ−Ｖ特性および閾値電圧が得られるようにゲート酸化膜形成工程を制御すれば、外部電源電圧の仕様に合わせた電気特性の素子を形成することが可能となる。
【００５３】
図７Ａおよび図７Ｂは、ゲート材料積層／イオン注入工程を説明するための、半導体記憶装置の平面図および断面図である。図７ＡはＶＤＤ＝１．８Ｖ仕様の半導体記憶装置のゲート材料積層／イオン注入工程を示し、図７ＢはＶＤＤ＝１．５Ｖ仕様の半導体記憶装置のゲート材料積層／イオン注入工程を示す。
【００５４】
各素子のゲート電極の元になる導電性膜を形成する処理は、ＶＤＤ＝１．８Ｖ仕様とＶＤＤ＝１．５Ｖ仕様の両方に共通である。図７Ａおよび図７Ｂに示すように、ゲート材料６１を所定の膜厚でゲート酸化膜上に形成する。ゲート材料６１は、例えば、ポリシリコン膜である。ポリシリコン膜の形成方法として、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法がある。ゲート材料６１をゲート酸化膜上に形成した後、イオン注入処理により導電性不純物をゲート材料６１に導入する。図に示す矢印は不純物イオンの注入を表している。その後の熱処理で、導電性不純物はゲート材料６１に拡散する。
【００５５】
続いて、ゲート電極パターニング工程について説明する。
【００５６】
図８Ａおよび図８Ｂはゲート電極パターニング工程を説明するための、半導体記憶装置の平面図および断面図である。図８ＡはＶＤＤ＝１．８Ｖ仕様の半導体記憶装置のゲート電極パターニング工程を示し、図８ＢはＶＤＤ＝１．５Ｖ仕様の半導体記憶装置のゲート電極パターニング工程を示す。
【００５７】
図７Ａおよび図７Ｂに示したゲート材料６１の上にレジストを塗布し、続いて、フォトマスクのパターンをレジストに転写してレジストマスクを形成する。そして、レジストマスクの上からゲート材料６１に対してエッチングを行うことで、図８Ａおよび図８Ｂに示すゲート電極７１を形成する。
【００５８】
この工程では、ゲート電極パターンが描画されたフォトマスクを予め複数種用意し、複数種のフォトマスクから、外部電源電圧の仕様に合わせてフォトマスクを選択する。その後の処理は、上述したように、外部電源電圧の仕様によらず、共通である。以下に、フォトマスクに描画されたゲート電極のパターンとトランジスタの電気特性の関係について説明する。
【００５９】
ゲート電極のゲート長Ｌｇとゲート幅Ｗｇを、図８Ａに示す電源電圧依存素子１０３を例にして説明する。ゲート長Ｌｇは、トランジスタがオンしたときにソース電極およびドレイン電極間にチャネル電流が流れる方向のゲート電極パターンの長さである。ゲート長Ｗｇは、ゲート酸化膜を介して拡散領域を覆うパターンのうち、ゲート長Ｌｇと垂直方向の長さである。
【００６０】
ゲート長Ｌｇが短いほど、また、ゲート幅Ｗｇが長いほど、トランジスタの閾値電圧は低くなる。また、ゲート長Ｌｇおよびゲート幅Ｗｇの少なくとも一方が異なると、トランジスタのＩ−Ｖ特性が異なる。
【００６１】
本実施形態では、ＶＤＤ＝１．８Ｖ仕様の場合には、図８Ａに示すように、各素子のゲート幅Ｗｇの長さを共通にし、共通素子１０１のゲート長Ｌｇを共通素子１０２、電源電圧依存素子１０３、１０４よりも短くしている。ＶＤＤ＝１．５Ｖ仕様の場合、図８Ｂに示すように、ＶＤＤ＝１．８Ｖ仕様と同様に各素子のゲート幅Ｗｇの長さを共通にしているが、共通素子１０２および電源電圧依存素子１０６のゲート長Ｌｇを共通素子１０１および電源電圧素子１０５よりも長くしている。ＶＤＤ＝１．８Ｖ仕様の電源電圧依存素子１０３とＶＤＤ＝１．５Ｖ仕様の電源電圧依存素子１０５とで、ゲート電極のゲート長Ｌｇが異なるようにしている。
【００６２】
なお、ＭＯＳ容量である電源電圧依存素子１０４、１０６は、ＶＤＤ＝１．８Ｖ仕様とＶＤＤ＝１．５Ｖ仕様とでゲート長Ｌｇを変更してもよいが、設定したゲート長Ｌｇが長いので、本実施形態のように、外部電源電圧の仕様に合わせてゲート長Ｌｇを変更することを実施しなくてもよい。
【００６３】
図９Ａおよび図９Ｂはソース／ドレイン形成工程を説明するための、半導体記憶装置の平面図および断面図である。図９ＡはＶＤＤ＝１．８Ｖ仕様の半導体記憶装置のソース／ドレイン形成工程を示し、図９ＢはＶＤＤ＝１．５Ｖ仕様の半導体記憶装置のソース／ドレイン形成工程を示す。
【００６４】
トランジスタのソース電極とドレイン電極を形成する処理は、ＶＤＤ＝１．８Ｖ仕様とＶＤＤ＝１．５Ｖ仕様の両方に共通である。図８Ａおよび図８Ｂに示したゲート電極パターニング工程の後、ゲート電極７１をマスクにして拡散領域に、導電性不純物のイオン注入を行う。その後の熱処理で、導電性不純物は拡散層表面から深い方に拡散し、図９Ａおよび図９Ｂに示すように、ソース電極７５およびドレイン電極７６が形成される。
【００６５】
図１０Ａおよび図１０Ｂはコンタクト形成工程を説明するための、半導体記憶装置の平面図および断面図である。図１０ＡはＶＤＤ＝１．８Ｖ仕様の半導体記憶装置のコンタクト形成工程を示し、図１０ＢはＶＤＤ＝１．５Ｖ仕様の半導体記憶装置のコンタクト形成工程を示す。
【００６６】
ソース電極およびドレイン電極のそれぞれにコンタクトを形成する工程は、ＶＤＤ＝１．８Ｖ仕様とＶＤＤ＝１．５Ｖ仕様の両方に共通である。図９Ａおよび図９Ｂに示したソース／ドレイン形成工程の後、基板表面に層間絶縁膜８２を形成する。続いて、層間絶縁膜８２を選択的にエッチングしてコンタクトパターンの開口を形成し、その開口に導電性材料を埋め込んで、図１０Ａおよび図１０Ｂに示すように、コンタクト８１を形成する。その後の工程の詳細な説明を省略する。
【００６７】
図１０Ａおよび図１０Ｂを見ると、共通素子１０２などの、ゲート長Ｌｇの長い素子において、ゲート電極とコンタクトの絶縁性が確保されているのがわかる。以下に、外部電源電圧の仕様に合わせてゲート長Ｌｇを変更しても、ゲート電極とコンタクトの絶縁性を確保する方法を説明する。
【００６８】
図１１Ａから図１１Ｃはゲート電極とコンタクトとの位置関係を示す模式図である。図１１ＡはＶＤＤ＝１．８Ｖ仕様の電源電圧依存素子の平面および断面であり、図１１ＢはＶＤＤ＝１．５Ｖ仕様の電源電圧依存素子の平面および断面であり、図１１Ｃは電源電圧の仕様に依存しない共通素子の平面および断面である。図１１Ａから図１１Ｃでは、素子分離部をフィールド酸化膜で表しているが、ＳＴＩでもよい。
【００６９】
図１１Ａは、平面図に示す線分ＡＡ'の部分の断面を示す。図１１Ｂは、平面図に示す線分ＢＢ'の部分の断面を示す。図１１Ｃは、平面図に示す線分ＣＣ'の部分の断面を示す。
【００７０】
ゲート電極とコンタクトとの間隔について、ＶＤＤ＝１．５Ｖ仕様の電源電圧依存素子と共通素子を比較してみる。図１１Ｂおよび図１１Ｃを見比べると、電源電圧依存素子のゲート電極７１ｂとコンタクト８１との間隔Ｓｂは、共通素子のゲート電極７１ｃとコンタクト８１との間隔Ｓｃよりも広くなっている。これは、電源電圧依存素子では、電源電圧に応じてゲート長Ｌｇが長くなることを考慮して、ゲート長Ｌｇが長くなってもゲート電極とコンタクトが接触しないように、ゲート電極とコンタクトとの間隔を広めにとっているためである。
【００７１】
図１１Ａに示す電源電圧依存素子を見てわかるように、図１１Ａの電源電圧依存素子のゲート長Ｌｇは、図１１Ｂに示す電源電圧依存素子よりも長いが、ゲート電極７１ａとコンタクト８１との間にスペースＳａが確保され、ゲート電極７１ａとコンタクト８１が電気的に絶縁している。
【００７２】
次に、ゲート電極パターニング工程で、ゲート電極のゲート幅Ｗｇを変更する方法の一例を説明する。図１２Ａおよび図１２Ｂは、ゲート幅が長い場合の平面図および断面図である。図１２Ｂは、図１２Ａに示す線分ＡＡ'の部分の断面を示す。図１３Ａおよび図１３Ｂは、ゲート幅が短い場合の平面図および断面図である。図１３Ｂは、図１３Ａに示す線分ＢＢ'の部分の断面を示す。
【００７３】
図１２Ａおよび図１２Ｂに示すトランジスタは、トランジスタ７２とトランジスタ７３とが並列に接続された構成である。ゲート電極７１ｄとゲート電極７１ｅがゲート電極７１ｆで接続されている。図に示していないが、トランジスタ７２とトランジスタ７３のそれぞれのドレイン電極は共通の配線で接続され、これら２つのトランジスタのソース電極は共通の配線で接続されている。図１２Ａに示すトランジスタのゲート幅Ｗｇは、ゲート幅Ｗｇ１とゲート幅Ｗｇ２の和になる。
【００７４】
一方、図１３Ａおよび図１３Ｂでは、トランジスタ７３のゲート電極７１ｅとトランジスタ７２のゲート電極７１ｄは接続されていない。トランジスタ７３を動作させないため、ゲート電極７１ｅには接地電位（ＶＳＳ）または電源電位（ＶＤＤ）が供給される。図１３Ａでは、トランジスタ７２のみが動作するので、トランジスタのゲート幅Ｗｇはゲート幅Ｗｇ１だけとなる。
【００７５】
図１２Ａのトランジスタと図１３Ａのトランジスタを比較すると、図１２Ａに示したトランジスタの方が図１３Ａに示したトランジスタよりも、ゲート幅Ｗｇ２だけゲート幅が広くなることがわかる。よって、ゲート幅以外の条件が同じであれば、印加される電圧がそれぞれの素子で共通であれば、図１２Ａに示したトランジスタの方が図１３Ａに示したトランジスタよりも、ソースドレイン電流が多く流れる。
【００７６】
なお、本実施形態では、トランジスタのゲート幅Ｗｇを変更する方法として、並列に接続可能なトランジスタの数が２つの場合を説明したが、並列に接続可能なトランジスタの数が３つ以上あってもよい。この場合、１つあたりのゲート幅Ｗｇを小さくして、並列に接続可能なトランジスタの数を多くしておけば、並列接続するトランジスタの数の選択肢が増え、ソースドレイン電流の微調整が可能となる。
【００７７】
図８Ａおよび図８Ｂを参照して、ゲート電極のゲート長Ｌｇを変更する方法の一例を説明したが、図１２Ａから図１３Ｂを参照して説明したように、ゲート電極パターニング工程において、ゲート電極のゲート幅Ｗｇを外部電源電圧の仕様に合わせて変更することも可能である。
【００７８】
本実施形態の半導体装置の製造方法では、外部から第１の電源電圧が供給されて動作する第１の半導体装置と第１の電源電圧とは異なる第２の電源電圧が外部から供給されて動作する第２の半導体装置とを製造する場合に、それぞれ異なる電源電圧で動作する半導体装置を始めから個別に製造するのではなく、少なくとも拡散領域形成工程を共通に実施することで、製造プロセスが複雑にならなくて済み、開発コストや製造コストが増加を抑制することができる。
【００７９】
また、チャネルイオン注入工程、ゲート酸化膜形成工程、および、ゲート電極パターニング工程の少なくとも１つの工程を、上記第１の半導体装置を製造する場合には第１の電源電圧で動作する素子を形成する工程で行い、上記第２の半導体装置を製造する場合には第２の電源電圧で動作する素子を形成する工程で行うことで、それぞれ異なる電源電圧で動作する複数の回路を１つの半導体装置に作り込む必要がなくなるため、半導体装置の面積が増大することを抑制できる。
【符号の説明】
【００８０】
１ 半導体記憶装置
１０ メモリセルアレイ
２０ 入力回路
３０ 内部電源発生回路
３１ 内部電源電圧用補償容量
４０ リード／ライトコントロール回路
４１ 外部電源電圧用補償容量
【特許請求の範囲】
【請求項１】
外部から第１の電源電圧が供給されて動作する第１の半導体装置を製造する場合と該第１の電源電圧とは異なる第２の電源電圧が外部から供給されて動作する第２の半導体装置を製造する場合とで少なくとも拡散領域形成工程を共通に実施し、
チャネルイオン注入工程、ゲート酸化膜形成工程、および、ゲート電極パターニング工程の少なくとも１つの工程を、前記第１の半導体装置を製造する場合には前記第１の電源電圧で動作する素子を形成する工程で行い、前記第２の半導体装置を製造する場合には前記第２の電源電圧で動作する素子を形成する工程で行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記チャネルイオン注入工程は、前記第１または第２の電源電圧で動作する素子のチャネル濃度となる注入量の導電性不純物を前記拡散領域に注入する処理を有する、請求項１記載の半導体装置の製造方法。
【請求項３】
前記ゲート酸化膜形成工程は、前記第１または第２の電源電圧で動作する素子の絶縁性耐圧を備えた膜厚のゲート酸化膜を形成する処理を有する、請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極パターニング工程は、前記第１または第２の電源電圧で動作する素子のゲート長またはゲート幅のゲート電極を形成する処理を有する、請求項１から３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極パターニング工程において、前記第１または第２の電源電圧で動作する素子のゲート幅の変更方法は、並列に接続するトランジスタの数を変更するものである、請求項４記載の半導体装置の製造方法。
【請求項６】
前記チャネルイオン注入工程、前記ゲート酸化膜形成工程、および、前記ゲート電極パターニング工程が、外部から供給される電源電圧に依存しない、前記第１および第２の半導体装置に共通な素子を形成する処理を有する、請求項１から５のいずれか１項記載の半導体装置の製造方法。
【請求項１】
外部から第１の電源電圧が供給されて動作する第１の半導体装置を製造する場合と該第１の電源電圧とは異なる第２の電源電圧が外部から供給されて動作する第２の半導体装置を製造する場合とで少なくとも拡散領域形成工程を共通に実施し、
チャネルイオン注入工程、ゲート酸化膜形成工程、および、ゲート電極パターニング工程の少なくとも１つの工程を、前記第１の半導体装置を製造する場合には前記第１の電源電圧で動作する素子を形成する工程で行い、前記第２の半導体装置を製造する場合には前記第２の電源電圧で動作する素子を形成する工程で行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記チャネルイオン注入工程は、前記第１または第２の電源電圧で動作する素子のチャネル濃度となる注入量の導電性不純物を前記拡散領域に注入する処理を有する、請求項１記載の半導体装置の製造方法。
【請求項３】
前記ゲート酸化膜形成工程は、前記第１または第２の電源電圧で動作する素子の絶縁性耐圧を備えた膜厚のゲート酸化膜を形成する処理を有する、請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極パターニング工程は、前記第１または第２の電源電圧で動作する素子のゲート長またはゲート幅のゲート電極を形成する処理を有する、請求項１から３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極パターニング工程において、前記第１または第２の電源電圧で動作する素子のゲート幅の変更方法は、並列に接続するトランジスタの数を変更するものである、請求項４記載の半導体装置の製造方法。
【請求項６】
前記チャネルイオン注入工程、前記ゲート酸化膜形成工程、および、前記ゲート電極パターニング工程が、外部から供給される電源電圧に依存しない、前記第１および第２の半導体装置に共通な素子を形成する処理を有する、請求項１から５のいずれか１項記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【公開番号】特開２０１１−６１１１４（Ｐ２０１１−６１１１４Ａ）
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願番号】特願２００９−２１１３８７（Ｐ２００９−２１１３８７）
【出願日】平成２１年９月１４日（２００９．９．１４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願日】平成２１年９月１４日（２００９．９．１４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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