【課題】半導体装置の微細化に対処しうる、製造が容易で安価な低コンタクト抵抗の半導体装置およびその製造方法を得る。
【解決手段】Ｓｉ基板(１)上の不純物領域(７)を覆うように層間絶縁膜(８)が形成され、その層間絶縁膜（８）には、層間絶縁膜（８）を貫通して不純物領域（７）を掘り込むようにコンタクトホール（９）が形成されている。コンタクトホール（９）内には、金属膜（１０）、バリア層（１１）、金属シリサイド（１２）およびソース、ドレイン配線（１４）が形成されている。ソース、ドレイン配線（１４）は、タングステンから形成されている。 （もっと読む）

【課題】安定してプラズマを発生させることができる原子層堆積装置を提供する。
【解決手段】基板上に薄膜を形成する原子層堆積装置であって、薄膜の原料である原料ガスを供給する原料ガス供給部と、原料ガスと反応して薄膜を形成する酸化ガスを供給する酸化ガス供給部と、酸化ガスのプラズマを発生させるプラズマ発生部と、原料ガス、及び、酸化ガスを排気する排気部と、を備え、酸化ガス供給部は、酸素ガスを貯蔵する酸素ガス貯蔵部と、酸素ガス貯蔵部に貯蔵された酸素ガスからオゾンを発生させるオゾン発生部と、を備えることを特徴とする原子層堆積装置。 （もっと読む）

【課題】 同時に入出力されるデータビット数が異なる半導体装置では、プリント基板の半田ボールと半導体チップのパッド位置が、左右の領域に分かれ、ボールとパッド間の配線ができなくなり、ビット数が異なる製品を、１つのチップで共用することができないという問題がある。
【解決手段】 同時に入出力されるデータビット数が８、１６、３２ビットのいずれかに変更可能で、複数のパッド電極がチップの中央部に少なくとも２列に配列された半導体チップを有した半導体装置は、前記複数のパッド電極の中の所定のパッド電極が、データ入出力数が１６ビットのときのみに使用される１６ビット専用のパッド電極と、データ入出力数が３２ビットのときのみに使用される３２ビット専用のパッド電極と、を備えることを特徴とする。 （もっと読む）

【課題】単一の半導体メモリチップを互いに異なるピン配列を備えたパッケージに実装する場合に、半導体メモリチップのパッド数の増加を防止する。
【解決手段】製品指定情報が、ボンディンク回路、ヒューズ回路等の製品指定情報回路２２８から与えられる。デコーダ回路２２４は、この製品指定情報をデコードして、該デコード結果に応じて複数の信号回路２２０の１つを選択的にチップ・パッド２１０に接続する。 （もっと読む）

【課題】リングゲート型ＭＯＳトランジスタ間の領域だけでなく、リング内の領域においてもディッシング現象の発生を抑止する。
【解決手段】半導体装置１は、基板１０と、基板１０上に形成されたリング形状のゲート電極２１を有するトランジスタ２０ｂと、ゲート電極２１の外側に配置され、ゲート電極２１と同層に設けられる複数の外部ダミーパターン４０と、ゲート電極２１の内側に配置され、ゲート電極２１と同層に設けられる少なくとも１つの内部ダミーパターン４１とを備える。 （もっと読む）

【課題】高性能及び低電力が要求される多様な装置及びシステムを支援できる、マルチチャネルインタフェース方式のワイド入出力を有する半導体メモリ装置及びそれを含む半導体パッケージを提供する。
【解決手段】本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイを含む半導体ダイからなり、半導体ダイの中央部に形成される入出力バンプパッド部を含む。入出力バンプパッド部は、前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。マルチチャネル方式のワイド入出力インタフェースを通じて動作周波数の減少及びバンド幅の拡張を図ることによって、高性能の装置及びシステムを支援すると同時に電力消耗を減少させる。 （もっと読む）

【課題】エッジ・ダミーメモリセル・ブロックを除去したオープン・ビットライン構造の半導体メモリ装置を提供する。
【解決手段】メモリセル配列を含むメモリセル・ブロックと、一つ以上の第１センスアンプを具備し、それぞれの第１センスアンプは、第１ビットライン、第１相補ビットライン及び第１サイズの第１トランジスタを有する第１増幅回路を具備するエッジ・センスアンプ・ブロックと、一つ以上の第２センスアンプを具備し、それぞれの第２センスアンプは、第２ビットライン、第２相補ビットライン、及び前記第１サイズと互いに異なる第２サイズの第２トランジスタを有する第２増幅回路を具備するセントラル・センスアンプ・ブロックと、エッジ・センスアンプ・ブロックと電気的に連結され、少なくとも１つのキャパシタを含むキャパシタ・ブロックと、を具備する。 （もっと読む）

【課題】ＣＶＤ法を用いて良質なルテニウム薄膜を形成させるためには、低温で薄膜を形成させることが必要であり、熱に対して高い反応性を有するルテニウム化合物が望まれていた。
【解決手段】（２，４−ジメチルペンタジエニル）（エチルシクロペンタジエニル）ルテニウム及び（２，４−ジメチルペンタジエニル）（エチルシクロペンタジエニル）ルテニウムに対して０．１〜１００重量％のビス（２，４−ジメチルペンタジエニル）ルテニウムを含有するルテニウム錯体混合物を原料として用い、ＣＶＤ法等によりルテニウム含有膜を製造する。 （もっと読む）

マイクロエレクトロニクスパッケージ構造を形成する方法、及びそれによって形成される構造物が提供される。該方法は、めっき部材に、ダイを保持するためのキャビティを形成し、前記キャビティ内にダイを取り付け、前記ダイに隣接して誘電体材料を形成し、前記ダイに隣接して前記誘電体材料内にビアを形成し、前記ビア内にＰｏＰランドを形成し、前記ビア内にインターコネクトを形成し、その後、前記めっき部材を除去して、前記ＰｏＰランドと前記ダイとを露出させることを有し、前記ダイは前記ＰｏＰランドより上に配置される。
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【課題】複数のエリアを有する半導体システムにおいて不使用エリアにおける消費電力を削減する。
【解決手段】内部電源発生回路７０ｂ〜７０ｄを其々有する複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦと、を備えた半導体システムであって、前記インターフェースチップＩＦはコアチップＣＣ０〜ＣＣ７の不使用チップ情報ＤＥＦを保持する不使用チップ情報保持回路３３を備える。コアチップＣＣ０〜ＣＣ７は其々対応する不使用チップ情報ＤＥＦを不使用チップ情報保持回路３３から受け、該不使用チップ情報ＤＥＦが不使用状態を示すときには内部電源発生回路７０ｂ〜７０ｄを非活性とし、使用状態を示すときには内部電源発生回路７０ｂ〜７０ｄを活性とする。これにより、不使用チップにおける無駄な電力消費が削減される。 （もっと読む）

【課題】共通ゲートを有する複数のトランジスタセルをアレー状に配置する構成を持つ不揮発性半導体集積回路装置において、ＳＴＩ領域のパターニング工程でのパターンの変形を防ぐ製造方法を提供する。
【解決手段】半導体メモリ等のメモリセルアレー等の露光において、矩形形状のＳＴＩ溝領域エッチング用単位開口を行列状に配置したＳＴＩ溝領域エッチング用単位開口群をネガ型レジスト膜２８上に露光するに際して、列方向に延びる第１の線状開口群を有する第１の光学マスクを用いた第１の露光ステップと、行方向に延びる第２の線状開口群を有する第２の光学マスクを用いた第２の露光ステップとを含む多重露光を適用する。直行する２方向において、それぞれの方向に対してマスクを用いて露光を行うことで、矩形形状４８の端部における近接効果を回避することができ、矩形形状４８の端部が丸みを帯びるのを回避することができる。 （もっと読む）

【課題】 セルサイズが小さく、かつ配線接続の自由度が向上できるスタンダードセルを用いた半導体装置を提供する。
【解決手段】 半導体装置はメモリ回路と周辺回路を備え、周辺回路を分割した回路ブロックのそれぞれを、同じ高さを有した矩形で、それぞれが基本論理回路として機能するように構成された複数のスタンダードセルを、同じ高さになるように配置したセルブロックとして構成し、スタンダードセルへの入力信号配線が、メモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線を用いて配線される。 （もっと読む）

【課題】貫通電極の基板からの抜け落ちを防止する。
【解決手段】半導体装置は、基板８０と、基板８０に設けられた１又は複数のビアホール９１と、１又は複数のビアホール９１内にそれぞれ設けられた貫通電極ＴＳＶとをそれぞれ有する複数のコアチップと、貫通電極ＴＳＶを通じて各コアチップと電気的に接続するインターフェースチップとを備え、ビアホール９１は、両端部の径ｒ１，ｒ３に比べて中央部ｒ２の径が大きいボーイング形状部分９１ａを有する。 （もっと読む）

【課題】ＰＭＯＳ領域における素子分離膜のライナー窒化膜の除去を行う従来技術による問題を解決した半導体装置およびその製造方法を提供すること。
【解決手段】半導体装置の製造方法は、基板２０をエッチングして複数のトレンチを形成するステップと、複数のトレンチ内に第１絶縁膜２４Ａを埋め込んで第１素子分離膜を形成するステップと、一部のトレンチ（ＣＥＬＬ又はＰＥＲＩ ＮＭＯＳ領域のトレンチ）内に埋め込まれた第１絶縁膜２４Ａをリセスするステップと、リセスされたトレンチの全面にライナー膜２６Ａ、２７Ａを形成するステップと、ライナー膜２６Ａ、２７Ａが形成されたトレンチ内に第２絶縁膜２８を埋め込んで第２素子分離膜を形成するステップとを含む。 （もっと読む）

【課題】 ＳＴＩを利用して形成した素子分離膜がウエットエッチング工程により目減りすることを出来るだけ抑制しながら半導体装置を製造する。
【解決手段】 犠牲酸化膜の形成とウエットエッチングによる剥離、及び／又は、二酸化珪素膜の形成とウエットエッチングによる剥離を行う半導体装置の製造プロセスにおいて、犠牲酸化膜及び／又は二酸化珪素膜の形成を、プラズマ処理装置の処理容器内で、酸素を含む処理ガスを用いて生成させたＯ（^１Ｄ_２）ラジカルが支配的なプラズマにより行う。 （もっと読む）

【課題】貫通電極によって共通接続された積層型半導体装置を構成する各半導体チップを別々に動作させる。
【解決手段】積層される半導体チップに設けられたチップ自動認識選択回路９００ａ〜９００ｅは、それぞれ、入力されるパルス信号の周期を２倍の周期に変換し出力する周期変更回路１２（ＴＦＦ回路）と、周期変更回路１２の入力の論理レベルが、他の全ての周期変更回路１２の入力の論理レベルと異なる時間に、半導体チップに対し共通に供給されるチップ選択アドレス信号Ｂ０、Ｂ１、Ｂ２を取り込み、自己チップアドレスとして記憶する自己アドレス記憶回路（ラッチ回路ＬＣ１〜ＬＣ５）と、チップ選択アドレスと自己チップアドレスとを比較して一致判定を行う判定回路（比較回路１３）とを備える。 （もっと読む）

【課題】積層された複数の半導体チップ間で貫通電極切替情報を共有する。
【解決手段】複数の半導体チップ間でデータ転送を行うための複数の貫通電極を互いに共有した積層型半導体装置であって、複数の半導体チップに含まれる第１の半導体チップＩＦは、複数の貫通電極のうちデータ転送を行う貫通電極を指定する貫通電極切替情報ＳＷを保持し、複数の半導体チップに含まれる第２の半導体チップＣＣ０〜ＣＣ７に貫通電極切替情報ＳＷを転送する。本発明によれば、貫通電極切替情報ＳＷが第１の半導体チップＩＦから第２の半導体チップＣＣ０〜ＣＣ７に転送されることから、第２の半導体チップには貫通電極切替情報ＳＷを不揮発的に記憶する回路を設ける必要がない。これにより、第２の半導体チップのチップ面積を縮小することが可能となる。 （もっと読む）

【課題】複数のコアチップとインターフェースチップからなる半導体記憶装置において、従来の半導体記憶装置との互換性を確保する。
【解決手段】互いに異なるチップ識別情報ＬＩＤが割り当てられた複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦとを備える。インターフェースチップＩＦは、メモリセルを特定するためのアドレス情報ＡＤＤを受け、その一部をチップ識別情報ＬＩＤと比較するためのチップ選択情報ＳＥＬとしてコアチップＣＣ０〜ＣＣ７に共通に供給する。これにより、コントローラからは単にアドレス空間が拡大されたように見えるだけであることから、従来の半導体記憶装置と同じインターフェースを用いることが可能となる。 （もっと読む）

【課題】複数のコアチップとインターフェースチップからなる半導体記憶装置において、Ｉ／Ｏ構成の切り替えを容易とする。
【解決手段】互いに異なるチップ識別情報ＬＩＤが割り当てられた複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦとを備える。インターフェースチップＩＦは、外部との間で同時に入出力する単位外部データのビット数が可変であり、チップ識別情報ＬＩＤと比較するためのチップ選択情報ＳＥＬを、単位外部データのビット数に応じて可変とする。これにより、Ｉ／Ｏ構成の変更に伴うページ構成の切り替えを不要とすることが可能となる。 （もっと読む）

【課題】複数のコアチップとインターフェースチップからなる半導体記憶装置においてリフレッシュ動作時におけるピーク電流を低減する。
【解決手段】予め互いに異なるチップ情報ＬＩＤが付与される複数のコアチップＣＣ０〜ＣＣ７を備え、内部リフレッシュコマンドＲＥＦａを互いにタイミングの異なる複数のリフレッシュコマンドＲＥＦｂに分割し、分割されたリフレッシュコマンドＲＥＦｂのカウント値Ｃ２とチップ情報ＬＩＤの少なくとも一部とが互いに一致したコアチップにおいてリフレッシュ動作が実行される。これにより、複数のコアチップＣＣ０〜ＣＣ７に内部リフレッシュコマンドＲＥＦｂが共通に供給される場合であっても、各コアチップにおけるリフレッシュ動作のタイミングをずらすことが可能となる。これにより、リフレッシュ動作時におけるピーク電流を低減することが可能となる。 （もっと読む）