半導体装置およびその製造方法
【課題】ＰＭＯＳ領域における素子分離膜のライナー窒化膜の除去を行う従来技術による問題を解決した半導体装置およびその製造方法を提供すること。
【解決手段】半導体装置の製造方法は、基板２０をエッチングして複数のトレンチを形成するステップと、複数のトレンチ内に第１絶縁膜２４Ａを埋め込んで第１素子分離膜を形成するステップと、一部のトレンチ（ＣＥＬＬ又はＰＥＲＩ ＮＭＯＳ領域のトレンチ）内に埋め込まれた第１絶縁膜２４Ａをリセスするステップと、リセスされたトレンチの全面にライナー膜２６Ａ、２７Ａを形成するステップと、ライナー膜２６Ａ、２７Ａが形成されたトレンチ内に第２絶縁膜２８を埋め込んで第２素子分離膜を形成するステップとを含む。
【解決手段】半導体装置の製造方法は、基板２０をエッチングして複数のトレンチを形成するステップと、複数のトレンチ内に第１絶縁膜２４Ａを埋め込んで第１素子分離膜を形成するステップと、一部のトレンチ（ＣＥＬＬ又はＰＥＲＩ ＮＭＯＳ領域のトレンチ）内に埋め込まれた第１絶縁膜２４Ａをリセスするステップと、リセスされたトレンチの全面にライナー膜２６Ａ、２７Ａを形成するステップと、ライナー膜２６Ａ、２７Ａが形成されたトレンチ内に第２絶縁膜２８を埋め込んで第２素子分離膜を形成するステップとを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものであり、より詳細には、素子分離膜を含む半導体装置および半導体装置の素子分離膜形成方法に関するものである。
【背景技術】
【０００２】
半導体装置は、素子間を分離するための素子分離膜を含んでおり、半導体装置の集積度が向上することによって従来のロコス（ＬＯＣＯＳ）工程では素子分離膜を形成するのに限界が生じている。したがって、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程によって素子分離膜を形成する方法が一般的に使用される。
【０００３】
以下、図面を参照して従来技術に係る半導体装置の素子分離膜形成方法を検討する。
【０００４】
図１Ａないし図１Ｄは、従来技術に係る半導体装置の素子分離膜形成方法を説明するための断面図である。
【０００５】
図１Ａに示したように、セル領域（ＣＥＬＬ）および周辺回路領域（ＰＥＲＩ）を含む基板１０を提供する。ここで、周辺回路領域は、後続工程によってＰＭＯＳトランジスタが形成されるＰＭＯＳ領域（ＰＥＲＩ ＰＭＯＳ）およびＮＭＯＳトランジスタが形成されるＮＭＯＳ領域（ＰＥＲＩ ＮＭＯＳ）を含む。
【０００６】
次に、基板１０上にパッド酸化膜１１およびパッド窒化膜１２を順に形成した後、パッド窒化膜１２およびパッド酸化膜１１をエッチングして基板１０を所定の深さにエッチングし複数の素子分離用トレンチを形成する。
【０００７】
次に、素子分離用トレンチ形成のためのエッチング工程での基板損傷を回復するために酸化工程を行う。これによって、複数の素子分離用トレンチの内壁および底面に露出した基板１０の表面に側壁酸化膜１３が形成される。
【０００８】
次に、側壁酸化膜１３が形成された結果物の全面に沿ってライナー窒化膜１４およびライナー酸化膜１５を順に形成する。ここで、ライナー窒化膜１４およびライナー酸化膜１５はセル領域および周辺回路領域に同時に形成される。特に、ライナー窒化膜１４およびライナー酸化膜１５がセル領域および周辺回路領域の素子分離用トレンチ全面に沿って形成されるため、セル領域および周辺回路領域に位置する素子分離膜がライナー窒化膜１４およびライナー酸化膜１５を含むことになる。
【０００９】
このようにライナー酸化膜１５を形成することによって、後続工程で蒸着される第１絶縁膜の蒸着力を高めることができる。また、ライナー窒化膜１４を形成することによって基板１０のストレスを減少させ、後続の熱工程時に素子分離膜内の不純物が基板１０に広散するのを防止することができる。したがって、半導体装置のリフレッシュ特性を向上させることができる。
【００１０】
しかし、ＰＭＯＳ領域に形成されたライナー窒化膜１４は、ホット電子（ｈｏｔ ｅｌｅｃｔｒｏｎ）をトラップしてホール（ｈｏｌｅ）に対する引力を誘発することになる。したがって、素子分離用トレンチの内壁にホールが蓄積されてチャネル幅を減少させることになり、それに応じて、ホット電子によるパンチスルー（ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｄｕｃｅｄ Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ；ＨＥＩＰ）現象を誘発することになる。すなわち、ＰＭＯＳトランジスタのソース／ドレインで漏洩電流が発生することになる。
【００１１】
したがって、後続ではＰＭＯＳ領域に形成されたライナー窒化膜１４を選択的に除去するための工程が遂行される。
【００１２】
図１Ｂに示したように、ライナー窒化膜１４およびライナー酸化膜１５が形成された結果物上にフォトレジストを塗布した後、露光および現象工程によって、セル領域およびＮＭＯＳ領域を覆いつつＰＭＯＳ領域をオープンさせるフォトレジストパターン１６を形成する。
【００１３】
次に、フォトレジストパターン１６をエッチングバリアとしてＰＭＯＳ領域に露出したライナー酸化膜１５を除去する。これで、ＰＭＯＳ領域のライナー窒化膜１４が露出する。
【００１４】
図１Ｃに示したように、フォトレジストパターン１６を除去した後、セル領域およびＮＭＯＳ領域のライナー酸化膜１５をエッチングバリアとしてＰＭＯＳ領域のライナー窒化膜１４を除去する。これによって、ＰＭＯＳ領域のライナー窒化膜１４を選択的に除去することができる。
【００１５】
図１Ｄに示したように、結果物の全体構造上に絶縁膜１７を形成した後、パッド窒化膜１２の表面が露出するまで平坦化工程を行う。これで、セル領域および周辺回路領域に絶縁膜１７を含む複数の素子分離膜が形成される。
【００１６】
次に、パッド窒化膜１２およびパッド酸化膜１１を除去して基板１０の表面を露出させることで、最終的にＳＴＩ構造が完成する。この時、パッド窒化膜１２およびパッド酸化膜１１を除去する過程でライナー酸化膜１５、ライナー窒化膜１４および絶縁膜１７が一部共に除去され得る。本図面では、一部除去されたライナー酸化膜を図面符号「１５Ａ」で示し、ライナー窒化膜を図面符号「１４Ａ」で示している。
【００１７】
しかし、前述したような従来技術によれば、セル領域と周辺回路領域に同時にライナー窒化膜１４を形成するため、ＰＭＯＳ領域のライナー窒化膜１４を除去する過程でいくつかの問題が発生する。
【００１８】
第１に、フォトレジストの塗布および除去が容易でない。先に、図１Ｂで説明したように、ＰＭＯＳ領域をオープンするフォトレジストパターン１６を形成するために、素子分離用トレンチが含まれた中間結果物上にフォトレジストを塗布する。このとき、段差がある中間結果物上にフォトレジストを塗布するため、フォトレジストが円滑に塗布されず、フォトレジストの接着力が低いという問題がある。また、フォトレジストの除去時にも段差内に形成されたフォトレジストが完璧には除去されず、残留物（ｒｅｓｉｄｕｅ）が残ることになる問題がある。
【００１９】
第２に、製造工程が複雑で製造単価が高い。先に、図１Ｃで説明したように、ライナー酸化膜１５を除去した後、フォトレジストパターン１６を除去しなければならないが、フォトレジストパターン１６の除去工程は一般的にフォトレジストストリップ（ＰＲ ｓｔｒｉｐ）工程によって行われる。また、ライナー窒化膜１４の除去工程は一般的に燐酸を利用した湿式ディップアウト工程によって行われる。すなわち、ＰＭＯＳ領域に形成されたライナー窒化膜１４を選択的に除去するために製造工程が複雑になって製造単価が高くなるという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
本発明は上記した問題を解決するために提案されたものであり、ＰＭＯＳ領域を除外した領域に限り、選択的にライナー窒化膜が形成された半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記の目的を達成するために提案された本発明に係る第１の半導体装置の製造方法は、基板をエッチングして複数のトレンチを形成するトレンチ形成ステップと、前記複数のトレンチ内に第１絶縁膜を埋め込んで第１素子分離膜を形成する第１素子分離膜形成ステップと、前記複数のトレンチのうち一部のトレンチ内に埋め込まれた前記第１絶縁膜を所定の深さにリセスする第１絶縁膜リセスステップと、前記第１絶縁膜が所定の深さにリセスされた前記一部のトレンチの全面にライナー膜を形成するライナー膜形成ステップと、前記ライナー膜が形成された前記一部のトレンチ内に第２絶縁膜を埋め込んで第２素子分離膜を形成する第２素子分離膜形成ステップと、を含むことを特徴とする。
【００２２】
また、本発明に係る第２の半導体装置の製造方法は、セル領域、ＮＭＯＳ領域およびＰＭＯＳ領域を含む基板をエッチングして複数のトレンチを形成するトレンチ形成ステップと、前記複数のトレンチ内に第１絶縁膜を埋め込んで前記ＰＭＯＳ領域に位置する第１素子分離膜を形成するステップと、前記第１絶縁膜が埋め込まれた結果物上に前記ＰＭＯＳ領域を覆うフォトレジストパターンを形成するステップと、前記フォトレジストパターンをエッチングバリアとして前記セル領域および前記ＮＭＯＳ領域のトレンチ内に埋め込まれた第１絶縁膜を所定の深さにリセスするステップと、前記第１絶縁膜が所定の深さにリセスされた結果物の全面に沿ってライナー膜を形成するステップと、前記ライナー膜が形成された結果物の全体構造上に第２絶縁膜を形成するステップと、前記基板の表面が露出するまで平坦化工程を行い前記セル領域および前記ＮＭＯＳ領域に位置する第２素子分離膜を形成するステップと、を含むことを特徴とする。
【００２３】
また、本発明に係る半導体装置は、セル領域またはＮＭＯＳ領域、及び、ＰＭＯＳ領域に位置する複数の素子分離膜を含む半導体装置であって、前記複数の素子分離膜が、第１絶縁膜を含む第１素子分離膜と、第１絶縁膜、第２絶縁膜、および、前記第１絶縁膜と前記第２絶縁膜との間に介在したライナー膜を含む第２素子分離膜とを含むことを特徴とする。
【発明の効果】
【００２４】
本発明によれば、ＰＭＯＳ領域を除外した領域に限り、選択的にライナー窒化膜を形成することができる。したがって、ＰＭＯＳ領域に形成されたライナー窒化膜を除去するための別途の工程を行う必要がなく、それによって製造工程を単純化して製造単価を低くすることができる。
【図面の簡単な説明】
【００２５】
【図１Ａ】従来技術に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【図１Ｂ】従来技術に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【図１Ｃ】従来技術に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【図１Ｄ】従来技術に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【図２Ａ】本発明の一実施形態に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【図２Ｂ】本発明の一実施形態に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【図２Ｃ】本発明の一実施形態に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【図２Ｄ】本発明の一実施形態に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【発明を実施するための形態】
【００２６】
以下では、本発明の最も好ましい実施形態が説明される。各図において、厚さと間隔とは、説明の便宜を考慮して表現されており、実際の物理的厚さに比べて誇張されて示されている場合がある。本発明の説明において、本発明の要旨と関係がない公知の構成は省略されている場合がある。各図面に示された構成要素への参照符号の付加において、同一の構成要素に限っては、たとえ他の図面上に表示されたとしても、可能な限り同一の符号を付するようにしたことに留意されたい。
【００２７】
図２Ａないし図２Ｄは、本発明の一実施形態に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【００２８】
図２Ａに示したように、セル領域（ＣＥＬＬ）および周辺回路領域（ＰＥＲＩ）を含む基板２０を提供する。ここで、周辺回路領域は後続工程によってＰＭＯＳトランジスタが形成されるＰＭＯＳ領域（ＰＥＲＩ ＰＭＯＳ）およびＮＭＯＳトランジスタが形成されるＮＭＯＳ領域（ＰＥＲＩ ＮＭＯＳ）を含む。
【００２９】
次に、セル領域、ＮＭＯＳ領域およびＰＭＯＳ領域を含む基板２０上にパッド酸化膜２１およびパッド窒化膜２２を順に形成した後、パッド窒化膜２２およびパッド酸化膜２１をエッチングして基板２０を所定の深さにエッチングし、複数の素子分離用トレンチを形成する。ここで、素子分離用トレンチの深さは２０００ないし１００００Åであるのが好ましい。
【００３０】
次に、素子分離用トレンチ形成のためのエッチング工程での基板損傷を回復するために酸化工程を行う。これによって複数の素子分離用トレンチの内壁および底面に露出した基板２０の表面に側壁酸化膜２３が形成される。ここで、側壁酸化膜２３の厚さは４０ないし１００Åであるのが好ましい。
【００３１】
次に、側壁酸化膜２３が形成された結果物の全体構造上に第１絶縁膜２４を形成する。ここで、第１絶縁膜２４は、流動性酸化膜を含むことが好ましく、例えば、ＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜またはＰＳＺ（ｐｅｒｈｙｄｒｏ−ｐｏｌｙｓｉｌａｚａｎｅ）系の酸化膜であるのが好ましい。
【００３２】
次に、パッド窒化膜２２の表面が露出するまで平坦化工程を行う。これで、複数の素子分離用トレンチ内に第１絶縁膜２４が埋め込まれ、ＰＭＯＳ領域に位置する素子分離用トレンチにも第１絶縁膜２４が埋め込まれ、ＰＭＯＳ領域に位置する第１素子分離膜が形成される。
【００３３】
図２Ｂに示したように、第１絶縁膜２４が埋め込まれた結果物の全体構造上にフォトレジストを塗布する。このように、平坦化工程が行われた結果物上にフォトレジストを塗布する場合、結果物の表面に段差がないため、容易にフォトレジストを塗布することができ、段差によってフォトレジストの接着力が低下するなどの問題を防止することができる。
【００３４】
次に、フォトレジストに対する露光および現象工程を介して、ＰＭＯＳ領域を覆いつつ、セル領域およびＮＭＯＳ領域をオープンさせたフォトレジストパターン２５を形成する。すなわち、複数のトレンチのうち、第１絶縁膜２４を所定の深さにリセスしようとする一部のトレンチを除外して、残りの領域を覆うフォトレジストパターン２５を形成する。例えば、素子分離用トレンチ内に後続の工程でライナー膜を形成しない領域を覆いつつ、素子分離用トレンチ内に後続の工程でライナー膜を形成しようとする領域をオープンさせたフォトレジストパターンを形成する。
【００３５】
次に、フォトレジストパターン２５をエッチングバリアとしてセル領域およびＮＭＯＳ領域の素子分離用トレンチ内に埋め込まれた第１絶縁膜２４を所定の深さにリセスする。このようにフォトレジストパターン２５をエッチングバリアとして第１絶縁膜２４をリセスするため、複数の素子分離用トレンチのうち一部の素子分離用トレンチ内に埋め込まれた第１絶縁膜２４のみを選択的に所定の深さにリセスすることができる。本図では、上部が所定の厚さだけ除去されたリセス後の第１絶縁膜を図面符号「２４Ａ」で表している。
【００３６】
ここで、第１絶縁膜２４をリセスする深さ（除去する厚さ）は１００ないし１２００Åであるのが好ましい。もちろん、ＰＭＯＳ領域に形成された第１絶縁膜２４は、フォトレジストパターン２５により保護されるため、リセスされない。
【００３７】
この時、第１絶縁膜２４をリセスする過程でトレンチ内壁に形成された側壁酸化膜２３が一部共に除去可能であり、本図では一部除去された側壁酸化膜を図面符号「２３Ａ」で表している。また、本図では第１絶縁膜２４がリセスされた深さと同じ位置まで側壁酸化膜２３Ａが除去され、該当する厚さの分だけトレンチ内壁が露出したものとして示しているが、第１絶縁膜２４Ａ表面の位置より上方のトレンチ内壁に側壁酸化膜２３Ａが残留することもある。
【００３８】
図２Ｃに示したように、フォトレジストパターン２５を除去する。ここで、フォトレジストパターン２５は段差がない平たい表面上に形成されているため、残留物を残さずに容易に除去され得る。
【００３９】
次に、結果物の全面に沿ってライナー膜２６、２７を形成する。例えば、結果物の全面に沿ってライナー酸化膜２６を形成した後、ライナー酸化膜２６が形成された結果物の全面に沿ってライナー窒化膜２７を形成するのが好ましい。このような場合、側壁酸化膜２３Ａが一部除去されて露出したトレンチの内壁上にライナー酸化膜２６が形成される。
【００４０】
この時、セル領域と周辺回路領域に同時にライナー膜２６、２７が形成される。ただし、セル領域およびＮＭＯＳ領域では、第１絶縁膜２４が所定の深さにリセスされて形成された第１絶縁膜２４Ａの上面を含むトレンチの全面に沿ってライナー膜２６、２７が形成される反面、ＰＭＯＳ領域ではパッド窒化膜２２および第１絶縁膜２４上にライナー膜２６、２７が形成される。すなわち、セル領域およびＮＭＯＳ領域では素子分離用トレンチ内にライナー膜２６、２７が形成される反面、ＰＭＯＳ領域では素子分離用トレンチ内にライナー膜２６、２７が形成されない。ここで、ＰＭＯＳ領域のパッド窒化膜２２および第１絶縁膜２４上に形成されたライナー膜２６、２７は後続の平坦化工程によって除去されるものであるため、ライナー膜２６、２７がセル領域およびＮＭＯＳ領域に限り形成されるものとみることができる。
【００４１】
ここで、ライナー酸化膜２６の厚さは３０ないし２００Åであるのが好ましく、ライナー窒化膜２７の厚さは２０ないし２００Åであるのが好ましい。
【００４２】
図２Ｄに示したように、ライナー膜２６、２７が形成された結果物の全体構造上に第２絶縁膜２８を形成する。ここで、第２絶縁膜２８は、第１絶縁膜２４に比べて相対的に緻密度が高い絶縁膜を含むのが好ましく、例えば、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜またはＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜を含むのが好ましい。また、第２絶縁膜２８の厚さは４０００ないし１５０００Åであるのが好ましい。
【００４３】
次に、パッド窒化膜２２の表面が露出するまで平坦化工程を行う。平坦化工程を行う過程でＰＭＯＳ領域のパッド窒化膜２２上に形成されたライナー膜２６、２７は、研磨される反面、セル領域およびＮＭＯＳ領域の素子分離用トレンチ内に形成されたライナー膜２６、２７は残留することになる。すなわち、平坦化工程を行う過程でＰＭＯＳ領域に形成されたライナー膜２６、２７はすべて除去される。本図では平坦化工程によって研磨された後に残存するライナー酸化膜を図面符号「２６Ａ」で表し、残存するライナー窒化膜を図面符号「２７Ａ」で表している。
【００４４】
これで、ライナー膜２６Ａ、２７Ａが形成された素子分離用トレンチ内に第２絶縁膜２８が埋め込まれ、セル領域およびＮＭＯＳ領域に第１絶縁膜２４Ａ、第２絶縁膜２８、および、第１絶縁膜２４Ａと第２絶縁膜２８との間に介在したライナー膜２６Ａ、２７Ａを含む第２素子分離膜が形成される。
【００４５】
次に、パッド窒化膜２２およびパッド酸化膜２１を除去して基板２０の表面を露出させることで、最終的にＳＴＩ構造が完成される。この時、パッド窒化膜２２およびパッド酸化膜２１を除去する過程でライナー膜２６Ａ、２７Ａが一部共にエッチング可能である。
【００４６】
前述したような本発明によれば、セル領域、ＮＭＯＳ領域およびＰＭＯＳ領域に位置する複数の素子分離膜を含む半導体装置を製造する場合において、第１絶縁膜２４Ａを含む第１素子分離膜、並びに、第１絶縁膜２４Ａ、第２絶縁膜２８、および、第１絶縁膜２４Ａと第２絶縁膜２８との間に介在したライナー膜２６Ａ、２７Ａを含む第２素子分離膜、を含む半導体装置を製造することができる。特に、ＰＭＯＳ領域には第１素子分離膜を形成し、セル領域およびＮＭＯＳ領域には第２素子分離膜を形成することができる。
【００４７】
セル領域およびＮＭＯＳ領域の場合、第２素子分離膜内にライナー膜２６Ａ、２７Ａを介在させることによって基板１０のストレスを減少させ、基板１０の不純物が素子分離膜内に移動することを防止することができる。もちろん、第１絶縁膜２４Ａを形成した後にライナー膜２６Ａ、２７Ａを形成するため、素子分離用トレンチの上部側壁に限りライナー膜２６Ａ、２７Ａが形成されるが、基板１０のストレスおよび不純物移動は大部分素子分離用トレンチの上部で主に発生する問題であるため、ライナー膜２６Ａ、２７Ａはその役割を十分に遂行することができる。
【００４８】
ＰＭＯＳ領域の場合、第１素子分離膜内にライナー膜２６Ａ、２７Ａを介在させないことによって電荷のトラップによるＨＥＩＰ現象を防止することができる。また、基板１０に加えられるストレスによってグリッド間の間隔が広くなり、それに応じて、ホールの移動が容易になるストレインドシリコン（ｓｔｒａｉｎｅｄ Ｓｉ）効果が誘発される。したがって、電流特性を改善することができる。
【００４９】
この他にも、ＰＭＯＳ領域上に形成されたフォトレジストパターン２５を利用してセル領域およびＮＭＯＳ領域の第１絶縁膜２４Ａのみを選択的にリセスした後にライナー膜２６Ａ、２７Ａを形成することによって、セル領域およびＮＭＯＳ領域の素子分離用トレンチ内に限り選択的にライナー膜２６Ａ、２７Ａが形成され、ＰＭＯＳ領域の素子分離用トレンチ内にはライナー膜２６Ａ、２７Ａが形成されない。したがって、ＰＭＯＳ領域の素子分離用トレンチ内に形成されたライナー膜を除去するための燐酸ディップアウト工程などを行う必要がなく、それに応じて、製造工程を単純化して製造単価を低くすることができる。
【００５０】
それだけでなく、第１絶縁膜を形成した後にライナー膜２６Ａ、２７Ａを形成するため、第２素子分離膜の第２絶縁膜２８の埋め込み時にトレンチの縦横比（アスペクト比）が小さくなる。したがって、ギャップフィル特性を向上可能であり、ボイド（ｖｏｉｄ）の発生を防止することができる。もちろん、第２素子分離膜が二重膜で形成されるのに反して、第１素子分離膜は単一膜で構成されるが、第１素子分離膜が位置するＰＭＯＳ領域の場合、セル領域またはＮＭＯＳ領域に比べてコンタクトプラグなどの形成による素子分離膜の損傷が少ない。したがって、第１素子分離膜が相対的に緻密度が低い第１絶縁膜のみに構成されても特性には問題がない。
【００５１】
本発明の技術思想は上記した好ましい実施形態により具体的に説明されたが、上記した実施形態は、本発明の説明のためのものであり、本発明を制限するためのものでないことに注意しなければならない。また、本発明の技術分野における通常の知識を有する者ならば、本発明の技術思想の範囲内で、上記以外の多様な実施形態が可能であることを理解するであろう。
【符号の説明】
【００５２】
２０ 基板
２１ パッド酸化膜
２２ パッド窒化膜
２３、２３Ａ 側壁酸化膜
２４、２４Ａ 第１絶縁膜
２５ フォトレジストパターン
２６、２６Ａ ライナー酸化膜
２７、２７Ａ ライナー窒化膜
２８ 第２絶縁膜
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものであり、より詳細には、素子分離膜を含む半導体装置および半導体装置の素子分離膜形成方法に関するものである。
【背景技術】
【０００２】
半導体装置は、素子間を分離するための素子分離膜を含んでおり、半導体装置の集積度が向上することによって従来のロコス（ＬＯＣＯＳ）工程では素子分離膜を形成するのに限界が生じている。したがって、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程によって素子分離膜を形成する方法が一般的に使用される。
【０００３】
以下、図面を参照して従来技術に係る半導体装置の素子分離膜形成方法を検討する。
【０００４】
図１Ａないし図１Ｄは、従来技術に係る半導体装置の素子分離膜形成方法を説明するための断面図である。
【０００５】
図１Ａに示したように、セル領域（ＣＥＬＬ）および周辺回路領域（ＰＥＲＩ）を含む基板１０を提供する。ここで、周辺回路領域は、後続工程によってＰＭＯＳトランジスタが形成されるＰＭＯＳ領域（ＰＥＲＩ ＰＭＯＳ）およびＮＭＯＳトランジスタが形成されるＮＭＯＳ領域（ＰＥＲＩ ＮＭＯＳ）を含む。
【０００６】
次に、基板１０上にパッド酸化膜１１およびパッド窒化膜１２を順に形成した後、パッド窒化膜１２およびパッド酸化膜１１をエッチングして基板１０を所定の深さにエッチングし複数の素子分離用トレンチを形成する。
【０００７】
次に、素子分離用トレンチ形成のためのエッチング工程での基板損傷を回復するために酸化工程を行う。これによって、複数の素子分離用トレンチの内壁および底面に露出した基板１０の表面に側壁酸化膜１３が形成される。
【０００８】
次に、側壁酸化膜１３が形成された結果物の全面に沿ってライナー窒化膜１４およびライナー酸化膜１５を順に形成する。ここで、ライナー窒化膜１４およびライナー酸化膜１５はセル領域および周辺回路領域に同時に形成される。特に、ライナー窒化膜１４およびライナー酸化膜１５がセル領域および周辺回路領域の素子分離用トレンチ全面に沿って形成されるため、セル領域および周辺回路領域に位置する素子分離膜がライナー窒化膜１４およびライナー酸化膜１５を含むことになる。
【０００９】
このようにライナー酸化膜１５を形成することによって、後続工程で蒸着される第１絶縁膜の蒸着力を高めることができる。また、ライナー窒化膜１４を形成することによって基板１０のストレスを減少させ、後続の熱工程時に素子分離膜内の不純物が基板１０に広散するのを防止することができる。したがって、半導体装置のリフレッシュ特性を向上させることができる。
【００１０】
しかし、ＰＭＯＳ領域に形成されたライナー窒化膜１４は、ホット電子（ｈｏｔ ｅｌｅｃｔｒｏｎ）をトラップしてホール（ｈｏｌｅ）に対する引力を誘発することになる。したがって、素子分離用トレンチの内壁にホールが蓄積されてチャネル幅を減少させることになり、それに応じて、ホット電子によるパンチスルー（ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｄｕｃｅｄ Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ；ＨＥＩＰ）現象を誘発することになる。すなわち、ＰＭＯＳトランジスタのソース／ドレインで漏洩電流が発生することになる。
【００１１】
したがって、後続ではＰＭＯＳ領域に形成されたライナー窒化膜１４を選択的に除去するための工程が遂行される。
【００１２】
図１Ｂに示したように、ライナー窒化膜１４およびライナー酸化膜１５が形成された結果物上にフォトレジストを塗布した後、露光および現象工程によって、セル領域およびＮＭＯＳ領域を覆いつつＰＭＯＳ領域をオープンさせるフォトレジストパターン１６を形成する。
【００１３】
次に、フォトレジストパターン１６をエッチングバリアとしてＰＭＯＳ領域に露出したライナー酸化膜１５を除去する。これで、ＰＭＯＳ領域のライナー窒化膜１４が露出する。
【００１４】
図１Ｃに示したように、フォトレジストパターン１６を除去した後、セル領域およびＮＭＯＳ領域のライナー酸化膜１５をエッチングバリアとしてＰＭＯＳ領域のライナー窒化膜１４を除去する。これによって、ＰＭＯＳ領域のライナー窒化膜１４を選択的に除去することができる。
【００１５】
図１Ｄに示したように、結果物の全体構造上に絶縁膜１７を形成した後、パッド窒化膜１２の表面が露出するまで平坦化工程を行う。これで、セル領域および周辺回路領域に絶縁膜１７を含む複数の素子分離膜が形成される。
【００１６】
次に、パッド窒化膜１２およびパッド酸化膜１１を除去して基板１０の表面を露出させることで、最終的にＳＴＩ構造が完成する。この時、パッド窒化膜１２およびパッド酸化膜１１を除去する過程でライナー酸化膜１５、ライナー窒化膜１４および絶縁膜１７が一部共に除去され得る。本図面では、一部除去されたライナー酸化膜を図面符号「１５Ａ」で示し、ライナー窒化膜を図面符号「１４Ａ」で示している。
【００１７】
しかし、前述したような従来技術によれば、セル領域と周辺回路領域に同時にライナー窒化膜１４を形成するため、ＰＭＯＳ領域のライナー窒化膜１４を除去する過程でいくつかの問題が発生する。
【００１８】
第１に、フォトレジストの塗布および除去が容易でない。先に、図１Ｂで説明したように、ＰＭＯＳ領域をオープンするフォトレジストパターン１６を形成するために、素子分離用トレンチが含まれた中間結果物上にフォトレジストを塗布する。このとき、段差がある中間結果物上にフォトレジストを塗布するため、フォトレジストが円滑に塗布されず、フォトレジストの接着力が低いという問題がある。また、フォトレジストの除去時にも段差内に形成されたフォトレジストが完璧には除去されず、残留物（ｒｅｓｉｄｕｅ）が残ることになる問題がある。
【００１９】
第２に、製造工程が複雑で製造単価が高い。先に、図１Ｃで説明したように、ライナー酸化膜１５を除去した後、フォトレジストパターン１６を除去しなければならないが、フォトレジストパターン１６の除去工程は一般的にフォトレジストストリップ（ＰＲ ｓｔｒｉｐ）工程によって行われる。また、ライナー窒化膜１４の除去工程は一般的に燐酸を利用した湿式ディップアウト工程によって行われる。すなわち、ＰＭＯＳ領域に形成されたライナー窒化膜１４を選択的に除去するために製造工程が複雑になって製造単価が高くなるという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
本発明は上記した問題を解決するために提案されたものであり、ＰＭＯＳ領域を除外した領域に限り、選択的にライナー窒化膜が形成された半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記の目的を達成するために提案された本発明に係る第１の半導体装置の製造方法は、基板をエッチングして複数のトレンチを形成するトレンチ形成ステップと、前記複数のトレンチ内に第１絶縁膜を埋め込んで第１素子分離膜を形成する第１素子分離膜形成ステップと、前記複数のトレンチのうち一部のトレンチ内に埋め込まれた前記第１絶縁膜を所定の深さにリセスする第１絶縁膜リセスステップと、前記第１絶縁膜が所定の深さにリセスされた前記一部のトレンチの全面にライナー膜を形成するライナー膜形成ステップと、前記ライナー膜が形成された前記一部のトレンチ内に第２絶縁膜を埋め込んで第２素子分離膜を形成する第２素子分離膜形成ステップと、を含むことを特徴とする。
【００２２】
また、本発明に係る第２の半導体装置の製造方法は、セル領域、ＮＭＯＳ領域およびＰＭＯＳ領域を含む基板をエッチングして複数のトレンチを形成するトレンチ形成ステップと、前記複数のトレンチ内に第１絶縁膜を埋め込んで前記ＰＭＯＳ領域に位置する第１素子分離膜を形成するステップと、前記第１絶縁膜が埋め込まれた結果物上に前記ＰＭＯＳ領域を覆うフォトレジストパターンを形成するステップと、前記フォトレジストパターンをエッチングバリアとして前記セル領域および前記ＮＭＯＳ領域のトレンチ内に埋め込まれた第１絶縁膜を所定の深さにリセスするステップと、前記第１絶縁膜が所定の深さにリセスされた結果物の全面に沿ってライナー膜を形成するステップと、前記ライナー膜が形成された結果物の全体構造上に第２絶縁膜を形成するステップと、前記基板の表面が露出するまで平坦化工程を行い前記セル領域および前記ＮＭＯＳ領域に位置する第２素子分離膜を形成するステップと、を含むことを特徴とする。
【００２３】
また、本発明に係る半導体装置は、セル領域またはＮＭＯＳ領域、及び、ＰＭＯＳ領域に位置する複数の素子分離膜を含む半導体装置であって、前記複数の素子分離膜が、第１絶縁膜を含む第１素子分離膜と、第１絶縁膜、第２絶縁膜、および、前記第１絶縁膜と前記第２絶縁膜との間に介在したライナー膜を含む第２素子分離膜とを含むことを特徴とする。
【発明の効果】
【００２４】
本発明によれば、ＰＭＯＳ領域を除外した領域に限り、選択的にライナー窒化膜を形成することができる。したがって、ＰＭＯＳ領域に形成されたライナー窒化膜を除去するための別途の工程を行う必要がなく、それによって製造工程を単純化して製造単価を低くすることができる。
【図面の簡単な説明】
【００２５】
【図１Ａ】従来技術に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【図１Ｂ】従来技術に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【図１Ｃ】従来技術に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【図１Ｄ】従来技術に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【図２Ａ】本発明の一実施形態に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【図２Ｂ】本発明の一実施形態に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【図２Ｃ】本発明の一実施形態に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【図２Ｄ】本発明の一実施形態に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【発明を実施するための形態】
【００２６】
以下では、本発明の最も好ましい実施形態が説明される。各図において、厚さと間隔とは、説明の便宜を考慮して表現されており、実際の物理的厚さに比べて誇張されて示されている場合がある。本発明の説明において、本発明の要旨と関係がない公知の構成は省略されている場合がある。各図面に示された構成要素への参照符号の付加において、同一の構成要素に限っては、たとえ他の図面上に表示されたとしても、可能な限り同一の符号を付するようにしたことに留意されたい。
【００２７】
図２Ａないし図２Ｄは、本発明の一実施形態に係る半導体装置の素子分離膜形成方法の工程を説明するための断面図である。
【００２８】
図２Ａに示したように、セル領域（ＣＥＬＬ）および周辺回路領域（ＰＥＲＩ）を含む基板２０を提供する。ここで、周辺回路領域は後続工程によってＰＭＯＳトランジスタが形成されるＰＭＯＳ領域（ＰＥＲＩ ＰＭＯＳ）およびＮＭＯＳトランジスタが形成されるＮＭＯＳ領域（ＰＥＲＩ ＮＭＯＳ）を含む。
【００２９】
次に、セル領域、ＮＭＯＳ領域およびＰＭＯＳ領域を含む基板２０上にパッド酸化膜２１およびパッド窒化膜２２を順に形成した後、パッド窒化膜２２およびパッド酸化膜２１をエッチングして基板２０を所定の深さにエッチングし、複数の素子分離用トレンチを形成する。ここで、素子分離用トレンチの深さは２０００ないし１００００Åであるのが好ましい。
【００３０】
次に、素子分離用トレンチ形成のためのエッチング工程での基板損傷を回復するために酸化工程を行う。これによって複数の素子分離用トレンチの内壁および底面に露出した基板２０の表面に側壁酸化膜２３が形成される。ここで、側壁酸化膜２３の厚さは４０ないし１００Åであるのが好ましい。
【００３１】
次に、側壁酸化膜２３が形成された結果物の全体構造上に第１絶縁膜２４を形成する。ここで、第１絶縁膜２４は、流動性酸化膜を含むことが好ましく、例えば、ＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜またはＰＳＺ（ｐｅｒｈｙｄｒｏ−ｐｏｌｙｓｉｌａｚａｎｅ）系の酸化膜であるのが好ましい。
【００３２】
次に、パッド窒化膜２２の表面が露出するまで平坦化工程を行う。これで、複数の素子分離用トレンチ内に第１絶縁膜２４が埋め込まれ、ＰＭＯＳ領域に位置する素子分離用トレンチにも第１絶縁膜２４が埋め込まれ、ＰＭＯＳ領域に位置する第１素子分離膜が形成される。
【００３３】
図２Ｂに示したように、第１絶縁膜２４が埋め込まれた結果物の全体構造上にフォトレジストを塗布する。このように、平坦化工程が行われた結果物上にフォトレジストを塗布する場合、結果物の表面に段差がないため、容易にフォトレジストを塗布することができ、段差によってフォトレジストの接着力が低下するなどの問題を防止することができる。
【００３４】
次に、フォトレジストに対する露光および現象工程を介して、ＰＭＯＳ領域を覆いつつ、セル領域およびＮＭＯＳ領域をオープンさせたフォトレジストパターン２５を形成する。すなわち、複数のトレンチのうち、第１絶縁膜２４を所定の深さにリセスしようとする一部のトレンチを除外して、残りの領域を覆うフォトレジストパターン２５を形成する。例えば、素子分離用トレンチ内に後続の工程でライナー膜を形成しない領域を覆いつつ、素子分離用トレンチ内に後続の工程でライナー膜を形成しようとする領域をオープンさせたフォトレジストパターンを形成する。
【００３５】
次に、フォトレジストパターン２５をエッチングバリアとしてセル領域およびＮＭＯＳ領域の素子分離用トレンチ内に埋め込まれた第１絶縁膜２４を所定の深さにリセスする。このようにフォトレジストパターン２５をエッチングバリアとして第１絶縁膜２４をリセスするため、複数の素子分離用トレンチのうち一部の素子分離用トレンチ内に埋め込まれた第１絶縁膜２４のみを選択的に所定の深さにリセスすることができる。本図では、上部が所定の厚さだけ除去されたリセス後の第１絶縁膜を図面符号「２４Ａ」で表している。
【００３６】
ここで、第１絶縁膜２４をリセスする深さ（除去する厚さ）は１００ないし１２００Åであるのが好ましい。もちろん、ＰＭＯＳ領域に形成された第１絶縁膜２４は、フォトレジストパターン２５により保護されるため、リセスされない。
【００３７】
この時、第１絶縁膜２４をリセスする過程でトレンチ内壁に形成された側壁酸化膜２３が一部共に除去可能であり、本図では一部除去された側壁酸化膜を図面符号「２３Ａ」で表している。また、本図では第１絶縁膜２４がリセスされた深さと同じ位置まで側壁酸化膜２３Ａが除去され、該当する厚さの分だけトレンチ内壁が露出したものとして示しているが、第１絶縁膜２４Ａ表面の位置より上方のトレンチ内壁に側壁酸化膜２３Ａが残留することもある。
【００３８】
図２Ｃに示したように、フォトレジストパターン２５を除去する。ここで、フォトレジストパターン２５は段差がない平たい表面上に形成されているため、残留物を残さずに容易に除去され得る。
【００３９】
次に、結果物の全面に沿ってライナー膜２６、２７を形成する。例えば、結果物の全面に沿ってライナー酸化膜２６を形成した後、ライナー酸化膜２６が形成された結果物の全面に沿ってライナー窒化膜２７を形成するのが好ましい。このような場合、側壁酸化膜２３Ａが一部除去されて露出したトレンチの内壁上にライナー酸化膜２６が形成される。
【００４０】
この時、セル領域と周辺回路領域に同時にライナー膜２６、２７が形成される。ただし、セル領域およびＮＭＯＳ領域では、第１絶縁膜２４が所定の深さにリセスされて形成された第１絶縁膜２４Ａの上面を含むトレンチの全面に沿ってライナー膜２６、２７が形成される反面、ＰＭＯＳ領域ではパッド窒化膜２２および第１絶縁膜２４上にライナー膜２６、２７が形成される。すなわち、セル領域およびＮＭＯＳ領域では素子分離用トレンチ内にライナー膜２６、２７が形成される反面、ＰＭＯＳ領域では素子分離用トレンチ内にライナー膜２６、２７が形成されない。ここで、ＰＭＯＳ領域のパッド窒化膜２２および第１絶縁膜２４上に形成されたライナー膜２６、２７は後続の平坦化工程によって除去されるものであるため、ライナー膜２６、２７がセル領域およびＮＭＯＳ領域に限り形成されるものとみることができる。
【００４１】
ここで、ライナー酸化膜２６の厚さは３０ないし２００Åであるのが好ましく、ライナー窒化膜２７の厚さは２０ないし２００Åであるのが好ましい。
【００４２】
図２Ｄに示したように、ライナー膜２６、２７が形成された結果物の全体構造上に第２絶縁膜２８を形成する。ここで、第２絶縁膜２８は、第１絶縁膜２４に比べて相対的に緻密度が高い絶縁膜を含むのが好ましく、例えば、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜またはＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜を含むのが好ましい。また、第２絶縁膜２８の厚さは４０００ないし１５０００Åであるのが好ましい。
【００４３】
次に、パッド窒化膜２２の表面が露出するまで平坦化工程を行う。平坦化工程を行う過程でＰＭＯＳ領域のパッド窒化膜２２上に形成されたライナー膜２６、２７は、研磨される反面、セル領域およびＮＭＯＳ領域の素子分離用トレンチ内に形成されたライナー膜２６、２７は残留することになる。すなわち、平坦化工程を行う過程でＰＭＯＳ領域に形成されたライナー膜２６、２７はすべて除去される。本図では平坦化工程によって研磨された後に残存するライナー酸化膜を図面符号「２６Ａ」で表し、残存するライナー窒化膜を図面符号「２７Ａ」で表している。
【００４４】
これで、ライナー膜２６Ａ、２７Ａが形成された素子分離用トレンチ内に第２絶縁膜２８が埋め込まれ、セル領域およびＮＭＯＳ領域に第１絶縁膜２４Ａ、第２絶縁膜２８、および、第１絶縁膜２４Ａと第２絶縁膜２８との間に介在したライナー膜２６Ａ、２７Ａを含む第２素子分離膜が形成される。
【００４５】
次に、パッド窒化膜２２およびパッド酸化膜２１を除去して基板２０の表面を露出させることで、最終的にＳＴＩ構造が完成される。この時、パッド窒化膜２２およびパッド酸化膜２１を除去する過程でライナー膜２６Ａ、２７Ａが一部共にエッチング可能である。
【００４６】
前述したような本発明によれば、セル領域、ＮＭＯＳ領域およびＰＭＯＳ領域に位置する複数の素子分離膜を含む半導体装置を製造する場合において、第１絶縁膜２４Ａを含む第１素子分離膜、並びに、第１絶縁膜２４Ａ、第２絶縁膜２８、および、第１絶縁膜２４Ａと第２絶縁膜２８との間に介在したライナー膜２６Ａ、２７Ａを含む第２素子分離膜、を含む半導体装置を製造することができる。特に、ＰＭＯＳ領域には第１素子分離膜を形成し、セル領域およびＮＭＯＳ領域には第２素子分離膜を形成することができる。
【００４７】
セル領域およびＮＭＯＳ領域の場合、第２素子分離膜内にライナー膜２６Ａ、２７Ａを介在させることによって基板１０のストレスを減少させ、基板１０の不純物が素子分離膜内に移動することを防止することができる。もちろん、第１絶縁膜２４Ａを形成した後にライナー膜２６Ａ、２７Ａを形成するため、素子分離用トレンチの上部側壁に限りライナー膜２６Ａ、２７Ａが形成されるが、基板１０のストレスおよび不純物移動は大部分素子分離用トレンチの上部で主に発生する問題であるため、ライナー膜２６Ａ、２７Ａはその役割を十分に遂行することができる。
【００４８】
ＰＭＯＳ領域の場合、第１素子分離膜内にライナー膜２６Ａ、２７Ａを介在させないことによって電荷のトラップによるＨＥＩＰ現象を防止することができる。また、基板１０に加えられるストレスによってグリッド間の間隔が広くなり、それに応じて、ホールの移動が容易になるストレインドシリコン（ｓｔｒａｉｎｅｄ Ｓｉ）効果が誘発される。したがって、電流特性を改善することができる。
【００４９】
この他にも、ＰＭＯＳ領域上に形成されたフォトレジストパターン２５を利用してセル領域およびＮＭＯＳ領域の第１絶縁膜２４Ａのみを選択的にリセスした後にライナー膜２６Ａ、２７Ａを形成することによって、セル領域およびＮＭＯＳ領域の素子分離用トレンチ内に限り選択的にライナー膜２６Ａ、２７Ａが形成され、ＰＭＯＳ領域の素子分離用トレンチ内にはライナー膜２６Ａ、２７Ａが形成されない。したがって、ＰＭＯＳ領域の素子分離用トレンチ内に形成されたライナー膜を除去するための燐酸ディップアウト工程などを行う必要がなく、それに応じて、製造工程を単純化して製造単価を低くすることができる。
【００５０】
それだけでなく、第１絶縁膜を形成した後にライナー膜２６Ａ、２７Ａを形成するため、第２素子分離膜の第２絶縁膜２８の埋め込み時にトレンチの縦横比（アスペクト比）が小さくなる。したがって、ギャップフィル特性を向上可能であり、ボイド（ｖｏｉｄ）の発生を防止することができる。もちろん、第２素子分離膜が二重膜で形成されるのに反して、第１素子分離膜は単一膜で構成されるが、第１素子分離膜が位置するＰＭＯＳ領域の場合、セル領域またはＮＭＯＳ領域に比べてコンタクトプラグなどの形成による素子分離膜の損傷が少ない。したがって、第１素子分離膜が相対的に緻密度が低い第１絶縁膜のみに構成されても特性には問題がない。
【００５１】
本発明の技術思想は上記した好ましい実施形態により具体的に説明されたが、上記した実施形態は、本発明の説明のためのものであり、本発明を制限するためのものでないことに注意しなければならない。また、本発明の技術分野における通常の知識を有する者ならば、本発明の技術思想の範囲内で、上記以外の多様な実施形態が可能であることを理解するであろう。
【符号の説明】
【００５２】
２０ 基板
２１ パッド酸化膜
２２ パッド窒化膜
２３、２３Ａ 側壁酸化膜
２４、２４Ａ 第１絶縁膜
２５ フォトレジストパターン
２６、２６Ａ ライナー酸化膜
２７、２７Ａ ライナー窒化膜
２８ 第２絶縁膜
【特許請求の範囲】
【請求項１】
基板をエッチングして複数のトレンチを形成するトレンチ形成ステップと、
前記複数のトレンチ内に第１絶縁膜を埋め込んで第１素子分離膜を形成する第１素子分離膜形成ステップと、
前記複数のトレンチのうち一部のトレンチ内に埋め込まれた前記第１絶縁膜を所定の深さにリセスする第１絶縁膜リセスステップと、
前記第１絶縁膜が所定の深さにリセスされた前記一部のトレンチの全面にライナー膜を形成するライナー膜形成ステップと、
前記ライナー膜が形成された前記一部のトレンチ内に第２絶縁膜を埋め込んで第２素子分離膜を形成する第２素子分離膜形成ステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチ形成ステップの後に、
酸化工程によって前記トレンチの内壁に側壁酸化膜を形成するステップをさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１素子分離膜形成ステップの後に、
前記第１絶縁膜が埋め込まれた結果物上に、前記一部のトレンチを除外した領域を覆うフォトレジストパターンを形成するステップをさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１絶縁膜リセスステップが、
前記フォトレジストパターンをエッチングバリアとして前記一部のトレンチ内に埋め込まれた第１絶縁膜を所定の厚さだけ除去してリセスするステップであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１絶縁膜リセスステップの後に、
前記フォトレジストパターンを除去するステップをさらに含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記ライナー膜形成ステップが、
前記第１絶縁膜が所定の深さにリセスされた結果物の全面に沿ってライナー酸化膜を形成するステップと、
前記ライナー酸化膜が形成された結果物の全面に沿ってライナー窒化膜を形成するステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第２素子分離膜形成ステップが、
前記ライナー膜が形成された結果物の全体構造上に第２絶縁膜を形成するステップと、
前記基板の表面が露出するように平坦化工程を行うステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第１素子分離膜が、前記第１絶縁膜を含みＰＭＯＳ領域に位置し、
前記第２素子分離膜が、所定の深さにリセスされた第１絶縁膜、前記第２絶縁膜、および、前記第１絶縁膜と前記第２絶縁膜との間に介在した前記ライナー膜を含み、セル領域またはＮＭＯＳ領域に位置することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
セル領域、ＮＭＯＳ領域およびＰＭＯＳ領域を含む基板をエッチングして複数のトレンチを形成するトレンチ形成ステップと、
前記複数のトレンチ内に第１絶縁膜を埋め込んで前記ＰＭＯＳ領域に位置する第１素子分離膜を形成するステップと、
前記第１絶縁膜が埋め込まれた結果物上に前記ＰＭＯＳ領域を覆うフォトレジストパターンを形成するステップと、
前記フォトレジストパターンをエッチングバリアとして前記セル領域および前記ＮＭＯＳ領域のトレンチ内に埋め込まれた第１絶縁膜を所定の深さにリセスするステップと、
前記第１絶縁膜が所定の深さにリセスされた結果物の全面に沿ってライナー膜を形成するステップと、
前記ライナー膜が形成された結果物の全体構造上に第２絶縁膜を形成するステップと、
前記基板の表面が露出するまで平坦化工程を行い、前記セル領域および前記ＮＭＯＳ領域に位置する第２素子分離膜を形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記トレンチ形成ステップの後に、
酸化工程によって前記トレンチの内壁に側壁酸化膜を形成するステップをさらに含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
セル領域またはＮＭＯＳ領域、及び、ＰＭＯＳ領域に位置する複数の素子分離膜を含む半導体装置であって、
前記複数の素子分離膜が、
第１絶縁膜を含む第１素子分離膜と、
第１絶縁膜、第２絶縁膜、および、前記第１絶縁膜と前記第２絶縁膜との間に介在したライナー膜を含む第２素子分離膜と、
を含むことを特徴とする半導体装置。
【請求項１２】
前記第１素子分離膜が、前記ＰＭＯＳ領域に位置し、
前記第２素子分離膜が、前記セル領域または前記ＮＭＯＳ領域に位置することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ライナー膜が、
ライナー酸化膜またはライナー窒化膜を含むことを特徴とする請求項１１に記載の半導体装置。
【請求項１】
基板をエッチングして複数のトレンチを形成するトレンチ形成ステップと、
前記複数のトレンチ内に第１絶縁膜を埋め込んで第１素子分離膜を形成する第１素子分離膜形成ステップと、
前記複数のトレンチのうち一部のトレンチ内に埋め込まれた前記第１絶縁膜を所定の深さにリセスする第１絶縁膜リセスステップと、
前記第１絶縁膜が所定の深さにリセスされた前記一部のトレンチの全面にライナー膜を形成するライナー膜形成ステップと、
前記ライナー膜が形成された前記一部のトレンチ内に第２絶縁膜を埋め込んで第２素子分離膜を形成する第２素子分離膜形成ステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチ形成ステップの後に、
酸化工程によって前記トレンチの内壁に側壁酸化膜を形成するステップをさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１素子分離膜形成ステップの後に、
前記第１絶縁膜が埋め込まれた結果物上に、前記一部のトレンチを除外した領域を覆うフォトレジストパターンを形成するステップをさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１絶縁膜リセスステップが、
前記フォトレジストパターンをエッチングバリアとして前記一部のトレンチ内に埋め込まれた第１絶縁膜を所定の厚さだけ除去してリセスするステップであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１絶縁膜リセスステップの後に、
前記フォトレジストパターンを除去するステップをさらに含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記ライナー膜形成ステップが、
前記第１絶縁膜が所定の深さにリセスされた結果物の全面に沿ってライナー酸化膜を形成するステップと、
前記ライナー酸化膜が形成された結果物の全面に沿ってライナー窒化膜を形成するステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第２素子分離膜形成ステップが、
前記ライナー膜が形成された結果物の全体構造上に第２絶縁膜を形成するステップと、
前記基板の表面が露出するように平坦化工程を行うステップと、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第１素子分離膜が、前記第１絶縁膜を含みＰＭＯＳ領域に位置し、
前記第２素子分離膜が、所定の深さにリセスされた第１絶縁膜、前記第２絶縁膜、および、前記第１絶縁膜と前記第２絶縁膜との間に介在した前記ライナー膜を含み、セル領域またはＮＭＯＳ領域に位置することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
セル領域、ＮＭＯＳ領域およびＰＭＯＳ領域を含む基板をエッチングして複数のトレンチを形成するトレンチ形成ステップと、
前記複数のトレンチ内に第１絶縁膜を埋め込んで前記ＰＭＯＳ領域に位置する第１素子分離膜を形成するステップと、
前記第１絶縁膜が埋め込まれた結果物上に前記ＰＭＯＳ領域を覆うフォトレジストパターンを形成するステップと、
前記フォトレジストパターンをエッチングバリアとして前記セル領域および前記ＮＭＯＳ領域のトレンチ内に埋め込まれた第１絶縁膜を所定の深さにリセスするステップと、
前記第１絶縁膜が所定の深さにリセスされた結果物の全面に沿ってライナー膜を形成するステップと、
前記ライナー膜が形成された結果物の全体構造上に第２絶縁膜を形成するステップと、
前記基板の表面が露出するまで平坦化工程を行い、前記セル領域および前記ＮＭＯＳ領域に位置する第２素子分離膜を形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記トレンチ形成ステップの後に、
酸化工程によって前記トレンチの内壁に側壁酸化膜を形成するステップをさらに含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
セル領域またはＮＭＯＳ領域、及び、ＰＭＯＳ領域に位置する複数の素子分離膜を含む半導体装置であって、
前記複数の素子分離膜が、
第１絶縁膜を含む第１素子分離膜と、
第１絶縁膜、第２絶縁膜、および、前記第１絶縁膜と前記第２絶縁膜との間に介在したライナー膜を含む第２素子分離膜と、
を含むことを特徴とする半導体装置。
【請求項１２】
前記第１素子分離膜が、前記ＰＭＯＳ領域に位置し、
前記第２素子分離膜が、前記セル領域または前記ＮＭＯＳ領域に位置することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ライナー膜が、
ライナー酸化膜またはライナー窒化膜を含むことを特徴とする請求項１１に記載の半導体装置。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【公開番号】特開２０１１−９７０１５（Ｐ２０１１−９７０１５Ａ）
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願番号】特願２０１０−１４５７８８（Ｐ２０１０−１４５７８８）
【出願日】平成２２年６月２８日（２０１０．６．２８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願日】平成２２年６月２８日（２０１０．６．２８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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