【課題】 信頼性が向上しているとともに比較的低い電圧でプログラムされることが可能な電気ヒューズを提供する。
【解決手段】 電気ヒューズは、半導体基板と、導電性または一部導電性のポリシリコンを具備するゲートと、を具備する。半導体基板はゲートの近くにおいてアモルファス化されたパイプ領域を具備するとともにパイプ領域に隣接する第１、第２電極領域を具備する。電気ヒューズは、第１、第２電極領域内の半導体基板上の金属シリサイド層をさらに具備する。金属シリサイドは、ニッケル・シリサイド、コバルト・シリサイド、チタン・シリサイド、パラジウム・シリサイド、プラチナ・シリサイド、エルビウム・シリサイド、およびこれらの組合せからなる群から選択される。 （もっと読む）

【課題】半導体装置及びその形成方法を提供する。
【解決手段】セルゲートパターン及び周辺ゲートパターン周辺に互いに異なる絶縁パターンをそれぞれ配置してセルゲートパターン及び周辺ゲートパターン周辺に互いに異なる熱処理負担（Ｈｅａｔ Ｂｕｄｇｅｔ）をそれぞれ与えるための方策を提供する。そのために、セルアレイ領域及び周辺回路領域を有する半導体基板を準備する。セルアレイ領域に第１及び第２セルゲートパターンが配置される。周辺回路領域に位置して第２セルゲートパターンに隣り合う周辺ゲートパターンが形成される。第１及び第２セルゲートパターン周辺に埋め込み絶縁パターンが配置される。周辺ゲートパターンの周辺に平坦化絶縁パターンが配置される。 （もっと読む）

【課題】厚さが異なる２種類以上のゲート絶縁膜を有する半導体集積回路装置の信頼性を向上させることのできる技術を提供する。
【解決手段】半導体基板１の表面に形成された酸化シリコン膜６の上層に酸化シリコン膜７を形成し、次いで厚いゲート絶縁膜を形成する領域Ａを覆ったフォトレジストパターン８をマスクとして、薄いゲート絶縁膜を形成する領域Ｂの酸化シリコン膜６，７を除去した後、フォトレジストパターン８および酸化シリコン膜７を除去し、続いて熱酸化処理を半導体基板１に施すことによって、厚さの異なるゲート絶縁膜を形成する。 （もっと読む）

【課題】厚さが異なる２種類以上のゲート絶縁膜を有する半導体集積回路装置の信頼性を向上させることのできる技術を提供する。
【解決手段】半導体基板１の表面に形成された酸化シリコン膜６の上層に酸化シリコン膜７を形成し、次いで厚いゲート絶縁膜を形成する領域Ａを覆ったフォトレジストパターン８をマスクとして、薄いゲート絶縁膜を形成する領域Ｂの酸化シリコン膜６，７を除去した後、フォトレジストパターン８および酸化シリコン膜７を除去し、続いて熱酸化処理を半導体基板１に施すことによって、厚さの異なるゲート絶縁膜を形成する。 （もっと読む）

タングステンディジット線を使用するための、及び、形成するための、方法、デバイス、及び、システムが記載されている。本開示の実施例に従って形成されたタングステンディジット線は、窒化タングステン（ＷＮ_Ｘ）基板（４０２）上のタングステン（Ｗ）単分子層（４０４）と、Ｗ単分子層上のホウ素（Ｂ）単分子層（３０８）と、Ｂ単分子層上のバルクＷ層（４１２）とで形成されうる。バルクＷ層は、１００ｎｍから６００ｎｍの間の粒子サイズを有する。ディジット線は５０ｎｍ未満の幅となりえる。従って、ディジット線のキャパシタンス及び抵抗は減少する。
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【課題】ビット線コンタクト材料膜を直接にエッチングしてビット線コンタクトプラグを形成する方法を提供する。
【解決手段】方法は、ゲート構造と、基板内にありゲート構造の両側に隣接するソース／ドレインを備えるトランジスタを含む基板を設ける段階、基板の上に導電膜を形成し、導電膜の上にビット線コンタクト材料膜を形成し、ビット線コンタクト材料膜にハードマスク膜を形成する段階、導電膜をエッチングストップ膜として用い第一エッチング工程を行い、ハードマスク膜とビット線コンタクト材料膜をエッチングし、ソース／ドレインの上にビット線コンタクトプラグを形成する段階からなる。 （もっと読む）

【課題】金属からなる層間配線を容易に形成できる三次元半導体デバイスの製造方法、基板生産物の製造方法、基板生産物、及び三次元半導体デバイスを提供する。
【解決手段】この製造方法は、シリコン基板８０の表面８０ａに有底の穴８２を形成する穴形成工程と、犠牲材料８５により穴８２を埋め込む埋込工程と、集積回路層９０をシリコン基板８０の表面８０ａに形成する集積回路形成工程と、シリコン基板８０の裏面８０ｂよりシリコン基板８０を薄化することにより、穴８２を貫通させると共にシリコン基板８０の裏面８０ｂから犠牲材料８５の一部を露出させる薄化工程と、犠牲材料８５を除去して金属材料を埋め込むことにより層間配線を形成する配線形成工程と、シリコン基板８０を他の基板上に積み重ね、集積回路層９０の回路と他の基板上の回路とを層間配線を介して電気的に接続する積層工程とを備える。 （もっと読む）

内蔵メモリ内の１以上の不良を修理するためのメモリ修理回路は少なくとも１つのヒューズレジスタ及び当該ヒューズレジスタに結合された状態機械回路を含む。状態機械回路は、（ｉ）内蔵メモリ内の１以上の不良に関するステータス情報を受信し、（ii）ステータス情報に基づいてメモリが修理可能かを判断し、（iii）メモリが修理可能であるとみなされるときは、メモリの不良メモリセルに対応するアドレスを記憶し、（iv）メモリ修理回路に供給された電圧源を用いて、不良メモリセルに対応するアドレスをヒューズレジスタに焼き付け、及び（ｖ）不良メモリセルに対応するアドレスがヒューズレジスタに焼き付けられたことを確認するように動作する第１の状態機械を実装する状態機械回路を備える。状態機械回路がさらに、（ｉ）少なくとも１つのヒューズレジスタに記憶された情報を内蔵メモリに関連する少なくとも１つの修理レジスタにダウンロードし、及び（ii）アドレスが内蔵メモリ内の不良メモリ部分に対応する回路で受信されると、不良メモリ部分へのアクセスを少なくとも１つの修理レジスタに再ルーティングするように動作する第２の状態機械を実装する。
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【課題】工程数を増やすことなく、安価に微細パターンを形成する方法を提供する。
【解決手段】半導体基板上にエッチング対象膜１０２、ハードマスク膜１０４及び第1の補助パターンを形成し、第1の補助パターンにシリレーション工程を行う。シリレーションされた第1の補助パターン１０６ａを含む上記ハードマスク膜上に絶縁膜１０８を形成し、上記シリレーションされた第1の補助パターンの間の絶縁膜１０８上に第2の補助パターンを形成する。上記絶縁膜が上記第2の補助パターンの下部にのみ残留するようにエッチング工程を行い、上記シリレーションされた第1の補助パターン及び第2の補助パターンをエッチングマスクとして用いるエッチング工程で上記ハードマスク膜をエッチングしてハードマスクパターンを形成する。ハードマスクパターンを用いて上記エッチング対象膜をエッチングする。 （もっと読む）

【課題】２層ゲート構造と１層ゲート構造を有する半導体記憶装置において１層ゲート構造を有する回路素子のゲート電極と基板間の電気的短絡を防止する。
【解決手段】本発明は、１層ゲート構造を有する選択ゲートトランジスタ及びＭＯＳトランジスタの下層ゲート電極層２３ｂ、２３ｃの膜厚をメモリセルトランジスタの浮遊ゲート電極層２３ａの膜厚より厚くすることにより、第２電極間絶縁層２４ｂ、２４ｃに開口部２８ｂ、２８ｃを形成する際のエッチングにより下層ゲート電極層２３ｂ、２３ｃを貫通しゲート絶縁層２２ｂ、２２ｃの上面が露出されることを防止する。従って、後の下層ゲート電極層２３ｂ、２３ｃの露出表面に形成された自然酸化膜を除去する際にゲート絶縁層２２ｂ、２２ｃが同時に除去されることがなく、選択ゲートトランジスタ及びＭＯＳトランジスタのゲート電極ＳＧ、ＴＧと半導体基板２１との電気的ショートを防止することができる。 （もっと読む）

【課題】ＳＴＩ法を用いて形成した素子分離領域の幅が狭く、かつ溝ゲート構造を有する半導体デバイスを製造するにあたり、絶縁体中に存在するボイドによるゲート電極間のショートを防止できる半導体装置の製造方法を提供する。
【解決手段】半導体基板をパターニングして素子分離用溝を形成する工程と、素子分離用溝に絶縁体を埋め込んで素子分離領域を形成する工程と、ＣＭＰ法により表面を平坦化して、フィールド形成用絶縁膜を露出させる工程と、絶縁体の上部を除去する工程と、フィールド形成用絶縁膜を除去する工程と、素子分離領域が形成された半導体基板をパターニングして、ゲート電極を形成する領域にゲート溝を形成する工程と、絶縁体の内部に存在しているボイドの上部を開口させる工程と、ゲート溝内にゲート電極を形成する工程とを有する方法で半導体装置を製造する。 （もっと読む）

【課題】外部から局所的に圧力がかかっても破損しにくい半導体装置を提供する。また、外部からの局所的押圧による非破壊の信頼性が高い半導体装置を歩留まり高く作製する方法を提供する。
【解決手段】単結晶半導体領域を用いて形成された半導体素子を有する素子基板上に、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体を設け、加熱圧着することにより、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体及び素子基板が固着された半導体装置を作製する。 （もっと読む）

【課題】 本発明は、ドープされた金属酸化物誘電体材料を有する電子部品及びドープされた金属酸化物誘電体材料を有する電子部品の作製プロセスを提供する。
【解決手段】 ドープされた金属酸化物誘電体材料及びこの材料で作られた電子部品が明らかにされている。金属酸化物はＩＩＩ族又はＶ族金属酸化物（たとえば、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、Ｔａ_２Ｏ_５またはＶ_２Ｏ_５）で、金属ドーパントはＩＶ族元素（Ｚｒ、Ｓｉ、ＴｉおよびＨｆ）である。金属酸化物は約０．１重量パーセントないし約３０重量パーセントのドーパントを含む。本発明のドープされた金属酸化物誘電体は、多くの異なる電子部品及びデバイス中で用いられる。たとえば、ドープされた金属酸化物誘電体は、ＭＯＳデバイスのゲート誘電体として用いられる。ドープされた金属酸化物誘電体はまた、フラッシュメモリデバイスのポリ間誘電体材料としても用いられる。 （もっと読む）

【課題】積層メモリ・ダイを利用する半導体構造とその構造を形成する方法を提供する。
【解決手段】半導体構造は、第１の半導体ダイＤ１と、前記第１の半導体ダイと同一の第２の半導体ダイＤ２を有している。第１の半導体ダイは、第１の識別回路ＩＤと、第１の半導体ダイの表面に、第１の複数個数の入出力パッドＰＩＯ１〜ＰＩＯｎを有している。第２の半導体ダイは、第２の識別回路を有しており、第１および第２の識別回路は、互に異なるプログラムを書き込まれている。第２の半導体ダイは、また、第２の半導体ダイ表面において第２の複数個数の入出力パッドを有している。第１の複数個数の入出力パッドは、各々、垂直方向に一直線上に配列されており、各第２の複数個数の入出力パッドの１個に接続されている。第２の半導体ダイは、第１の半導体ダイに対して垂直方向に一直線上に配列され、第１の半導体ダイに固着されている。 （もっと読む）

【課題】ＤＲＡＭの機能的歩留まりを向上させるワード線ストラップ回路。
【解決手段】第１の下側導体の一方の端が第１の信号源に結合される。第１の上側導体が２つの端を持ち、隣接する下側導体の間の許容し得る間隔より小さい距離だけ、第１の下側導体から隔たっている。第１の上側導体の一方の端が第２の信号源に結合される。第２の上側導体が２つの端を持っている。第２の上側導体の一方の端が第１の下側導体の別の端に結合され、第１の信号源からの信号を受け取る。第２の下側導体が２つの端を持ち、隣接する下側導体の間の許容し得る間隔より小さい距離だけ、第２の上側導体から隔たっている。第２の下側導体の一方の端が、第１の上側導体の別の端に結合され、第２の信号源からの信号を受け取る。 （もっと読む）

【課題】高スループットかつ高カバレッジで成膜することができ、さらに原料の気相化を２００℃以下の低温で行うことができ、適切な条件で成膜することができるＳｒＴｉＯ_３膜の成膜方法を提供すること。
【解決手段】処理容器内に基板を配置し、基板を加熱し、Ｓｒ原料とＴｉ原料と酸化剤とを気体状で前記処理容器内に導入し、加熱された基板上でこれらガスを反応させ、基板上にＳｒＴｉＯ_３膜を成膜するＳｒＴｉＯ_３膜の成膜方法であって、 前記Ｓｒ原料として、Ｓｒアミン化合物またはＳｒイミン化合物を用いる。 （もっと読む）

【課題】既設露光装置における解像力以下のピッチを有するマスクを用いたコンタクトホール形成方法を提供する。
【解決手段】第１，第２パターンを用いたエッチング工程を行い、後工程で形成されるコンタクトホール領域である層間絶縁膜(103)の一部領域を露出させてハードマスクパターン（図６参照：111）を形成する。このハードマスクパターンを用いたエッチング工程で半導体基板(100)が露出されるコンタクトホール(112)を形成する。SOG膜による第２パターン(110)を形成すれば、例えば、60nmの解像能力を有するASML1400 ArF DRY装備を用いて30nmのピッチを有するハードマスクパターン(111)を形成できる。すなわち、高価な露光装置を装備投資する必要がなく、既存露光装備で最大２倍のピッチ縮小効果が得られる。 （もっと読む）

Ｎ本のワード線を含む１つ以上のメモリアレイブロック（１０）を有するメモリを提供する。ここで、Ｎは１より大きい。このメモリは、該１つ以上のメモリアレイブロック（１０）に結合された複数のセンスアンプ（２８，２９）を備える。このメモリは、Ｍ個のダミービットセル（４２，４３）を含む１つ以上のダミービット線（４０，４１）をさらに備える。ここで、ＭはＮに等しい。このメモリは、該１つ以上のダミービット線（４０，４１）に結合されたタイミング回路（２０）をさらに備える。タイミング回路（２０）は、１つ以上のプルダウントランジスタスタック（６０，６１）を備え、同スタックはメモリアクセスのタイミング制御のために用いられるラッチ制御出力信号（１０４）を発生させるための感知回路（７０）に結合されている。タイミング制御には、読取動作について複数のセンスアンプ（２８，２９）をイネーブルとするためのセンストリガ信号（４４）を発生させること、書込動作について複数の書込ドライバ（２６，２７）をディスエーブルとするなど、メモリアクセスを終了させるためのローカルリセット信号（１００）を発生させること、またはその両方が含まれる。
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【課題】 積層メモリの貫通電極は同一配置位置であり、各層は並列接続となる。そのため各層を個別にアクセスするために複数の貫通電極が必要になるという問題がある。
【解決手段】 本発明の積層メモリは、各層の階層認識情報を設定するＩＤ用貫通電極の配置位置を異ならせた第１及び第２のメモリチップを交互に積層する。このように交互に積層することで、各層の階層認識情報用の内部回路はカスケード接続となる。内部回路は各層の階層認識情報を簡単に生成することができる。これらの階層認識情報を識別することで各層の動作又は非動作が選択できる積層メモリが得られる。 （もっと読む）

【課題】信頼性を確保しつつヒューズ素子の配列ピッチを狭くすることが可能な半導体装置を提供する。
【解決手段】レーザビームの照射により切断可能な複数のヒューズ素子１０１〜１０５と、平面的に見て複数のヒューズ素子間に位置し、レーザビームを減衰可能な減衰部材１４０とを備える。減衰部材１４０は複数の柱状体によって構成されている。これにより、切断すべきヒューズ素子から半導体基板側へ漏れ出したレーザビームＬは、複数の柱状体によって構成された減衰部材１４０によって吸収されるとともに、フレネル回折によって散乱する。これにより、このため、柱状体が過度のエネルギーを吸収することによって絶縁膜にクラックなどが生じることがなく、効率的にレーザビームを減衰させることが可能となる。 （もっと読む）