タングステンディジット線、その形成方法及び動作方法
タングステンディジット線を使用するための、及び、形成するための、方法、デバイス、及び、システムが記載されている。本開示の実施例に従って形成されたタングステンディジット線は、窒化タングステン（ＷＮＸ）基板（４０２）上のタングステン（Ｗ）単分子層（４０４）と、Ｗ単分子層上のホウ素（Ｂ）単分子層（３０８）と、Ｂ単分子層上のバルクＷ層（４１２）とで形成されうる。バルクＷ層は、１００ｎｍから６００ｎｍの間の粒子サイズを有する。ディジット線は５０ｎｍ未満の幅となりえる。従って、ディジット線のキャパシタンス及び抵抗は減少する。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概してメモリデバイスに関し、特に、タングステンディジット線を有するメモリデバイスに関する。
【背景技術】
【０００２】
多くの電子デバイス及びシステムは、そのデバイスの動作中のデータの記憶のための集積回路を含んでいる。例えば、コンピュータ、印刷デバイス、走査デバイス、携帯端末、計算機、コンピュータワークステーション、オーディオ、及び／または、ビデオデバイスなどの、電子デバイスや、セルラーフォン、及び、パケット交換網のためのルータなどのコミュニケーションデバイスは、それらの動作の一環としてデータを保つために、集積回路形式でメモリを含んでもよい。他の形式のメモリと比べた集積回路メモリを使用することの長所としては、空間保存や小型化、限られたバッテリーリソースの節約、メモリに記憶されたデータへのアクセスタイムの減少、及び、電子デバイスの組み立てコストの削減を含む。
【０００３】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、集積回路メモリの一例である。ＤＲＡＭは、通常、半導体キャパシタセルのアレイを含んでいて、そのセルの各々は、記憶されたビットの論理値を示す電荷の量を保持することができる。そのアレイ内のセルは、通常、行と列に配列されている。各セルは、行と列の交点に置かれる。ＤＲＡＭアレイ内の各セルは、交差している行と列を同時にアドレス指定することによって、アクセスすることができる。
【０００４】
動作中、ＤＲＡＭ内の内部増幅器が、キャパシタに蓄えられた電荷の量を感知する。その感知された電荷に基づき、センス増幅器の出力は、ＤＲＡＭアレイに記憶されたビットの論理値を示す。このように、アレイに記憶されたデータは、電子デバイス内の他の集積回路で使用するために、ＤＲＡＭ集積回路から取り出されてもよい。さらに、ＤＲＡＭ上の他の内部回路は、センス増幅器がすでに電荷を保持していると判断したセル
の電荷をリフレッシュする。このように、ＤＲＡＭは、例えば、ＤＲＡＭ集積回路の基板内へのリークなど、半導体キャパシタセルからの電荷のリークを補う。セルでの、このような電荷の読み取り、書き込み、及び、保持は、ＤＲＡＭの実質的な内部動作である。
【０００５】
センス増幅器は、ディジット線を通してセルにつながり、そのディジット線は、ＤＲＡＭの列を構成している。セルからの読み取り前に、ＤＲＡＭは、セルをアドレス指定するディジット線上の残留電荷を除去する。残留電荷は、同じディジット線を共有する他のセルの先の読み取りの名残である。ＤＲＡＭは、セルからの読み取り前に、ディジット線を予め共通のポテンシャルに帯電させることによって、ディジット線を均一にする。ＤＲＡＭがセルをアドレス指定するとき、セルに蓄えられた電荷は、ディジット線のポテンシャルを、共通のポテンシャルから上げて、または、下げて、セルに記憶されたビットの論理値を知らせる。
【０００６】
しかしながら、ディジット線は、内部抵抗、内部寄生キャパシタンス、及び、他のディジット線が有する寄生キャパシタンスを有している。抵抗とキャパシタンスは、その時定数がディジット線を予め帯電させるための均一化時間を増加させる、ＲＣ回路を構成する。時定数があまりにも大きい場合には、時定数は、最新の高速な電子デバイス内でのＤＲＡＭ集積回路の使用を制限する、ＤＲＡＭ集積回路のより遅い読み取り時間をもたらすことになる。ＤＲＡＭ集積回路のクロック速度が増加するにつれて、命令間の最短時間は減少し、ディジット線の均一化時間も同様に減少しなければならない。
【０００７】
ビット線の抵抗／キャパシタンスの減少は、書き込み及び読み取りのパフォーマンスや故障率を改善することができる。キャパシタンスは、ビット線の幅を減らすことにより、減少することができる。しかしながら、１０００オングストローム（Å）を下回る線幅への減少は、その電気抵抗率を著しく増加させ、その結果、デバイスのパフォーマンスの劣化をもたらす。
【図面の簡単な説明】
【０００８】
【図１】メモリセルと接続されたディジット線及びワード線を含むＤＲＡＭメモリセルを説明する。
【図２】メモリアレイ内の各メモリセルと接続されたディジット線及びワード線を含むＤＲＡＭメモリアレイを説明する。
【図３Ａ】従来のアプローチに従って製造されたディジット線の断面図を説明する。
【図３Ｂ】従来のアプローチに従って製造されたディジット線の断面図を説明する。
【図４Ａ】本開示の一実施例に従って製造されたディジット線の断面図を説明する。
【図４Ｂ】本開示の一実施例に従って製造されたディジット線の断面図を説明する。
【図４Ｃ】本開示の一実施例に従って製造されたディジット線の断面図を説明する。
【図５】従来のアプローチに従って製造されたディジット線上のタングステンの粒状構造を説明する。
【図６】従来のアプローチに従って製造されたディジット線の粒状構造を示すディジット線の断面図を説明する。
【図７】本開示の一実施例に従って製造されたディジット線上のタングステンの粒状構造を説明する。
【図８】本開示の一実施例に従って製造されたディジット線の粒状構造を示すディジット線の断面図を説明する。
【図９】本開示の一実施例に従って形成されたディジット線を含む少なくとも１つのメモリデバイスを有する、電子メモリシステムの機能ブロック図である。
【図１０】本開示の一実施例に従って形成されたディジット線を含む少なくとも１つのメモリデバイスを有する、メモリモジュールの機能ブロック図である。
【発明を実施するための形態】
【０００９】
本開示の実施例は、タングステンディジット線を有するシステム、方法、及びデバイスを含む。一方法の実施例は、窒化タングステン（ＷＮＸ）基板上に、タングステン（Ｗ）単分子層を有するタングステンディジット線を形成すること、Ｗ単分子層上に、ホウ素（Ｂ）単分子層を形成すること、及び、Ｂ単分子層上に、バルクＷ層を形成することを含む。
【００１０】
いくつかの実施例では、タングステン（Ｗ）の単分子層は、ジボラン（Ｂ２Ｈ６）の後に六フッ化タングステン（ＷＦ６）の水素（Ｈ２）還元が続く一サイクルを使用して成長し得る。このステップは、構造に対してバルクタングステン層の付着を促進することができる。いくつかの実施例では、ホウ素の単分子層の堆積は、高温でのＢ２Ｈ６の熱分解により行われうる。ホウ素は、界面活性剤の役割を果たし、バルクタングステン層での粒状構造の形成を促進するように働く。しかしながら、大量のホウ素は、タングステンの付着を減らすことがある。いくつかの実施例では、低抵抗率でコンフォーマルなバルクタングステン層は、ＷＦ６のＨ２還元を使用した化学気相堆積（ＣＶＤ）によって成長し得る。
【００１１】
得られたバルクタングステン層の粒状構造は、ディジット線内の抵抗率を減らす。本開示の実施例によれば、ＷＦ６のＨ２還元を用いてバルクタングステン層を成長させるＣＶＤプロセスを使用した粒状構造は、５００オングストローム（Å）未満の厚さのバルクタングステン層上に１０００‐６０００オングストローム（Å）の幅の粒子を作り出す。これらの大きさは、従来のタングステン堆積プロセスにより達成されうる大きさよりも４‐５倍大きい。この粒状構造の増大は、１０μＯｈｍ・ｃｍを超えるディジット線の抵抗率の減少をもたらす。この減少は、その抵抗率を、従来のタングステン堆積プロセスからなる抵抗率に対して半減させる。
【００１２】
図１は、メモリセルと接続されたディジット線及びワード線を含むＤＲＡＭメモリセルを説明する。図１に示されるＤＲＡＭメモリセルは、トランジスタ１０６と、キャパシタ１０８とから成り、１トランジスタ１キャパシタ（１Ｔ１Ｃ）セルとみなされる。ワード線１０４は、トランジスタ１０６のゲートと接続され、ディジット線１０２は、トランジスタ１０６のソース／ドレイン側と接続される。トランジスタ１０６は、キャパシタ１０８とディジット線１０２の間で、スイッチとして動作する。メモリセルは、単一ピースのバイナリ情報を、セルキャパシタ１０８に蓄えられた電荷として、保持する能力を有している。実施例は、図１のメモリセルの例に限られない。例えば、いくつかの実施例では、メモリセル１００は、マルチレベルセルであってもよい。キャパシタの共通ノード１１０にＶｃｃ／２のバイアス電圧が与えられた場合、論理１レベルは、キャパシタの全域で＋Ｖｃｃ／２ボルトによって表され、論理０は、キャパシタ１０８の全域で−Ｖｃｃ／２ボルトによって表される。いずれの場合も、キャパシタに蓄えられた電荷の量は、Ｑ＝Ｃ・ＶＣＣ／２クーロンであり、ここで、Ｃは、ファラッドでのキャパシタンス値である。
【００１３】
ワード線１０４は、トランジスタ１０６のゲートに接続されていて、メモリセルを始動させるために使用される。メモリセル１００は、ワード線１０４とディジット線１０２の交点にアドレス指定される。メモリセルの状態は、その結果、ディジット線１０２を通してセル１００の状態を決定する（不図示の）センス増幅器によって、読み取られる。ポテンシャルは、メモリセルから読み出された状態をリフレッシュするためのリフレッシュ動作の一環としてディジット線１０２に供給される。メモリセル１００内のキャパシタ１０８は、継続的にその電荷を失っているのだから、ＤＲＡＭメモリセルは、絶えずリフレッシュされる必要がある。典型的なメモリセルは、最低限、数ナノ秒に１回はリフレッシュされる必要がある。
【００１４】
図２は、メモリアレイ内の各メモリセルと接続されたディジット線及びワード線を含むＤＲＡＭメモリアレイを説明する。図２は、メモリアレイ内の各メモリセルに接続されたディジット線２０４‐０、・・・、ディジット線２０４‐Ｍ、及び、ワード線２０２‐０、・・・、ワード線２０２‐Ｎを含むＤＲＡＭメモリアレイ２００を示している。ＤＲＡＭメモリアレイは、ワード線とディジット線の接触点に接続された一連のメモリセルから成っている。図２のディジット線２０４‐０、・・・、ディジット線２０４‐Ｍは、メモリアレイ内のメモリセルと接続している。図２のメモリアレイは、所定のディジット線に沿ったメモリセルが共通するワード線を共有しないように、また、共通するワード線に沿ったメモリセルが共通するディジット線を共有しないように、選択された多数のメモリセルを一緒にタイリングすることによって、作られている。メモリセルトランジスタ１０６のゲート端子は、ワード線２０２‐０、・・・、ワード線２０２‐Ｎと接続している。ワード線は、多数のメモリセルと接続していて、トランジスタのゲートを形成するために使用された同材料の延長されたセグメントから成っている。ワード線は、ディジット線に対して物理的に直交している。
【００１５】
ディジット線２０４‐０、・・・、ディジット線２０４‐Ｍは、メモリセルのトランジスタと接続された導電線から成っている。多数の取り付けられたメモリセル、所定のディジット線の物理的な長さ、及び、他のフィーチャに対するディジット線の近接性に起因して、ディジット線は、大きな静電結合に対して敏感になりうる。例えば、３５０ナノメートル（ｎｍ）スケールの製造プロセスでの、ディジット線のキャパシタンスの典型的な値は、およそ３００フェムトファラッド（ｆＦ）であろう。
【００１６】
ディジット線キャパシタンスは、設計の多くの他の側面に影響を与えるので、メモリセルの重要なパラメータである。ディジット線の低キャパシタンスは、メモリセルの改善されたパフォーマンスのために望まれている。ディジット線の低キャパシタンスは、メモリセルの読み取り及び書き込み時間を改善し、メモリセルの読み取り及び書き込みの失敗量を減らす。ディジット線キャパシタンスは、ディジット線の幅を減らすことによって、低下し得る。ディジット線の幅を減らすと、有益な方法でキャパシタンスを減らすだけではなく、メモリアレイが物理的なサイズを縮小され、より密なメモリアレイを可能にさせる。
【００１７】
ディジット線のキャパシタンスを減らし、ひいてはメモリセルのパフォーマンス特性を改善するための、ディジット線幅の減少の副作用は、ディジット線の抵抗率の増加である。ディジット線幅が減少するとき、ディジット線の抵抗率も増加する。抵抗率の増加は、メモリセルのパフォーマンスの劣化を引き起こす。従って、ディジット線幅を減少できる量は、限られる。
【００１８】
図３Ａ及び図３Ｂは、従来のアプローチに従って製造されたディジット線の断面図を説明する。図３Ａに示されるように、ディジット線３００は、窒化タングステン（ＷＮＸ）基板３０２上に形成される。タングステン層３０４は、ＷＮＸ基板３０２上に形成される。従来のアプローチでは、タングステン層３０４は、少なくとも５０Åの厚さであり、３５０℃から４５０℃の範囲の温度での、六フッ化タングステン（ＷＦ６）のＳｉＨ４還元によって、形成される。次のステップは、タングステン層３０４上にタングステンのバルク層３０８を形成することである。
【００１９】
図３Ｂは、タングステンのバルク層３０８が、３５０℃から４５０℃の範囲の温度での、ＷＦ６の水素（Ｈ２）還元によって、形成されることを説明する。図３Ｂに示されるように、タングステンディジット線３００を形成するこの方法は、バルクタングステン層３０８の中の垂直な粒子境界の近接した間隔での配置を指し示している矢印３０９によって説明されるように、微細な粒子を有するバルクタングステン層３０８内に粒状構造を作り出す。バルクタングステン層３０８内の微細な粒子は、ディジット線３００内の抵抗を増加させる。ディジット線３００の幅が５００Åを下回っているとき、バルクタングステン層３０８の粒状構造を有するディジット線３００内の抵抗は、ＤＲＡＭメモリセルのパフォーマンス特性の低下をもたらす。５００Å未満の幅は、ディジット線幅の減少と関連するディジット線３００のキャパシタンスの減少のために、望ましい。
【００２０】
図４Ａから図４Ｃは、本開示の一実施例に従って製造されたディジット線の断面図を説明する。図４Ａは、本開示の一実施例に従った一プロセスステップ後の、部分的なタングステンディジット線４００の断面図を説明する。そのプロセスは、窒化タングステン（ＷＮＸ）基板４０２から始める。図４Ａに示されるように、タングステンの単分子層４０４の膜は、ＷＮＸ基板４０２上に形成される。タングステン単分子層４０４は、２５０℃から４５０℃の範囲の温度での、Ｂ２Ｈ６の後にＷＦ６のＨ２還元が続く一サイクルを使用して、形成される。タングステン単分子層は、１Åから１０オングストロームの範囲の厚さに形成される。バルクタングステン層を核にすることは困難であり、タングステン単分子層４０４は、バルクタングステン層の付着を促進するために形成される。実施例は、特定の層や単分子層の厚さに限定されない。
【００２１】
図４Ｂに示されるように、ホウ素（Ｂ）の単分子層４０８は、タングステン単分子層４０４上に形成されうる。従って、図４Ｂは、第２のプロセスステップ後の、部分的なタングステンディジット線４００の断面図を説明する。Ｂの単分子層４０８は、約３５０℃から約４５０℃の範囲の温度での、Ｂ２Ｈ６の熱分解によりタングステン単分子層４０４上に形成されうる。Ｂ単分子層を形成するためのＢ２Ｈ６の熱分解は、約１秒から約２０秒に及ぶ期間で起こる。ホウ素単分子層は、１Åから１０Åの範囲の厚さに形成される。
【００２２】
図４Ｃは、その後のプロセスステップ後の、タングステンディジット線４００の断面図を説明する。この次のプロセスステップでは、バルクタングステン層４１２は、ホウ素単分子層４０８上に形成される。ホウ素は、界面活性剤の役割を果たし、バルクタングステン層４１２での粒状構造の形成を促進するように働く。しかしながら、大量のホウ素は、タングステンの付着を減らすことがあり、それ故に、ホウ素の単分子層のみがタングステン単分子層４０４上に形成される。ホウ素単分子層４０８内のホウ素の量は、バルクタングステン層４１２内のタングステンの量の、約２％から約２０％の範囲内である。バルクタングステン層４１２は、約３５０℃から約４５０℃の範囲の温度での、ＷＦ６のＨ２還元によって、形成される。いくつかの実施例では、バルクタングステン層４１２は、およそ４００℃の温度での、ＷＦ６のＨ２還元によって、形成される。図４Ｃのバルクタングステン層４１２は、５００Å未満の厚さに形成されている。バルクタングステン層を５００Å未満の厚さに形成することは、さらに、タングステンディジット線４００内で低いキャパシタンスを維持することに役立つ。図４Ｃでは、バルクタングステン層４１２は、図３Ｂで以前に示された垂直な粒子境界の間隔と比較して、バルクタングステン層４１２の中の垂直な粒子境界のより広い間隔での配置を指し示している矢印４０９によって説明されるように、比較的大きな粒子サイズを有している。垂直な粒子境界のより広い間隔での配置は、図３Ｂに示されるより細かい粒子境界に対する、バルクタングステン層４１２の相対的に大きな粒子サイズを表すことを目的としている。バルクタングステン層４１２のより大きな粒子サイズは、その厚さが５００Å未満であるにも関わらず、タングステンディジット線４００内の抵抗を減らすことに役立つ。従来のアプローチでは、窒化タングステン層上にタングステンを核生成させなければならないことが困難なために、これまでは、そのような大きな粒子境界を得ることはできなかった。ディジット線の実施例は、特定の層や単分子層の厚さに限定されない。
【００２３】
図５及び図６は、図３Ａ及び図３Ｂと関連して記載されているように、従来のアプローチに従って製造されたディジット線上のタングステンの粒状構造を説明する。図５は、５００ｎｍ／ｉｎｃｈのスケールに拡大されたバルクタングステン層５００の上面図を説明している。バルクタングステン層５００は、幅が３００Åから８００Åの範囲の粒子を有している。バルクタングステン層内の比較的小さな粒状構造は、ディジット線５２０Å幅でおよそ２０μＯｈｍ・ｃｍの中心抵抗率もたらす。タングステン粒子５０２及びタングステン粒子５０４は、図３Ａ及び図３Ｂの従来のアプローチを用いて形成されたタングステンのさまざまな粒子サイズを図示している。タングステン粒子５０２はおよそ３５０Åの幅を有し、タングステン粒子５０４はおよそ８００Åの幅を有している。
【００２４】
図６は、５００ｎｍ／ｉｎｃｈのスケールに拡大されたタングステンディジット線６００の断面図を示している。ディジット線のこの図は、タングステンディジット線６００のバルクタングステン層６０６内の小さな粒状構造を説明する。小さな粒状構造は、電流が多数の粒子の境界を通り抜ける必要があるということに起因した困難さが原因となって、タングステンディジット線６００内の抵抗を増加させる。５００Å未満の望ましいディジット線の幅では、図３Ａ及び図３Ｂに記載された方法を用いて形成されたバルクタングステン層の粒子サイズは、同じく２０μＯｈｍ・ｃｍの中心抵抗率で、幅がおよそ４００Åの粒子をもたらす。
【００２５】
図７は、本開示の一実施例に従って製造されたディジット線上のタングステンの粒状構造を説明する。図７は、５００ｎｍ／ｉｎｃｈのスケールに拡大されたバルクタングステン層７００の上面図を示している。バルクタングステン層７００は、幅がおよそ１０００Åから６０００Åの範囲にある、粒子を有している。ディジット線内のバルクタングステン層７００の大きな粒子は、ディジット線３００Åから５００Å幅で、およそ９μＯｈｍ・ｃｍからおよそ１１μＯｈｍ・ｃｍの範囲の、中心抵抗を有している。タングステン粒子７０２及びタングステン粒子７０４は、図４Ａから図４Ｃで記載されたプロセスに従ったバルクタングステン層７００のさまざまな粒子サイズを図示している。タングステン粒子７０２はおよそ５０００Åの幅を有し、タングステン粒子７０４はおよそ１３００Åの幅を有している。
【００２６】
図８は、５００ｎｍ／ｉｎｃｈのスケールに拡大された、本開示の一実施例に従って製造されたディジット線の粒状構造を示すディジット線の断面図を説明する。粒子境界を図８の断面図で観察すると、粒子境界は、図６の断面図で示される粒子境界と比較して、より広い間隔があけられている。より広い間隔をあけた粒子境界は、本開示の一プロセスの実施例に従って形成されたバルクタングステン層８０８に対して、より大きな粒子サイズをさらに明らかにすることを目的としている。大きな粒状構造は、その中で電流が少数の粒子境界を通り抜けるという増大された容易さによって、タングステンディジット線８００内の抵抗を減らす。５００Å未満の望ましいディジット線の幅では、一プロセスの実施例に従って形成されたバルクタングステン層８００の粒子サイズは、幅が１０００Åから６０００Åの範囲にある粒子をもたらす。これらの粒子は、およそ１０μＯｈｍ・ｃｍの中心抵抗率に対応する断面幅を有する。
【００２７】
図９は、本開示の一実施例、例えば、図４Ａから図４Ｃで記載されたプロセス、に従って形成されたディジット線を含む、少なくとも１つのメモリデバイス９２０を有する、電子メモリシステム９００の機能ブロック図である。メモリシステム９００は、ＤＲＡＭメモリデバイス９２０とつながれたプロセッサ９１０を含み、ＤＲＡＭメモリデバイスは、メモリセルのメモリアレイ９３０を含む。メモリシステム９００が別の集積回路を含むこと、または、プロセッサ９１０とメモリデバイス９２０の両方が同じ集積回路上に存在すること、が可能である。プロセッサ９１０は、マイクロプロセッサでもよく、または、例えば、特定用途向け集積回路（ＡＳＩＣ）など、何らかの他種の制御回路でもよい。
【００２８】
明確にするために、電子メモリシステム９００は、本開示に特に関連するフィーチャに注目して簡略化されている。メモリデバイス９２０は、ＤＲＡＭメモリセルのアレイ９３０を含んでいる。メモリセルの各行の制御ゲートは、ワード線につながれ、一方、メモリセルのドレイン領域は、ディジット線につながれている。当業者に理解されうるように、ワード線及びディジット線とのメモリセルの接続方法は、アレイ構造に依存する。
【００２９】
図９の実施例は、入出力回路９６０を経由して、入出力接続９６２を通って供給される、アドレス信号をラッチするアドレス回路９４０を含む。アドレス信号は、メモリアレイ９３０にアクセスするために、行デコーダ９４４及び列デコーダ９４６に受信され、デコードされる。本開示を踏まえると、アドレス入力接続数が、メモリアレイ９３０の密度や構造に依存すること、ならびに、アドレス数が、メモリセル数の増加とメモリブロック及びアレイの数の増加の両方とともに増加することは、当業者によって理解されるだろう。
【００３０】
メモリセルのメモリアレイ９３０は、ここで記載された実施例に従って形成された、タングステンディジット線を含むことができる。メモリデバイス９２０は、この実施例では読取／ラッチ回路９５０であってもよいセンス／バッファ回路を用いて、メモリアレイ列内の電圧及び／または電流の変化を感知することによって、メモリアレイ９３０内のデータを読み取る。読取／ラッチ回路９５０は、メモリアレイ９３０から、データの行を読み取ってラッチするために、つながれている。入出力回路９６０は、プロセッサ９１０との、入出力接続９６２を通る双方向のデータ通信のために、含まれる。書き込み回路９５５は、メモリアレイ９３０へデータを書き込むために、含まれる。
【００３１】
制御回路９７０は、プロセッサ９１０から制御接続９７２により供給された信号をデコードする。これらの信号は、データ読み取り動作、データ書き込み動作、データリフレッシュ動作、及びデータ消去動作を含む、メモリアレイ９３０上での動作を制御するために使用される、チップ信号、ライトイネーブル信号、アドレスラッチ信号を含むことができる。いくつかの実施例では、制御回路９７０は、本開示の動作及びプログラミングの実施例を実行するために、プロセッサ９１０からの命令の実行に関与する。制御回路９７０は、状態機械、シーケンサ、または、何らかの他種の制御装置であってもよい。追加の回路や制御信号が備えられてもよいこと、及び、図９のメモリデバイスの詳細は説明の簡略化を促進するために単純化されていることは、当業者によって理解されるだろう。
【００３２】
図１０は、本開示の一実施例、例えば、図４Ａから図４Ｃに記載されたプロセス、に従って形成されたディジット線を含む少なくとも１つのメモリデバイス１０１０を有する、メモリモジュール１０００の機能ブロック図である。メモリモジュール１０００は、ＤＲＡＭチップとして図示されているが、他種のメモリも、本明細書で使用される “メモリモジュール”の範囲内に含まれることを意図する。さらに、フォームファクタの一例が図１０では描かれているが、これらのコンセプトは、他のフォームファクタにも同様に適用できる。
【００３３】
いくつかの実施例では、メモリモジュール１０００は、１つ以上のメモリデバイス１０１０を入れる（描かれているような）ハウジング１００５を含むことができるが、そのようなハウジングは、すべてのデバイス、または、すべてのデバイス応用にとって、必須ではない。少なくとも１つのメモリデバイス１０１０は、ここで記載された実施例に従って形成されたタングステンディジット線を有する、メモリセルのアレイを含んでいる。ハウジングを有する場合、ハウジング１００５は、ホストデバイスとの通信のための、１つ以上の接点１０１５を含む。ホストデバイスの例は、デジタルカメラ、デジタルレコーダ及び再生デバイス、携帯端末、パーソナルコンピュータ、メモリカードリーダ、インタフェースハブなどを含む。いくつかの実施例では、接点１０１５は、標準化されたインタフェース形式でもよい。しかしながら、一般に、接点１０１５は、メモリモジュール１０００と、接点１０１５と互換性のあるレセプタを有するホストとの間で、制御信号、アドレス信号、及び／または、データ信号を渡すためのインタフェースを提供する。
【００３４】
メモリモジュール１０００は、任意に、追加の回路１０２０を含んでもよく、その回路は、１つ以上の集積回路、及び／または、個別部品であってもよい。いくつかの実施例では、追加の回路１０２０は、マルチプルメモリデバイス１０１０全域でのアクセスを制御するための、及び／または、外部ホストとメモリデバイス１０１０の間の翻訳層を提供するための、メモリコントローラを含んでもよい。例えば、１つ以上のメモリデバイス１０１０に対して、接点１０１５の数と１０１０接続数との間で、一対一対応がなくてもよい。従って、メモリコントローラは、適切な時刻に、適切な入出力接続で、適切な信号を受信するために、または、適切な時刻に、適切な接点１０１５で、適切な信号を供給するために、メモリデバイス１０１０の（図１０では示されていない）入出力接続を選択的につなぐことができる。同様に、ホストとメモリモジュール１０００の間の通信プロトコルは、メモリデバイス１０１０のアクセスに要求されるプロトコルとは異なってもよい。メモリコントローラは、その後、メモリデバイス１０１０への所望のアクセスを達成するために、ホストから受信したコマンド列を適切なコマンド列に翻訳することができる。そのような翻訳は、コマンド列に加えて、さらに、信号の電圧レベルの変化を含んでもよい。
【００３５】
追加の回路１０２０は、さらに、例えば、ＡＳＩＣによって実行されうるような論理機能など、メモリデバイス１０１０の制御とは関係しない機能性を含んでもよい。また、追加の回路１０２０は、メモリモジュール１０００への読み取りまたは書き込みアクセスを制限する回路、例えば、パスワード保護、生体認証など、を含んでもよい。追加の回路１０２０は、メモリモジュール１０００の状況を示す回路を含んでもよい。例えば、追加の回路１０２０は、メモリモジュール１０００に電力が供給されているかどうか、及び、メモリモジュール１０００が現在アクセスされているかどうかを決定するための機能性や、その状況の印、例えば、電力が供給されている間は点灯し、アクセスされている間は点滅するなど、を表示するための機能性を含んでもよい。追加の回路１０２０は、さらに、受動素子、例えば、メモリモジュール１０００内での電力要求の調整に役立つ減結合キャパシタなど、を含んでもよい。
【００３６】
上述した理由のため、及び、本明細書を読んで理解したならば、当業者に明らかとなるであろう、以下に述べる他の理由のため、ディジット線内の低い抵抗率を維持しながら、パフォーマンス強化のためディジット線内のキャパシタンスを低下させるために、十分に細いディジット線が技術的に必要である。この目的を達成するため、ディジット線は、タングステンディジット線を通る電流フローのインピーダンスを減らすに足りる十分大きな粒状構造を持たなくてはならない。
【００３７】
＜結論＞
タングステンディジット線を使用及び形成するための方法、デバイス、及び、システムが記載された。本開示の実施例に従って形成されたタングステンディジット線は、窒化タングステン（ＷＮＸ）基板上のタングステン（Ｗ）単分子層と、Ｗ単分子層上のホウ素（Ｂ）単分子層と、及び、Ｂ単分子層上のバルクＷ層と、で形成されうる。
【００３８】
ここでは、特定の実施例が説明され記載されているが、当業者には、同じ結果を得るために計算された配置は、示された特定の実施例の代わりとなりえることが理解できる。この開示は、本開示のさまざまな実施例の翻案もしくは変形したものに及ぶことを目的としている。上述した記載は、説明用に作られていて、限定的なものではないことを理解すべきである。上述した実施例の組み合わせや、ここでは特に記載されていない他の実施例は、上述した記載を精査することで、当業者に明らかとなりえる。本開示のさまざまな実施例の範囲は、上述した構造や方法が使用される他の用途を含む。従って、本開示のさまざまな実施例の範囲は、添付の請求項を参照して、そのような請求項に権利が与えられることが相当な均等物の全範囲とともに、決定されるべきである。
【００３９】
上述の「発明を実施するための形態」では、さまざまな特徴が、開示を合理化するために、単一の実施例内で一緒にグループ化されている。この開示の方法は、本開示の開示された実施例が、各請求項で明示的に挙げられているよりも多くの特徴を使用しなければならないという意図を示しているとして、解釈されるべきではない。むしろ、以下の請求項が示しているように、発明の主題は、単一の開示された実施例のすべての特徴よりも少ないところにある。従って、以下の請求項は、これによって「発明を実施するための形態」に組み込まれ、各請求項は個別の実施例として独立する。
【技術分野】
【０００１】
本開示は、概してメモリデバイスに関し、特に、タングステンディジット線を有するメモリデバイスに関する。
【背景技術】
【０００２】
多くの電子デバイス及びシステムは、そのデバイスの動作中のデータの記憶のための集積回路を含んでいる。例えば、コンピュータ、印刷デバイス、走査デバイス、携帯端末、計算機、コンピュータワークステーション、オーディオ、及び／または、ビデオデバイスなどの、電子デバイスや、セルラーフォン、及び、パケット交換網のためのルータなどのコミュニケーションデバイスは、それらの動作の一環としてデータを保つために、集積回路形式でメモリを含んでもよい。他の形式のメモリと比べた集積回路メモリを使用することの長所としては、空間保存や小型化、限られたバッテリーリソースの節約、メモリに記憶されたデータへのアクセスタイムの減少、及び、電子デバイスの組み立てコストの削減を含む。
【０００３】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、集積回路メモリの一例である。ＤＲＡＭは、通常、半導体キャパシタセルのアレイを含んでいて、そのセルの各々は、記憶されたビットの論理値を示す電荷の量を保持することができる。そのアレイ内のセルは、通常、行と列に配列されている。各セルは、行と列の交点に置かれる。ＤＲＡＭアレイ内の各セルは、交差している行と列を同時にアドレス指定することによって、アクセスすることができる。
【０００４】
動作中、ＤＲＡＭ内の内部増幅器が、キャパシタに蓄えられた電荷の量を感知する。その感知された電荷に基づき、センス増幅器の出力は、ＤＲＡＭアレイに記憶されたビットの論理値を示す。このように、アレイに記憶されたデータは、電子デバイス内の他の集積回路で使用するために、ＤＲＡＭ集積回路から取り出されてもよい。さらに、ＤＲＡＭ上の他の内部回路は、センス増幅器がすでに電荷を保持していると判断したセル
の電荷をリフレッシュする。このように、ＤＲＡＭは、例えば、ＤＲＡＭ集積回路の基板内へのリークなど、半導体キャパシタセルからの電荷のリークを補う。セルでの、このような電荷の読み取り、書き込み、及び、保持は、ＤＲＡＭの実質的な内部動作である。
【０００５】
センス増幅器は、ディジット線を通してセルにつながり、そのディジット線は、ＤＲＡＭの列を構成している。セルからの読み取り前に、ＤＲＡＭは、セルをアドレス指定するディジット線上の残留電荷を除去する。残留電荷は、同じディジット線を共有する他のセルの先の読み取りの名残である。ＤＲＡＭは、セルからの読み取り前に、ディジット線を予め共通のポテンシャルに帯電させることによって、ディジット線を均一にする。ＤＲＡＭがセルをアドレス指定するとき、セルに蓄えられた電荷は、ディジット線のポテンシャルを、共通のポテンシャルから上げて、または、下げて、セルに記憶されたビットの論理値を知らせる。
【０００６】
しかしながら、ディジット線は、内部抵抗、内部寄生キャパシタンス、及び、他のディジット線が有する寄生キャパシタンスを有している。抵抗とキャパシタンスは、その時定数がディジット線を予め帯電させるための均一化時間を増加させる、ＲＣ回路を構成する。時定数があまりにも大きい場合には、時定数は、最新の高速な電子デバイス内でのＤＲＡＭ集積回路の使用を制限する、ＤＲＡＭ集積回路のより遅い読み取り時間をもたらすことになる。ＤＲＡＭ集積回路のクロック速度が増加するにつれて、命令間の最短時間は減少し、ディジット線の均一化時間も同様に減少しなければならない。
【０００７】
ビット線の抵抗／キャパシタンスの減少は、書き込み及び読み取りのパフォーマンスや故障率を改善することができる。キャパシタンスは、ビット線の幅を減らすことにより、減少することができる。しかしながら、１０００オングストローム（Å）を下回る線幅への減少は、その電気抵抗率を著しく増加させ、その結果、デバイスのパフォーマンスの劣化をもたらす。
【図面の簡単な説明】
【０００８】
【図１】メモリセルと接続されたディジット線及びワード線を含むＤＲＡＭメモリセルを説明する。
【図２】メモリアレイ内の各メモリセルと接続されたディジット線及びワード線を含むＤＲＡＭメモリアレイを説明する。
【図３Ａ】従来のアプローチに従って製造されたディジット線の断面図を説明する。
【図３Ｂ】従来のアプローチに従って製造されたディジット線の断面図を説明する。
【図４Ａ】本開示の一実施例に従って製造されたディジット線の断面図を説明する。
【図４Ｂ】本開示の一実施例に従って製造されたディジット線の断面図を説明する。
【図４Ｃ】本開示の一実施例に従って製造されたディジット線の断面図を説明する。
【図５】従来のアプローチに従って製造されたディジット線上のタングステンの粒状構造を説明する。
【図６】従来のアプローチに従って製造されたディジット線の粒状構造を示すディジット線の断面図を説明する。
【図７】本開示の一実施例に従って製造されたディジット線上のタングステンの粒状構造を説明する。
【図８】本開示の一実施例に従って製造されたディジット線の粒状構造を示すディジット線の断面図を説明する。
【図９】本開示の一実施例に従って形成されたディジット線を含む少なくとも１つのメモリデバイスを有する、電子メモリシステムの機能ブロック図である。
【図１０】本開示の一実施例に従って形成されたディジット線を含む少なくとも１つのメモリデバイスを有する、メモリモジュールの機能ブロック図である。
【発明を実施するための形態】
【０００９】
本開示の実施例は、タングステンディジット線を有するシステム、方法、及びデバイスを含む。一方法の実施例は、窒化タングステン（ＷＮＸ）基板上に、タングステン（Ｗ）単分子層を有するタングステンディジット線を形成すること、Ｗ単分子層上に、ホウ素（Ｂ）単分子層を形成すること、及び、Ｂ単分子層上に、バルクＷ層を形成することを含む。
【００１０】
いくつかの実施例では、タングステン（Ｗ）の単分子層は、ジボラン（Ｂ２Ｈ６）の後に六フッ化タングステン（ＷＦ６）の水素（Ｈ２）還元が続く一サイクルを使用して成長し得る。このステップは、構造に対してバルクタングステン層の付着を促進することができる。いくつかの実施例では、ホウ素の単分子層の堆積は、高温でのＢ２Ｈ６の熱分解により行われうる。ホウ素は、界面活性剤の役割を果たし、バルクタングステン層での粒状構造の形成を促進するように働く。しかしながら、大量のホウ素は、タングステンの付着を減らすことがある。いくつかの実施例では、低抵抗率でコンフォーマルなバルクタングステン層は、ＷＦ６のＨ２還元を使用した化学気相堆積（ＣＶＤ）によって成長し得る。
【００１１】
得られたバルクタングステン層の粒状構造は、ディジット線内の抵抗率を減らす。本開示の実施例によれば、ＷＦ６のＨ２還元を用いてバルクタングステン層を成長させるＣＶＤプロセスを使用した粒状構造は、５００オングストローム（Å）未満の厚さのバルクタングステン層上に１０００‐６０００オングストローム（Å）の幅の粒子を作り出す。これらの大きさは、従来のタングステン堆積プロセスにより達成されうる大きさよりも４‐５倍大きい。この粒状構造の増大は、１０μＯｈｍ・ｃｍを超えるディジット線の抵抗率の減少をもたらす。この減少は、その抵抗率を、従来のタングステン堆積プロセスからなる抵抗率に対して半減させる。
【００１２】
図１は、メモリセルと接続されたディジット線及びワード線を含むＤＲＡＭメモリセルを説明する。図１に示されるＤＲＡＭメモリセルは、トランジスタ１０６と、キャパシタ１０８とから成り、１トランジスタ１キャパシタ（１Ｔ１Ｃ）セルとみなされる。ワード線１０４は、トランジスタ１０６のゲートと接続され、ディジット線１０２は、トランジスタ１０６のソース／ドレイン側と接続される。トランジスタ１０６は、キャパシタ１０８とディジット線１０２の間で、スイッチとして動作する。メモリセルは、単一ピースのバイナリ情報を、セルキャパシタ１０８に蓄えられた電荷として、保持する能力を有している。実施例は、図１のメモリセルの例に限られない。例えば、いくつかの実施例では、メモリセル１００は、マルチレベルセルであってもよい。キャパシタの共通ノード１１０にＶｃｃ／２のバイアス電圧が与えられた場合、論理１レベルは、キャパシタの全域で＋Ｖｃｃ／２ボルトによって表され、論理０は、キャパシタ１０８の全域で−Ｖｃｃ／２ボルトによって表される。いずれの場合も、キャパシタに蓄えられた電荷の量は、Ｑ＝Ｃ・ＶＣＣ／２クーロンであり、ここで、Ｃは、ファラッドでのキャパシタンス値である。
【００１３】
ワード線１０４は、トランジスタ１０６のゲートに接続されていて、メモリセルを始動させるために使用される。メモリセル１００は、ワード線１０４とディジット線１０２の交点にアドレス指定される。メモリセルの状態は、その結果、ディジット線１０２を通してセル１００の状態を決定する（不図示の）センス増幅器によって、読み取られる。ポテンシャルは、メモリセルから読み出された状態をリフレッシュするためのリフレッシュ動作の一環としてディジット線１０２に供給される。メモリセル１００内のキャパシタ１０８は、継続的にその電荷を失っているのだから、ＤＲＡＭメモリセルは、絶えずリフレッシュされる必要がある。典型的なメモリセルは、最低限、数ナノ秒に１回はリフレッシュされる必要がある。
【００１４】
図２は、メモリアレイ内の各メモリセルと接続されたディジット線及びワード線を含むＤＲＡＭメモリアレイを説明する。図２は、メモリアレイ内の各メモリセルに接続されたディジット線２０４‐０、・・・、ディジット線２０４‐Ｍ、及び、ワード線２０２‐０、・・・、ワード線２０２‐Ｎを含むＤＲＡＭメモリアレイ２００を示している。ＤＲＡＭメモリアレイは、ワード線とディジット線の接触点に接続された一連のメモリセルから成っている。図２のディジット線２０４‐０、・・・、ディジット線２０４‐Ｍは、メモリアレイ内のメモリセルと接続している。図２のメモリアレイは、所定のディジット線に沿ったメモリセルが共通するワード線を共有しないように、また、共通するワード線に沿ったメモリセルが共通するディジット線を共有しないように、選択された多数のメモリセルを一緒にタイリングすることによって、作られている。メモリセルトランジスタ１０６のゲート端子は、ワード線２０２‐０、・・・、ワード線２０２‐Ｎと接続している。ワード線は、多数のメモリセルと接続していて、トランジスタのゲートを形成するために使用された同材料の延長されたセグメントから成っている。ワード線は、ディジット線に対して物理的に直交している。
【００１５】
ディジット線２０４‐０、・・・、ディジット線２０４‐Ｍは、メモリセルのトランジスタと接続された導電線から成っている。多数の取り付けられたメモリセル、所定のディジット線の物理的な長さ、及び、他のフィーチャに対するディジット線の近接性に起因して、ディジット線は、大きな静電結合に対して敏感になりうる。例えば、３５０ナノメートル（ｎｍ）スケールの製造プロセスでの、ディジット線のキャパシタンスの典型的な値は、およそ３００フェムトファラッド（ｆＦ）であろう。
【００１６】
ディジット線キャパシタンスは、設計の多くの他の側面に影響を与えるので、メモリセルの重要なパラメータである。ディジット線の低キャパシタンスは、メモリセルの改善されたパフォーマンスのために望まれている。ディジット線の低キャパシタンスは、メモリセルの読み取り及び書き込み時間を改善し、メモリセルの読み取り及び書き込みの失敗量を減らす。ディジット線キャパシタンスは、ディジット線の幅を減らすことによって、低下し得る。ディジット線の幅を減らすと、有益な方法でキャパシタンスを減らすだけではなく、メモリアレイが物理的なサイズを縮小され、より密なメモリアレイを可能にさせる。
【００１７】
ディジット線のキャパシタンスを減らし、ひいてはメモリセルのパフォーマンス特性を改善するための、ディジット線幅の減少の副作用は、ディジット線の抵抗率の増加である。ディジット線幅が減少するとき、ディジット線の抵抗率も増加する。抵抗率の増加は、メモリセルのパフォーマンスの劣化を引き起こす。従って、ディジット線幅を減少できる量は、限られる。
【００１８】
図３Ａ及び図３Ｂは、従来のアプローチに従って製造されたディジット線の断面図を説明する。図３Ａに示されるように、ディジット線３００は、窒化タングステン（ＷＮＸ）基板３０２上に形成される。タングステン層３０４は、ＷＮＸ基板３０２上に形成される。従来のアプローチでは、タングステン層３０４は、少なくとも５０Åの厚さであり、３５０℃から４５０℃の範囲の温度での、六フッ化タングステン（ＷＦ６）のＳｉＨ４還元によって、形成される。次のステップは、タングステン層３０４上にタングステンのバルク層３０８を形成することである。
【００１９】
図３Ｂは、タングステンのバルク層３０８が、３５０℃から４５０℃の範囲の温度での、ＷＦ６の水素（Ｈ２）還元によって、形成されることを説明する。図３Ｂに示されるように、タングステンディジット線３００を形成するこの方法は、バルクタングステン層３０８の中の垂直な粒子境界の近接した間隔での配置を指し示している矢印３０９によって説明されるように、微細な粒子を有するバルクタングステン層３０８内に粒状構造を作り出す。バルクタングステン層３０８内の微細な粒子は、ディジット線３００内の抵抗を増加させる。ディジット線３００の幅が５００Åを下回っているとき、バルクタングステン層３０８の粒状構造を有するディジット線３００内の抵抗は、ＤＲＡＭメモリセルのパフォーマンス特性の低下をもたらす。５００Å未満の幅は、ディジット線幅の減少と関連するディジット線３００のキャパシタンスの減少のために、望ましい。
【００２０】
図４Ａから図４Ｃは、本開示の一実施例に従って製造されたディジット線の断面図を説明する。図４Ａは、本開示の一実施例に従った一プロセスステップ後の、部分的なタングステンディジット線４００の断面図を説明する。そのプロセスは、窒化タングステン（ＷＮＸ）基板４０２から始める。図４Ａに示されるように、タングステンの単分子層４０４の膜は、ＷＮＸ基板４０２上に形成される。タングステン単分子層４０４は、２５０℃から４５０℃の範囲の温度での、Ｂ２Ｈ６の後にＷＦ６のＨ２還元が続く一サイクルを使用して、形成される。タングステン単分子層は、１Åから１０オングストロームの範囲の厚さに形成される。バルクタングステン層を核にすることは困難であり、タングステン単分子層４０４は、バルクタングステン層の付着を促進するために形成される。実施例は、特定の層や単分子層の厚さに限定されない。
【００２１】
図４Ｂに示されるように、ホウ素（Ｂ）の単分子層４０８は、タングステン単分子層４０４上に形成されうる。従って、図４Ｂは、第２のプロセスステップ後の、部分的なタングステンディジット線４００の断面図を説明する。Ｂの単分子層４０８は、約３５０℃から約４５０℃の範囲の温度での、Ｂ２Ｈ６の熱分解によりタングステン単分子層４０４上に形成されうる。Ｂ単分子層を形成するためのＢ２Ｈ６の熱分解は、約１秒から約２０秒に及ぶ期間で起こる。ホウ素単分子層は、１Åから１０Åの範囲の厚さに形成される。
【００２２】
図４Ｃは、その後のプロセスステップ後の、タングステンディジット線４００の断面図を説明する。この次のプロセスステップでは、バルクタングステン層４１２は、ホウ素単分子層４０８上に形成される。ホウ素は、界面活性剤の役割を果たし、バルクタングステン層４１２での粒状構造の形成を促進するように働く。しかしながら、大量のホウ素は、タングステンの付着を減らすことがあり、それ故に、ホウ素の単分子層のみがタングステン単分子層４０４上に形成される。ホウ素単分子層４０８内のホウ素の量は、バルクタングステン層４１２内のタングステンの量の、約２％から約２０％の範囲内である。バルクタングステン層４１２は、約３５０℃から約４５０℃の範囲の温度での、ＷＦ６のＨ２還元によって、形成される。いくつかの実施例では、バルクタングステン層４１２は、およそ４００℃の温度での、ＷＦ６のＨ２還元によって、形成される。図４Ｃのバルクタングステン層４１２は、５００Å未満の厚さに形成されている。バルクタングステン層を５００Å未満の厚さに形成することは、さらに、タングステンディジット線４００内で低いキャパシタンスを維持することに役立つ。図４Ｃでは、バルクタングステン層４１２は、図３Ｂで以前に示された垂直な粒子境界の間隔と比較して、バルクタングステン層４１２の中の垂直な粒子境界のより広い間隔での配置を指し示している矢印４０９によって説明されるように、比較的大きな粒子サイズを有している。垂直な粒子境界のより広い間隔での配置は、図３Ｂに示されるより細かい粒子境界に対する、バルクタングステン層４１２の相対的に大きな粒子サイズを表すことを目的としている。バルクタングステン層４１２のより大きな粒子サイズは、その厚さが５００Å未満であるにも関わらず、タングステンディジット線４００内の抵抗を減らすことに役立つ。従来のアプローチでは、窒化タングステン層上にタングステンを核生成させなければならないことが困難なために、これまでは、そのような大きな粒子境界を得ることはできなかった。ディジット線の実施例は、特定の層や単分子層の厚さに限定されない。
【００２３】
図５及び図６は、図３Ａ及び図３Ｂと関連して記載されているように、従来のアプローチに従って製造されたディジット線上のタングステンの粒状構造を説明する。図５は、５００ｎｍ／ｉｎｃｈのスケールに拡大されたバルクタングステン層５００の上面図を説明している。バルクタングステン層５００は、幅が３００Åから８００Åの範囲の粒子を有している。バルクタングステン層内の比較的小さな粒状構造は、ディジット線５２０Å幅でおよそ２０μＯｈｍ・ｃｍの中心抵抗率もたらす。タングステン粒子５０２及びタングステン粒子５０４は、図３Ａ及び図３Ｂの従来のアプローチを用いて形成されたタングステンのさまざまな粒子サイズを図示している。タングステン粒子５０２はおよそ３５０Åの幅を有し、タングステン粒子５０４はおよそ８００Åの幅を有している。
【００２４】
図６は、５００ｎｍ／ｉｎｃｈのスケールに拡大されたタングステンディジット線６００の断面図を示している。ディジット線のこの図は、タングステンディジット線６００のバルクタングステン層６０６内の小さな粒状構造を説明する。小さな粒状構造は、電流が多数の粒子の境界を通り抜ける必要があるということに起因した困難さが原因となって、タングステンディジット線６００内の抵抗を増加させる。５００Å未満の望ましいディジット線の幅では、図３Ａ及び図３Ｂに記載された方法を用いて形成されたバルクタングステン層の粒子サイズは、同じく２０μＯｈｍ・ｃｍの中心抵抗率で、幅がおよそ４００Åの粒子をもたらす。
【００２５】
図７は、本開示の一実施例に従って製造されたディジット線上のタングステンの粒状構造を説明する。図７は、５００ｎｍ／ｉｎｃｈのスケールに拡大されたバルクタングステン層７００の上面図を示している。バルクタングステン層７００は、幅がおよそ１０００Åから６０００Åの範囲にある、粒子を有している。ディジット線内のバルクタングステン層７００の大きな粒子は、ディジット線３００Åから５００Å幅で、およそ９μＯｈｍ・ｃｍからおよそ１１μＯｈｍ・ｃｍの範囲の、中心抵抗を有している。タングステン粒子７０２及びタングステン粒子７０４は、図４Ａから図４Ｃで記載されたプロセスに従ったバルクタングステン層７００のさまざまな粒子サイズを図示している。タングステン粒子７０２はおよそ５０００Åの幅を有し、タングステン粒子７０４はおよそ１３００Åの幅を有している。
【００２６】
図８は、５００ｎｍ／ｉｎｃｈのスケールに拡大された、本開示の一実施例に従って製造されたディジット線の粒状構造を示すディジット線の断面図を説明する。粒子境界を図８の断面図で観察すると、粒子境界は、図６の断面図で示される粒子境界と比較して、より広い間隔があけられている。より広い間隔をあけた粒子境界は、本開示の一プロセスの実施例に従って形成されたバルクタングステン層８０８に対して、より大きな粒子サイズをさらに明らかにすることを目的としている。大きな粒状構造は、その中で電流が少数の粒子境界を通り抜けるという増大された容易さによって、タングステンディジット線８００内の抵抗を減らす。５００Å未満の望ましいディジット線の幅では、一プロセスの実施例に従って形成されたバルクタングステン層８００の粒子サイズは、幅が１０００Åから６０００Åの範囲にある粒子をもたらす。これらの粒子は、およそ１０μＯｈｍ・ｃｍの中心抵抗率に対応する断面幅を有する。
【００２７】
図９は、本開示の一実施例、例えば、図４Ａから図４Ｃで記載されたプロセス、に従って形成されたディジット線を含む、少なくとも１つのメモリデバイス９２０を有する、電子メモリシステム９００の機能ブロック図である。メモリシステム９００は、ＤＲＡＭメモリデバイス９２０とつながれたプロセッサ９１０を含み、ＤＲＡＭメモリデバイスは、メモリセルのメモリアレイ９３０を含む。メモリシステム９００が別の集積回路を含むこと、または、プロセッサ９１０とメモリデバイス９２０の両方が同じ集積回路上に存在すること、が可能である。プロセッサ９１０は、マイクロプロセッサでもよく、または、例えば、特定用途向け集積回路（ＡＳＩＣ）など、何らかの他種の制御回路でもよい。
【００２８】
明確にするために、電子メモリシステム９００は、本開示に特に関連するフィーチャに注目して簡略化されている。メモリデバイス９２０は、ＤＲＡＭメモリセルのアレイ９３０を含んでいる。メモリセルの各行の制御ゲートは、ワード線につながれ、一方、メモリセルのドレイン領域は、ディジット線につながれている。当業者に理解されうるように、ワード線及びディジット線とのメモリセルの接続方法は、アレイ構造に依存する。
【００２９】
図９の実施例は、入出力回路９６０を経由して、入出力接続９６２を通って供給される、アドレス信号をラッチするアドレス回路９４０を含む。アドレス信号は、メモリアレイ９３０にアクセスするために、行デコーダ９４４及び列デコーダ９４６に受信され、デコードされる。本開示を踏まえると、アドレス入力接続数が、メモリアレイ９３０の密度や構造に依存すること、ならびに、アドレス数が、メモリセル数の増加とメモリブロック及びアレイの数の増加の両方とともに増加することは、当業者によって理解されるだろう。
【００３０】
メモリセルのメモリアレイ９３０は、ここで記載された実施例に従って形成された、タングステンディジット線を含むことができる。メモリデバイス９２０は、この実施例では読取／ラッチ回路９５０であってもよいセンス／バッファ回路を用いて、メモリアレイ列内の電圧及び／または電流の変化を感知することによって、メモリアレイ９３０内のデータを読み取る。読取／ラッチ回路９５０は、メモリアレイ９３０から、データの行を読み取ってラッチするために、つながれている。入出力回路９６０は、プロセッサ９１０との、入出力接続９６２を通る双方向のデータ通信のために、含まれる。書き込み回路９５５は、メモリアレイ９３０へデータを書き込むために、含まれる。
【００３１】
制御回路９７０は、プロセッサ９１０から制御接続９７２により供給された信号をデコードする。これらの信号は、データ読み取り動作、データ書き込み動作、データリフレッシュ動作、及びデータ消去動作を含む、メモリアレイ９３０上での動作を制御するために使用される、チップ信号、ライトイネーブル信号、アドレスラッチ信号を含むことができる。いくつかの実施例では、制御回路９７０は、本開示の動作及びプログラミングの実施例を実行するために、プロセッサ９１０からの命令の実行に関与する。制御回路９７０は、状態機械、シーケンサ、または、何らかの他種の制御装置であってもよい。追加の回路や制御信号が備えられてもよいこと、及び、図９のメモリデバイスの詳細は説明の簡略化を促進するために単純化されていることは、当業者によって理解されるだろう。
【００３２】
図１０は、本開示の一実施例、例えば、図４Ａから図４Ｃに記載されたプロセス、に従って形成されたディジット線を含む少なくとも１つのメモリデバイス１０１０を有する、メモリモジュール１０００の機能ブロック図である。メモリモジュール１０００は、ＤＲＡＭチップとして図示されているが、他種のメモリも、本明細書で使用される “メモリモジュール”の範囲内に含まれることを意図する。さらに、フォームファクタの一例が図１０では描かれているが、これらのコンセプトは、他のフォームファクタにも同様に適用できる。
【００３３】
いくつかの実施例では、メモリモジュール１０００は、１つ以上のメモリデバイス１０１０を入れる（描かれているような）ハウジング１００５を含むことができるが、そのようなハウジングは、すべてのデバイス、または、すべてのデバイス応用にとって、必須ではない。少なくとも１つのメモリデバイス１０１０は、ここで記載された実施例に従って形成されたタングステンディジット線を有する、メモリセルのアレイを含んでいる。ハウジングを有する場合、ハウジング１００５は、ホストデバイスとの通信のための、１つ以上の接点１０１５を含む。ホストデバイスの例は、デジタルカメラ、デジタルレコーダ及び再生デバイス、携帯端末、パーソナルコンピュータ、メモリカードリーダ、インタフェースハブなどを含む。いくつかの実施例では、接点１０１５は、標準化されたインタフェース形式でもよい。しかしながら、一般に、接点１０１５は、メモリモジュール１０００と、接点１０１５と互換性のあるレセプタを有するホストとの間で、制御信号、アドレス信号、及び／または、データ信号を渡すためのインタフェースを提供する。
【００３４】
メモリモジュール１０００は、任意に、追加の回路１０２０を含んでもよく、その回路は、１つ以上の集積回路、及び／または、個別部品であってもよい。いくつかの実施例では、追加の回路１０２０は、マルチプルメモリデバイス１０１０全域でのアクセスを制御するための、及び／または、外部ホストとメモリデバイス１０１０の間の翻訳層を提供するための、メモリコントローラを含んでもよい。例えば、１つ以上のメモリデバイス１０１０に対して、接点１０１５の数と１０１０接続数との間で、一対一対応がなくてもよい。従って、メモリコントローラは、適切な時刻に、適切な入出力接続で、適切な信号を受信するために、または、適切な時刻に、適切な接点１０１５で、適切な信号を供給するために、メモリデバイス１０１０の（図１０では示されていない）入出力接続を選択的につなぐことができる。同様に、ホストとメモリモジュール１０００の間の通信プロトコルは、メモリデバイス１０１０のアクセスに要求されるプロトコルとは異なってもよい。メモリコントローラは、その後、メモリデバイス１０１０への所望のアクセスを達成するために、ホストから受信したコマンド列を適切なコマンド列に翻訳することができる。そのような翻訳は、コマンド列に加えて、さらに、信号の電圧レベルの変化を含んでもよい。
【００３５】
追加の回路１０２０は、さらに、例えば、ＡＳＩＣによって実行されうるような論理機能など、メモリデバイス１０１０の制御とは関係しない機能性を含んでもよい。また、追加の回路１０２０は、メモリモジュール１０００への読み取りまたは書き込みアクセスを制限する回路、例えば、パスワード保護、生体認証など、を含んでもよい。追加の回路１０２０は、メモリモジュール１０００の状況を示す回路を含んでもよい。例えば、追加の回路１０２０は、メモリモジュール１０００に電力が供給されているかどうか、及び、メモリモジュール１０００が現在アクセスされているかどうかを決定するための機能性や、その状況の印、例えば、電力が供給されている間は点灯し、アクセスされている間は点滅するなど、を表示するための機能性を含んでもよい。追加の回路１０２０は、さらに、受動素子、例えば、メモリモジュール１０００内での電力要求の調整に役立つ減結合キャパシタなど、を含んでもよい。
【００３６】
上述した理由のため、及び、本明細書を読んで理解したならば、当業者に明らかとなるであろう、以下に述べる他の理由のため、ディジット線内の低い抵抗率を維持しながら、パフォーマンス強化のためディジット線内のキャパシタンスを低下させるために、十分に細いディジット線が技術的に必要である。この目的を達成するため、ディジット線は、タングステンディジット線を通る電流フローのインピーダンスを減らすに足りる十分大きな粒状構造を持たなくてはならない。
【００３７】
＜結論＞
タングステンディジット線を使用及び形成するための方法、デバイス、及び、システムが記載された。本開示の実施例に従って形成されたタングステンディジット線は、窒化タングステン（ＷＮＸ）基板上のタングステン（Ｗ）単分子層と、Ｗ単分子層上のホウ素（Ｂ）単分子層と、及び、Ｂ単分子層上のバルクＷ層と、で形成されうる。
【００３８】
ここでは、特定の実施例が説明され記載されているが、当業者には、同じ結果を得るために計算された配置は、示された特定の実施例の代わりとなりえることが理解できる。この開示は、本開示のさまざまな実施例の翻案もしくは変形したものに及ぶことを目的としている。上述した記載は、説明用に作られていて、限定的なものではないことを理解すべきである。上述した実施例の組み合わせや、ここでは特に記載されていない他の実施例は、上述した記載を精査することで、当業者に明らかとなりえる。本開示のさまざまな実施例の範囲は、上述した構造や方法が使用される他の用途を含む。従って、本開示のさまざまな実施例の範囲は、添付の請求項を参照して、そのような請求項に権利が与えられることが相当な均等物の全範囲とともに、決定されるべきである。
【００３９】
上述の「発明を実施するための形態」では、さまざまな特徴が、開示を合理化するために、単一の実施例内で一緒にグループ化されている。この開示の方法は、本開示の開示された実施例が、各請求項で明示的に挙げられているよりも多くの特徴を使用しなければならないという意図を示しているとして、解釈されるべきではない。むしろ、以下の請求項が示しているように、発明の主題は、単一の開示された実施例のすべての特徴よりも少ないところにある。従って、以下の請求項は、これによって「発明を実施するための形態」に組み込まれ、各請求項は個別の実施例として独立する。
【特許請求の範囲】
【請求項１】
メモリセルにディジット線を形成する方法であって、
窒化タングステン（ＷＮＸ）基板上に、タングステン（Ｗ）単分子層を形成することと、
前記Ｗ単分子層上に、ホウ素（Ｂ）単分子層を形成することと、
前記Ｂ単分子層上に、バルクＷ層を形成することと、を含む
ことを特徴とするメモリセルにディジット線を形成する方法。
【請求項２】
請求項１に記載の方法において、
前記方法は、ジボラン（Ｂ２Ｈ６）の後に六フッ化タングステン（ＷＦ６）の水素（Ｈ２）還元が続く一サイクルを使用して、前記Ｗ単分子層を形成すること、を含む
ことを特徴とする方法。
【請求項３】
請求項１に記載の方法において、
前記方法は、１オングストローム（Å）と１０オングストローム（Å）の間の厚さに、前記Ｗ単分子層を形成すること、を含む
ことを特徴とする方法。
【請求項４】
請求項１に記載の方法において、
前記方法は、３５０℃から４５０℃の間での、Ｂ２Ｈ６の熱分解によって、前記Ｂ単分子層を形成すること、を含む
ことを特徴とする方法。
【請求項５】
請求項４に記載の方法において、
前記方法は、１秒から２０秒に及ぶ期間の、Ｂ２Ｈ６の熱分解によって、前記Ｂ単分子層を形成すること、を含む
ことを特徴とする方法。
【請求項６】
請求項１に記載の方法において、
前記方法は、１Åと１０Åの間の厚さに、前記Ｂ単分子層を形成すること、を含む
ことを特徴とする方法。
【請求項７】
請求項１に記載の方法において、
前記方法は、ＷＦ６のＨ２還元を使用した化学気相堆積（ＣＶＤ）によって、前記バルクＷ層を形成すること、を含む
ことを特徴とする方法。
【請求項８】
請求項１に記載の方法において、
前記方法は、前記バルクタングステン層内のタングステンの量の２％から２０％の範囲で、前記ホウ素単分子層内のホウ素の量を有する、ディジット線を形成すること、を含む
ことを特徴とする方法。
【請求項９】
請求項１に記載の方法において、
前記方法は、幅が１０００オングストロームから６０００オングストロームの間の粒子サイズを有する、前記バルクＷ層を形成すること、を含む
ことを特徴とする方法。
【請求項１０】
請求項１に記載の方法において、
前記方法は、メモリセル内に、５００Å未満の幅を有するディジット線を形成すること、を含む
ことを特徴とする方法。
【請求項１１】
請求項１に記載の方法において、
前記方法は、メモリセル内に、９μＯｈｍ・ｃｍと１１μＯｈｍ・ｃｍの間の中心抵抗を有するディジット線を形成すること、を含む
ことを特徴とする方法。
【請求項１２】
メモリデバイスであって、
多数のワード線と、
タングステン単分子層、ホウ素単分子層、及び、バルクタングステン層から形成された、多数のディジット線と、を含み、
各ワード線及び各ディジット線は、メモリセルと接続され、
前記メモリセルは、キャパシタとトランジスタとから成る
ことを特徴とするメモリデバイス。
【請求項１３】
請求項１２に記載のメモリデバイスにおいて、
前記ディジット線は、前記メモリセルと関連するトランジスタのドレイン側と接続される
ことを特徴とするメモリデバイス。
【請求項１４】
請求項１２に記載のメモリデバイスにおいて、
前記ワード線は、前記メモリセルと関連するトランジスタのゲート側と接続される
ことを特徴とするメモリデバイス。
【請求項１５】
請求項１２に記載のメモリデバイスにおいて、
前記Ｗ単分子層は、１０オングストローム未満の厚さである
ことを特徴とするメモリデバイス。
【請求項１６】
請求項１２に記載のメモリデバイスにおいて、
前記Ｂ単分子層は、１０オングストローム未満の厚さである
ことを特徴とするメモリデバイス。
【請求項１７】
請求項１２に記載のメモリデバイスにおいて、
前記バルクＷ層は、５００Å未満の厚さである
ことを特徴とするメモリデバイス。
【請求項１８】
請求項１２に記載のメモリデバイスにおいて、
前記バルクＷ層は、１０００Åと６０００Åの間の幅の粒子を有する、粒状構造を有する
ことを特徴とするメモリデバイス。
【請求項１９】
メモリデバイスであって、
ワード線によってつながれた行と、ビット線によってつながれた列と、に配置されたメモリセルのアレイであって、
前記ディジット線は、タングステン単分子層、ホウ素単分子層、及び、バルクタングステン層と、から形成される、というメモリセルのアレイと、
前記メモリセルのアレイを制御し、且つ、前記メモリセルのアレイへアクセスするための回路と、を含む
ことを特徴とするメモリデバイス。
【請求項２０】
請求項１９に記載のメモリデバイスにおいて、
前記回路は、前記メモリセルのアレイにアクセスするための、行デコーダ及び列デコーダによって、受信され且つデコードされるアドレス信号を有する
ことを特徴とするメモリデバイス。
【請求項２１】
請求項１９に記載のメモリデバイスにおいて、
追加の回路は、マルチプルメモリデバイス全域のアクセスを制御するための、メモリコントローラを含む
ことを特徴とするメモリデバイス。
【請求項２２】
請求項１９に記載のメモリデバイスにおいて、
前記Ｗ単分子層は、１０Å未満の厚さである
ことを特徴とするメモリデバイス。
【請求項２３】
請求項１９に記載のメモリデバイスにおいて、
前記Ｂ単分子層は、１０Å未満の厚さである
ことを特徴とするメモリデバイス。
【請求項２４】
請求項１９に記載のメモリデバイスにおいて、
前記バルクＷ層は、５００Å未満の厚さである
ことを特徴とするメモリデバイス。
【請求項２５】
請求項１９に記載のメモリデバイスにおいて、
前記バルクＷ層は、１０００Åと６０００Åの間の幅の粒子を有する、粒状構造を有する
ことを特徴とするメモリデバイス。
【請求項２６】
ディジット線を動作する方法であって、
ワード線と、窒化タングステン（ＷＮＸ）基板上のタングステン（Ｗ）単分子層、前記Ｗ単分子層上のホウ素（Ｂ）単分子層、及び、前記Ｂ単分子層上のバルクＷ層から形成されたディジット線との交点にあるメモリセルをアドレス指定することと、
センス増幅器を使用して前記ディジット線を読み取ることと、
前記メモリセルから読み取られた状態をリフレッシュするためのリフレッシュ動作の一環として、前記ディジット線にポテンシャルを供給することと、を含む
ことを特徴とするディジット線を動作する方法。
【請求項２７】
請求項２６に記載の方法において、
前記リフレッシュ動作は、１ナノ秒から１００ナノ秒毎に１回の割合で、前記メモリセルの状態を書き改めること、を含む
ことを特徴とする方法。
【請求項２８】
請求項２６に記載の方法において、
前記方法は、Ｂ２Ｈ６の後にＷＦ６のＨ２還元が続く一サイクルを使用して、前記Ｗ単分子層を形成すること、を含む
ことを特徴とする方法。
【請求項２９】
請求項２６に記載の方法において、
前記Ｗ単分子層は、１０Å未満の厚さである
ことを特徴とする方法。
【請求項３０】
請求項２６に記載の方法において、
前記Ｂ単分子層は、１０Å未満の厚さである
ことを特徴とする方法。
【請求項３１】
請求項２６に記載の方法において、
前記バルクＷ層は、５００Å未満の厚さである
ことを特徴とする方法。
【請求項３２】
請求項２６に記載の方法において、
前記バルクＷ層は、１０００Åから６０００Åの幅の粒子を有する、粒状構造を有する
ことを特徴とする方法。
【請求項１】
メモリセルにディジット線を形成する方法であって、
窒化タングステン（ＷＮＸ）基板上に、タングステン（Ｗ）単分子層を形成することと、
前記Ｗ単分子層上に、ホウ素（Ｂ）単分子層を形成することと、
前記Ｂ単分子層上に、バルクＷ層を形成することと、を含む
ことを特徴とするメモリセルにディジット線を形成する方法。
【請求項２】
請求項１に記載の方法において、
前記方法は、ジボラン（Ｂ２Ｈ６）の後に六フッ化タングステン（ＷＦ６）の水素（Ｈ２）還元が続く一サイクルを使用して、前記Ｗ単分子層を形成すること、を含む
ことを特徴とする方法。
【請求項３】
請求項１に記載の方法において、
前記方法は、１オングストローム（Å）と１０オングストローム（Å）の間の厚さに、前記Ｗ単分子層を形成すること、を含む
ことを特徴とする方法。
【請求項４】
請求項１に記載の方法において、
前記方法は、３５０℃から４５０℃の間での、Ｂ２Ｈ６の熱分解によって、前記Ｂ単分子層を形成すること、を含む
ことを特徴とする方法。
【請求項５】
請求項４に記載の方法において、
前記方法は、１秒から２０秒に及ぶ期間の、Ｂ２Ｈ６の熱分解によって、前記Ｂ単分子層を形成すること、を含む
ことを特徴とする方法。
【請求項６】
請求項１に記載の方法において、
前記方法は、１Åと１０Åの間の厚さに、前記Ｂ単分子層を形成すること、を含む
ことを特徴とする方法。
【請求項７】
請求項１に記載の方法において、
前記方法は、ＷＦ６のＨ２還元を使用した化学気相堆積（ＣＶＤ）によって、前記バルクＷ層を形成すること、を含む
ことを特徴とする方法。
【請求項８】
請求項１に記載の方法において、
前記方法は、前記バルクタングステン層内のタングステンの量の２％から２０％の範囲で、前記ホウ素単分子層内のホウ素の量を有する、ディジット線を形成すること、を含む
ことを特徴とする方法。
【請求項９】
請求項１に記載の方法において、
前記方法は、幅が１０００オングストロームから６０００オングストロームの間の粒子サイズを有する、前記バルクＷ層を形成すること、を含む
ことを特徴とする方法。
【請求項１０】
請求項１に記載の方法において、
前記方法は、メモリセル内に、５００Å未満の幅を有するディジット線を形成すること、を含む
ことを特徴とする方法。
【請求項１１】
請求項１に記載の方法において、
前記方法は、メモリセル内に、９μＯｈｍ・ｃｍと１１μＯｈｍ・ｃｍの間の中心抵抗を有するディジット線を形成すること、を含む
ことを特徴とする方法。
【請求項１２】
メモリデバイスであって、
多数のワード線と、
タングステン単分子層、ホウ素単分子層、及び、バルクタングステン層から形成された、多数のディジット線と、を含み、
各ワード線及び各ディジット線は、メモリセルと接続され、
前記メモリセルは、キャパシタとトランジスタとから成る
ことを特徴とするメモリデバイス。
【請求項１３】
請求項１２に記載のメモリデバイスにおいて、
前記ディジット線は、前記メモリセルと関連するトランジスタのドレイン側と接続される
ことを特徴とするメモリデバイス。
【請求項１４】
請求項１２に記載のメモリデバイスにおいて、
前記ワード線は、前記メモリセルと関連するトランジスタのゲート側と接続される
ことを特徴とするメモリデバイス。
【請求項１５】
請求項１２に記載のメモリデバイスにおいて、
前記Ｗ単分子層は、１０オングストローム未満の厚さである
ことを特徴とするメモリデバイス。
【請求項１６】
請求項１２に記載のメモリデバイスにおいて、
前記Ｂ単分子層は、１０オングストローム未満の厚さである
ことを特徴とするメモリデバイス。
【請求項１７】
請求項１２に記載のメモリデバイスにおいて、
前記バルクＷ層は、５００Å未満の厚さである
ことを特徴とするメモリデバイス。
【請求項１８】
請求項１２に記載のメモリデバイスにおいて、
前記バルクＷ層は、１０００Åと６０００Åの間の幅の粒子を有する、粒状構造を有する
ことを特徴とするメモリデバイス。
【請求項１９】
メモリデバイスであって、
ワード線によってつながれた行と、ビット線によってつながれた列と、に配置されたメモリセルのアレイであって、
前記ディジット線は、タングステン単分子層、ホウ素単分子層、及び、バルクタングステン層と、から形成される、というメモリセルのアレイと、
前記メモリセルのアレイを制御し、且つ、前記メモリセルのアレイへアクセスするための回路と、を含む
ことを特徴とするメモリデバイス。
【請求項２０】
請求項１９に記載のメモリデバイスにおいて、
前記回路は、前記メモリセルのアレイにアクセスするための、行デコーダ及び列デコーダによって、受信され且つデコードされるアドレス信号を有する
ことを特徴とするメモリデバイス。
【請求項２１】
請求項１９に記載のメモリデバイスにおいて、
追加の回路は、マルチプルメモリデバイス全域のアクセスを制御するための、メモリコントローラを含む
ことを特徴とするメモリデバイス。
【請求項２２】
請求項１９に記載のメモリデバイスにおいて、
前記Ｗ単分子層は、１０Å未満の厚さである
ことを特徴とするメモリデバイス。
【請求項２３】
請求項１９に記載のメモリデバイスにおいて、
前記Ｂ単分子層は、１０Å未満の厚さである
ことを特徴とするメモリデバイス。
【請求項２４】
請求項１９に記載のメモリデバイスにおいて、
前記バルクＷ層は、５００Å未満の厚さである
ことを特徴とするメモリデバイス。
【請求項２５】
請求項１９に記載のメモリデバイスにおいて、
前記バルクＷ層は、１０００Åと６０００Åの間の幅の粒子を有する、粒状構造を有する
ことを特徴とするメモリデバイス。
【請求項２６】
ディジット線を動作する方法であって、
ワード線と、窒化タングステン（ＷＮＸ）基板上のタングステン（Ｗ）単分子層、前記Ｗ単分子層上のホウ素（Ｂ）単分子層、及び、前記Ｂ単分子層上のバルクＷ層から形成されたディジット線との交点にあるメモリセルをアドレス指定することと、
センス増幅器を使用して前記ディジット線を読み取ることと、
前記メモリセルから読み取られた状態をリフレッシュするためのリフレッシュ動作の一環として、前記ディジット線にポテンシャルを供給することと、を含む
ことを特徴とするディジット線を動作する方法。
【請求項２７】
請求項２６に記載の方法において、
前記リフレッシュ動作は、１ナノ秒から１００ナノ秒毎に１回の割合で、前記メモリセルの状態を書き改めること、を含む
ことを特徴とする方法。
【請求項２８】
請求項２６に記載の方法において、
前記方法は、Ｂ２Ｈ６の後にＷＦ６のＨ２還元が続く一サイクルを使用して、前記Ｗ単分子層を形成すること、を含む
ことを特徴とする方法。
【請求項２９】
請求項２６に記載の方法において、
前記Ｗ単分子層は、１０Å未満の厚さである
ことを特徴とする方法。
【請求項３０】
請求項２６に記載の方法において、
前記Ｂ単分子層は、１０Å未満の厚さである
ことを特徴とする方法。
【請求項３１】
請求項２６に記載の方法において、
前記バルクＷ層は、５００Å未満の厚さである
ことを特徴とする方法。
【請求項３２】
請求項２６に記載の方法において、
前記バルクＷ層は、１０００Åから６０００Åの幅の粒子を有する、粒状構造を有する
ことを特徴とする方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６】
【図７】
【図８】
【図１０】
【図９】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６】
【図７】
【図８】
【図１０】
【図９】
【公表番号】特表２０１０−５２６４４１（Ｐ２０１０−５２６４４１Ａ）
【公表日】平成２２年７月２９日（２０１０．７．２９）
【国際特許分類】
【出願番号】特願２０１０−５０６３３０（Ｐ２０１０−５０６３３０）
【出願日】平成２０年５月２日（２００８．５．２）
【国際出願番号】ＰＣＴ／ＵＳ２００８／００５６８１
【国際公開番号】ＷＯ２００８／１３７０７０
【国際公開日】平成２０年１１月１３日（２００８．１１．１３）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
【公表日】平成２２年７月２９日（２０１０．７．２９）
【国際特許分類】
【出願日】平成２０年５月２日（２００８．５．２）
【国際出願番号】ＰＣＴ／ＵＳ２００８／００５６８１
【国際公開番号】ＷＯ２００８／１３７０７０
【国際公開日】平成２０年１１月１３日（２００８．１１．１３）
【出願人】（５９５１６８５４３）マイクロン テクノロジー， インク． (444)
【Ｆターム（参考）】
[ Back to top ]