【課題】データ読み出し時の閾値電圧差が大きく、かつ、データ保持時間の長い半導体記憶装置および半導体記憶装置の製造方法を提供する。
【解決手段】バックゲート絶縁膜ＢＧＩを挟んで対向する第１半導体層及び第２半導体層と、前記第１半導体層内に設けられた第１導電型のプレートＰＬと、前記第２半導体層の表面であって、前記バックゲート絶縁膜ＢＧＩと接する第１表面と反対の第２表面に接するように設けられたゲート絶縁膜ＧＩと、前記ゲート絶縁膜ＧＩに接するように設けられたゲート電極Ｇと、前記第２半導体層内であって、第１導電型のボディ領域Ｂと、前記ボディ領域Ｂを挟むように設けられた第２導電型のソース層Ｓ及びドレイン層Ｄと、前記第１半導体層の表面に設けられた第２導電型の拡散層１１と、を有し、前記ボディ領域Ｂは、電気的に浮遊状態であり、電荷を蓄積又は放出することによりデータを記憶する半導体記憶装置。 （もっと読む）

【課題】形成面積の縮小化とキャパシタの容量の確保との両立を可能にする半導体装置を提供する。
【解決手段】ＤＲＡＭセルは、シリコン基板１の上部に形成された分離トレンチ４０により規定される活性領域７に形成され、当該活性領域７の端部にキャパシタＣ１，Ｃ２が形成される。このキャパシタＣ１，Ｃ２が形成される活性領域７の端部の表面には、選択エピタキシャル成長法によりエピタキシャル層２５が形成されており、他の部分よりも幅が広くなっている。当該キャパシタＣ１，Ｃ２は、その幅広部の形成された不純物拡散層２４を第１電極とし、その上に誘電体層２１を介して形成された電極２２を第２電極とする。 （もっと読む）

【課題】セルコンタクトのショート等の問題がなく、またゲートトレンチ内にシリコン基板材料によるバリが残らず、良好な特性を有するトレンチゲートの形成方法を提供する。
【解決手段】まずシリコン基板１０上にゲートトレンチ１０ａを形成し、次いでゲートトレンチ１０ａが形成されたシリコン基板１０上に素子分離領域１６ａを形成する。そのため、ゲートトレンチ１０ａ内にシリコン基板材料のバリが発生することがなく、理想的なトレンチ形状を得ることができる。 （もっと読む）

【課題】 半導体メモリの大容量化のために、１トランジスタセル方式のメモリセルで構成された半導体メモリが開発されている。この１トランジスタメモリセルにおいては、リーク電流を減少させ、リフレッシュ特性を改善しなければならないという課題が残されている。
【解決手段】 ドレイン拡散層の高濃度不純物層領域の不純物濃度をソース拡散層の高濃度不純物層領域の不純物濃度よりも低濃度とする。ドレイン拡散層を低濃度で形成することでＧＩＤＬリークを抑制する。一方でソース拡散層の不純物濃度を高くすることで、ボティーソース拡散層間への蓄積電荷の漏れを抑制する。データ保持特性が優れたメモリセルを備えた半導体メモリが得られる。 （もっと読む）

【課題】薄いチャネルを有する薄膜トランジスタを形成する。
【解決手段】絶縁層６上にソース・ドレイン材料膜１２を形成した後、絶縁層６に達する開口部１３をソース・ドレイン材料膜１２に形成する。次いで、開口部１３内の絶縁層６およびソース・ドレイン材料膜１２上に、所望の膜厚のチャネル４およびゲート絶縁膜５を順に形成した後、ゲート絶縁膜５上であって開口部１３内を埋め込むゲート材料膜１４を形成する。次いで、ゲート材料膜１４上にキャップ膜７を形成し、ゲート材料膜１４からなるゲート１を形成する。次いで、ソース・ドレイン材料膜１２上にマスク層を形成する。次いで、ゲート１をキャップ膜７で保護しながらマスク層で保護されていないソース・ドレイン材料膜１２を除去し、ゲート１の両側にソース・ドレイン材料膜１２を残す。一方のソース・ドレイン材料膜１２がソース２、他方の前記ソース・ドレイン材料膜１２がドレイン３となる。 （もっと読む）

【課題】ＤＲＡＭのウエハ完成時の試験後に、キャパシタのデータ保持特性の変動に起因するメモリセルの不良によるＤＲＡＭの歩留まり低下を防止する。
【解決手段】アレイ状に配列されたメモリセルには、円筒型の情報蓄積電極１３を有し電気容量が大きなキャパシタを有するメモリセルと、円柱型の情報蓄積電極１４を有し電気容量が小さなキャパシタを有するメモリセルとが含まれ、これらは１：２の割合でメモリセルアレイ内に配置される。ウエハ完成時の試験では、規格により合致したしきい値でデータ保持特性が試験される。 （もっと読む）

【課題】露光装置の解像限界を超えた微細なパターンを有するＤＲＡＭやＦｅＲＡＭおよびクロスバー素子等の電子装置の製造方法を提供する。
【解決手段】基板１０上にダミー１１膜を基板１０上の素子領域１０Ａおよびその外側の外部領域１０Ｂを覆うように形成してパターニングし、ダミーパターン１１を素子領域１０Ａにおいては第１の高さＨ１に、外部領域１０Ｂにおいては第１の高さＨ１よりも小さい第２の高さＨ２を有するように形成し、基板１０上に別の膜１２をダミーパターン１１Ａ，Ｂを覆うように形成し、膜１２を異方性エッチングして素子領域中のダミーパターン１１Ａの側壁面に沿って第１および第２のパターン１２Ａ、Ｂを形成し、かつ、外部領域１０Ｂにおいては膜１２消失させ、素子領域１０Ａにおいて、第1および第2のパターン１２Ａ，Ｂを使って電子装置を形成する。 （もっと読む）

【課題】キャパシタ構造への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】極低水分含有量のシリコン酸化膜である第１の絶縁膜３と、第１の絶縁膜３よりも水分含有量の多い、従って面内膜厚分布率の小さいシリコン酸化膜である第２の絶縁膜４との積層膜を形成し、これをＣＭＰにより研磨する。強誘電体キャパシタ構造２の直上には第２の絶縁膜４が残らず除去され、第１の絶縁膜３の表面がある程度露出するまで研磨する。このとき、第１の絶縁膜３における第１の部分の上面から第２の絶縁膜４の上面にかけて表面平坦化されてなり、第１の絶縁膜３と、第１の絶縁膜３の第２の部分上に残る第２の絶縁膜４とからなる層間絶縁膜１０が形成される。 （もっと読む）

【課題】
王冠型の蓄積電極を有するキャパシタにおいて、ウエットエッチングを用いて王冠型蓄積電極を形成する際に、蓄積電極自身が倒壊することなく製造できる半導体装置の製造方法を提供する。
【解決手段】
蓄積電極が内面に形成された深孔を予めアモルファスカーボンで埋めこんだ状態で蓄積電極周囲の酸化シリコン膜をウエットエッチングにより除去する。埋め込んだアモルファスカーボンは酸素プラズマエッチングにより除去する。これにより、乾燥時の水分表面張力の影響を軽減して曲げ等に対する耐性が向上する。 （もっと読む）

【課題】トレンチゲート構造の半導体装置及びその製造方法の提供を課題とする。
【解決手段】本発明の半導体装置は、半導体基板に形成された溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍の半導体基板に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備えるとともに、前記ゲート絶縁膜において、前記ソース及びまたはドレインに接する領域のゲート絶縁膜の厚さが、前記溝の内部側に形成されているゲート絶縁膜の厚さよりも厚くされたことを特徴とする。 （もっと読む）

【課題】シリサイド層の凝集を抑えることができ、コンタクト抵抗が低抵抗化され、断線の発生が抑制された半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０１上に形成されたゲート電極１０４および不純物拡散領域１０５と、ゲート電極１４および不純物拡散領域１０５の上に形成されたシリサイド層１０６と、シリサイド層１０６上に形成された第１のエッチングストップ膜１１０とを備えている。第１のエッチングストップ膜１１０は、シリサイド層１０６上に設けられた下層コンタクトプラグ１０９の側面を囲んで形成される。 （もっと読む）

ワン・トランジスタ・ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルは、第一のソース／ドレイン領域２６と第二のソース／ドレイン領域２４と、同第一及び第二のソース／ドレイン領域の間にある本体領域３６と、同本体領域上にあるゲート２８とを含む。第一のソース／ドレイン領域は本体領域とのショットキーダイオード接合を含み、第二のソース／ドレイン領域は本体領域とのｎ−ｐダイオード接合を含む。
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【課題】側壁絶縁膜を有するゲート電極とゲート電極に対向するオーミック電極との間のリーク電流を抑圧するフラッシュメモリ及びその製造方法を提供する。
【解決手段】フラッシュメモリは、トンネル絶縁膜、フローティング電極、フローティングゲート絶縁膜および制御電極よりなり、両側壁面で画成されたゲート電極構造と、前記ゲート電極構造の前記両側壁面を覆う一対の側壁絶縁膜４７と、前記一対の側壁絶縁膜も含めて前記ゲート電極構造を覆う絶縁膜４９と、前記絶縁膜表面と前記ゲート電極構造の側壁面との間に形成された窒化膜４９と、前記絶縁膜に前記拡散領域を露出するように形成されたコンタクトホール４９Ａと、前記コンタクトホールを介して電気的に接続された電極５０Ａ，５０Ｂ，５０Ｃとを有し、前記トンネル絶縁膜と前記側壁絶縁膜と前記窒化膜が前記コンタクトホールの側壁面に露出している。 （もっと読む）

【課題】ＤＲＡＭと論理集積回路とを混載したシステムオンチップ構造の半導体集積回路装置において、ＤＲＡＭと論理集積回路のそれぞれの性能を共に維持しながらワンチップ化を実現する。
【解決手段】ＤＲＡＭと論理集積回路とを混載したシステムオンチップ構造の半導体集積回路装置において、ＤＲＡＭの直接周辺回路を構成するＭＩＳＦＥＴ（Ｑｎ_１、Ｑｐ_１）のソース、ドレイン１３，１４の表面と、間接周辺回路を構成するＭＩＳＦＥＴのソース、ドレインの表面と、論理集積回路を構成するＭＩＳＦＥＴ（Ｑｎ_２、Ｑｐ_２）のソース、ドレイン１７，１９の表面にシリサイド層２０を形成し、ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴ（Ｑｓ）のソース、ドレイン９の表面にはシリサイド層を形成しない。 （もっと読む）

【課題】短チャネル効果を抑制しつつチャネル長の短い微細な絶縁ゲイト型半導体装置を実現する。
【解決手段】絶縁ゲイト型半導体装置はフィールド酸化膜によって素子分離されたＮチャネル型ＦＥＴ及びＰチャネル型ＦＥＴを有し、各ＦＥＴはソース領域、ドレイン領域、チャネル形成領域と、ポリシリコンでなるゲイト電極と、窒化シリコンでなるサイドウォールと、熱酸化膜でなるゲイト絶縁膜と、一端がフィールと酸化膜に揃い、他端がサイドウォールに揃った第１のシリサイドと、端部がサイドウォールの揃った第２のシリサイドと、を有し、チャネル形成領域はドレイン領域側からチャネル形成領域側へと広がる空乏層が抑止された領域を有する。 （もっと読む）

【課題】隣接するコンタクト層同士の接触を抑えつつ、コンタクト抵抗を低減したコンタクトプラグを形成する。
【解決手段】配線構造１４から露出するシリコン基板１１の表面に、単結晶シリコン層をエピタキシャル成長し、第１コンタクト層２１を形成するステップと、第１コンタクト層２１の表面を露出するコンタクトホール２４を有する層間絶縁膜２３を形成するステップと、コンタクトホール２４から露出する第１コンタクト層２１の表面に単結晶シリコン層をエピタキシャル成長し、第２コンタクト層２５を形成するステップとを有する。 （もっと読む）

【課題】高いパッケージ密度を有し、高い生産性を有するトランジスタを、シンプルな製造工程によって製造する。
【解決手段】上面を有する半導体基板に形成されたトランジスタは、第１および第２ソース／ドレイン領域と、第１および第２ソース／ドレイン領域を接続するチャネルと、チャネル内を流れる電流を制御するゲート電極とを含んでいる。ゲート電極は、ゲート溝の中に配されており、半導体基板の上面に形成されたゲート溝の下方部分に配されている。ゲート溝の上方部分は、絶縁物質によって充填されている。チャネルは、ひれ状部を含んでおり、当該ひれ状部は、畝状の形状を有している。当該畝は、第１および第２ソース／ドレイン領域を結ぶ線によって規定される方向に垂直な断面において上面と２つの側面とを有している。ゲート電極は、チャネルの上面側および２つの側面において当該チャネルを囲んでいる。 （もっと読む）

【課題】 製品の製造に適用が容易な簡単な方法で，アクティブ領域をラウンド形状にし，特にメモリセル領域に用いられるトランジスタのオン電流（Ｉｏｎ）減少を防止することができる半導体装置とその製造方法とを提供することにある。
【解決手段】 シリコン基板上に、素子分離によって区画された複数の拡散層からなる第１の拡散層領域２ａと、前記第1の拡散層領域とは別の場所に設けられた複数の拡散層からなる第２の拡散層領域２ｂとを備えた半導体装置において、前記第１の拡散層領域２ａは前記シリコン基板表面が上方へ湾曲する形状の拡散層で形成され、前記第２の拡散層領域２ｂは前記シリコン基板表面が第１の拡散層領域に比較して平坦な形状の拡散層で形成されている。 （もっと読む）

【課題】トレンチゲート構造の半導体装置及びその製造方法の提供を課題とする。
【解決手段】本発明の半導体装置は、半導体基板に形成された溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備え、該トレンチゲートトランジスタが半導体基板に複数整列形成されてなり、前記トレンチゲートトランジスタが複数整列形成された半導体基板に、前記各トレンチゲートトランジスタの個々の活性領域のみに対応するように前記溝が単独穴型に形成されている。 （もっと読む）

【課題】メモリセルの高集積化およびメモリセルのキャパシタの容量増大を図る。
【解決手段】半導体基板の活性領域４０を規定する分離トレンチ２内にはフィールドシールド電極であるＮ型導電性膜４ｎが形成される。各活性領域４０には、その両端に形成されたキャパシタと、ゲート電極１２を有する２つのトランジスタとから成る２つのＤＲＡＭセルが形成される。活性領域４０の両端のキャパシタは、分離トレンチ２の内壁（活性領域４０の側壁）の不純物拡散層をストレージ電極とし、分離トレンチ２内のＮ型導電性膜４ｎをセルプレート電極とする。活性領域４０の両端のキャパシタのセルプレート電極であるＮ型導電性膜４ｎは、互いに分離トレンチ２内で繋がっている。 （もっと読む）