【課題】自己整合した傾斜Ｐウェルを有するＤＲＡＭセルおよびそれを形成する方法を提供する。
【解決手段】ＤＲＡＭセルは、（ａ）半導体基板と、（ｂ）第１の部分、第２の部分および第３の部分を含む電気導電性領域と、（ｃ）第１の部分のまわりを包み、コンデンサ誘電体層によって第１の部分から絶縁された第１のドープ半導体領域と、（ｄ）第２の部分のまわりを包み、カラー誘電体層によって第２の部分から絶縁された第２ドープ半導体領域とを有する。第２の部分は、第１の部分上にあって当該第１の部分に電気的に接続されており、第３の部分は、第２の部分上にあって当該第２の部分に電気的に接続されている。カラー誘電体層は、コンデンサ誘電体層と直接接触している。カラー誘電体層から離れる場合、第２のドープ半導体領域のドーピング濃度は減少する。 （もっと読む）

【課題】薄膜化されたＢＯＸ層の静電破壊を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、Ｐ型支持基板１０と、支持基板上の絶縁膜２０と、絶縁膜上の半導体層３０と、支持基板内に設けられたＮ型ウェル４０と、Ｎ型ウェル内に設けられたＰ型ウェル５０と、半導体層に形成されたＮ型ソースＳおよびＮ型ドレインＤ、並びに、ソースとドレインとの間に形成されたＰ型のボディ領域Ｂを含むメモリセルと、Ｐ型ウェルの上方にある半導体層に形成されたＮ型ソースおよびＮ型ドレイン、並びに、このソースとドレインとの間に形成されたＰ型チャネル領域Ｃを含む第１のロジック回路素子ＮＭＯＳと、Ｎ型ウェルの上方にある半導体層に形成されたＰ型ソースおよびＰ型ドレイン、並びに、このソースとドレインとの間に形成されたＮ型チャネル領域を含む第２のロジック回路素子とを備える。 （もっと読む）

【課題】強誘電体キャパシタを配線層に接続するための開口部を形成した場合においても、強誘電体キャパシタを水素から保護できるようにする。
【解決手段】コンタクトプラグ８ａを介してソース層６ａに接続された強誘電体キャパシタを層間絶縁層７上に形成し、ＳｉＨ₄−Ｎ₂を主原料とした高密度プラズマＣＶＤにてシリコン窒化膜からなる層間絶縁層１５を強誘電体キャパシタ上に形成してから、上部電極１３ｂおよびコンタクトプラグ８ｂにそれぞれ接続されたコンタクトプラグ１６ａ、１６ｂを層間絶縁層１５に埋め込む。 （もっと読む）

【課題】積層された導電性バリア層の酸素バリア性を向上させると共に、積層された導電性バリア層に生じる浮きや剥離を防止してコンタクト抵抗の安定化を図る。
【解決手段】半導体装置は、容量素子２１とトランジスタのソース領域又はドレイン領域１３とを電気的に接続するコンタクトプラグ１５と、該コンタクトプラグ１５の上に形成された高融点金属のみの窒化物である窒化チタンからなる導電層１６Ａと、窒化チタンアルミニウム膜、イリジウム膜及び酸化イリジウム膜の積層膜からなる酸素の拡散を防止する多結晶状の導電性酸素バリア層１７とを有している。結晶配向性が低い窒化チタンからなる導電層１６Ａを導電性酸素バリア膜１７の下側に設けたことにより、導電層１６Ａの直上に形成される導電性酸素バリア膜である窒化チタンアルミニウム膜は緻密な膜構造となるため、酸素の侵入を効果的に防止することができる。 （もっと読む）

【課題】キャパシタを有する半導体装置において、漏洩電流の発生を抑制しつつ、形状を均一化し、ショートを発生しにくくする。
【解決手段】円筒状の溝１４内のキャパシタ３０は、ＴｉＮからなる下部電極３１と、ＨｆＯ₂からなる容量絶縁膜３２と、ＰＶＤ（physical vapor deposition）法により形成されたＴｉＮからなるＰＶＤ−ＴｉＮ膜３３およびＣＶＤ法により形成されたＴｉＮ膜３４からなる上部電極３５とを備えている。 （もっと読む）

【課題】 ビットラインコンタクト領域下部の半導体基板にイオンを注入するときゲートパターン等の間を感光膜の代わりに絶縁膜で埋め、これを食刻して食刻残留物なくビットラインコンタクト領域を露出することにより、セルトランジスタの漏洩電流を防止することができる半導体素子の製造方法を提供する。
【解決手段】 本発明は半導体素子の製造方法に関し、特にビットラインコンタクト領域下部の半導体基板にイオンを注入するときゲートパターン等の間を感光膜の代わりに絶縁膜で埋め、これを食刻して食刻残留物なくビットラインコンタクト領域を露出することにより、セルトランジスタの漏洩電流を防止することができる技術である。 （もっと読む）

【課題】シリサイド層を有するトランジスタにおいて、オン電流の高いトランジスタを得ることを課題とする。さらに、加熱処理等の工程を増やさずにオン電流の高いトランジスタを得ることを課題とする。
【解決手段】チャネル形成領域、不純物領域及びシリサイド層を有するシリコン膜と、ゲート絶縁膜と、ゲート電極と、不純物領域にシリサイド層を介して電気的に接続する配線とを有し、シリサイド層断面は、チャネル形成領域側の端点から膜厚が増加している第１領域と、第１領域と比べて膜厚が一定である第２領域とを有する半導体装置において、第１領域と第２領域は、シリサイド層断面の端点を通り、水平線とθ（０°＜θ＜４５°）の角度をなす直線がシリサイド層と不純物領域の界面と交わる点を通り、且つ水平線に対し垂直な線で分けられ、シリコン膜の膜厚に対する第２領域の膜厚比は０．６以上である。 （もっと読む）

【課題】面積のさらなる縮小化の可能な半導体装置及びその製造方法を提供する。
【解決手段】第２のＭＩＳトランジスタＴｒ２の閾値制御層３６を第１のＭＩＳトランジスタＴｒ１の閾値制御層２６と同条件で形成する。第２のＭＩＳトランジスタＴｒ２のＬＤＤ拡散領域３４を第３のＭＩＳトランジスタＴｒ３のＬＤＤ拡散領域４４と同条件で形成する。 （もっと読む）

【課題】半導体装置のソース／ドレインとゲートおよびウェル間の漏洩電流を低減する。
【解決手段】電界効果トランジスタ２は、ゲート電極４のいずれかの側面に配置された第１および第２ソース／ドレイン領域２８を備え、第１および第２ソース／ドレイン領域２８に挟まれた、ゲート電極４の直下に位置する半導体基板２４内に、チャネル領域２６が形成される。基板上にゲート酸化物層２２が形成される。ゲート電極４は、ゲート酸化物層２２の表面と接触しており、少なくとも第１導電体層１０および第２導電体層１２を備える。第１導電体層１０および第２導電体層１２は互いに異なる仕事関数を有する材料から構成されている。ゲート電極４の第１導電体層１０はゲート酸化物層２２表面の第１部分４０と接触しており、第２導電体層１２はゲート酸化物層の表面の第２部分４２と接触している。第１導電体層１０は、さらに第２導電体層１２と導電接続されている。 （もっと読む）

【課題】工程増や製造プロセスの煩雑化を招くことなく、絶縁物の厚みの異なる各ＳＴＩ素子分離構造下の所望部位にチャネルストップ領域を形成し、半導体メモリにおける更なる集積度の向上を容易且つ確実に実現する。
【解決手段】ＳＴＩ１０１の直下にチャネルストップ領域１０３を形成した後、活性領域の上層部分に不純物が導入されると同時に、ＳＴＩ１０２の直下にも当該不純物が導入される緒条件でイオン注入を行い、活性領域の上層部分にはチャネルドーズ領域１０５、ＳＴＩ１０２の直下にはチャネルストップ領域１０６を形成する。 （もっと読む）

【課題】埋め込み絶縁膜の形成によって応力が発生した場合であっても、この応力に起因した欠陥の発生を防止することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に無機マスク３ａからなるマスクパターンを形成し、無機マスク３ａ上からのエッチングにより半導体基板１の表面側を複数の活性化領域１ａに分離する状態で溝パターン４を形成する。等方性エッチングにより無機マスク３ａを後退させ、溝パターン４ａの外周となる上方肩部を露出させる。無機マスク３ａパターン上からのイオン注入により、溝パターン４の上方肩部Ａから内壁に掛けての半導体基板１の露出表面層に非晶質層５を連続的に形成する。酸化処理を行うことにより非晶質層５をその表面側から酸化させて内壁酸化膜６を形成する。内壁酸化膜６を介して溝パターン４内を埋め込み絶縁膜７で埋め込に、ＣＭＰを行うことにより溝パターン４内のみに埋め込み絶縁膜７を残した溝型素子分離８を形成する。 （もっと読む）

【課題】ソース／ドレイン間でのリーク電流の発生が防止された半導体装置を提供する。
【解決手段】ゲート電極５およびサイドウォール絶縁膜６は、素子形成領域の上側の領域から素子分離酸化膜２の上側の領域まで延びており、かつ、チタンシリサイド膜は、少なくともサイドウォール酸化膜６および素子分離酸化膜２に隣接する領域であってサイドウォール酸化膜６の外側に位置する領域には形成されていない。 （もっと読む）

【課題】微細化トレンチゲートＭＯＳトランジスタの形成方法を提供する。
【解決手段】第１導電型の半導体基板に、トレンチ５を形成し、ゲート誘電体２０をトレンチ５内に形成し、第１導電性充填材料３０'をトレンチ５内にゲート電極３０として設け、第１ソース及びドレイン領域４を、第２導電型の不純物をトレンチ５横の基板１の表面に導入することにより形成し、トレンチ５内の第１導電性充填材料３０'を、所定の深さの位置まで後退するようにエッチバックし、第２ソース及びドレイン領域４'を、第２導電型の不純物をトレンチ５内の基板１の表面に導入し、絶縁スペーサ２５；２５'をトレンチ５内の第１導電性充填材料３０'の上に形成し、第２導電性充填材料３０''をトレンチ５内にゲート電極の上側部分として設ける工程と、を含む。 （もっと読む）

【課題】本発明は、メモリセルのセルサイズを縮小することができる半導体記憶装置及びその方法を提供する。
【解決手段】半導体基板３０上に埋め込み絶縁膜４０を介して形成された第１導電型の半導体層４５と、第１導電型の半導体層４５上に、ゲート絶縁膜６０を介して形成されたゲート電極７０と、第１導電型の半導体層４５内において、ゲート電極７０の下方に形成され、第１導電型のコレクタ領域としても動作する第１導電型のフローティングボディ領域５０と、第１導電型の半導体層４５内において、第１導電型のフローティングボディ領域５０の両側に形成された第２導電型のソース領域９０、及び第２導電型のベース領域としても動作する第２導電型のドレイン領域１００と、第１導電型の半導体層４５内において、第２導電型のドレイン領域１００における第１導電型のフローティングボディ領域５０側と反対側に隣接するように形成された第１導電型のエミッタ領域１１０と、少なくとも第２導電型のソース領域９０の表面部分に形成されたシリサイド１３０Ｂとを備える。 （もっと読む）

【課題】High-k絶縁膜をゲート絶縁膜として使用する電界効果トランジスタを含む半導体装置であって、メタルゲート電極化を行わずに、フェルミレベルピニングに起因するしきい値電圧固定を抑制可能な半導体装置を実現する。
【解決手段】Ｐチャネル型電界効果トランジスタ４において、High-k絶縁膜たる金属酸化物（好ましくは、ハフニウム酸化物（ＨｆＯ₂やＨｆＳｉＯＮ、ＨｆＳｉＯ₄など）またはジルコニウム酸化物（ＺｒＯ₂やＺｒＳｉＯＮ、ＺｒＳｉＯ₄など））を有するゲート絶縁膜６ｂと、ポリシリコンゲート電極７との間に窒化チタン（ＴｉＮ）膜８を形成する。窒化チタン膜は、金属酸化物を有するゲート絶縁膜に接して形成されてもフェルミレベルピニングが起きない。また、ポリシリコンゲート電極の下部が窒化チタン膜との金属膜となっているので、ゲートの空乏化が抑止でき、電流駆動能力向上も図れる。 （もっと読む）

【課題】ＤＲＡＭ用アクセストランジスタの表面領域を小さくするメモリデバイスの製造方法を提供する。
【解決手段】トランジスタの製造方法の一実施形態は、基板内のゲート用溝部を規定することによってゲート電極を形成することを含む。上記ゲート用溝部に隣り合う位置での素子分離用トレンチ毎にてプレート状部がそれぞれ規定される。上記ゲート用溝部を挟む上記２つの各プレート状部が互いに連結される。上記一実施形態では、上記２つの各プレート状部は、上記半導体基板の材料に対して、上記素子分離用トレンチの絶縁材料を選択的にエッチングするエッチングプロセスによって規定される。ゲート絶縁体は、能動領域と上記ゲート用溝部との間の界面部、および、上記能動領域と上記の各プレート状部との間の界面部において設けられる。ゲート電極の材料は、上記ゲート用溝部と上記各プレート状部とを充填するように堆積形成される。 （もっと読む）

溝形シリコンの完全珪化のための方法及び構造が提供される。シリコン（５２）にトレンチ（５０）が設けられている。金属の混合物（５５）がシリコン（５２）上に設けられ、ここで、それら金属のうちの一方は、シリコンが金属中へ拡散するよりもシリコン中へ拡散し易く、金属のうちの他方は、シリコンが金属中へ拡散するよりもシリコン中へ拡散し難い。例示的な混合物は、８０％のニッケルと２０％のコバルトを含んでいる。トレンチ（５０）内のシリコン（５２）は、トレンチ（５０）が比較的高アスペクト比であるにも係わらず、空隙の形成なしに完全に珪化（５６）されることが可能である。他にも色々あるデバイスの中でも特に溝形アクセスデバイス（ＲＡＤ）が、メモリアレイ（１０）のための方法によって形成可能である。 （もっと読む）

【課題】露光工程なしで現象溶液に対して容易なエッチング速度を有する共重合体、分子樹脂組成物及びそれを用いたパターン及びキャパシタの製造方法を提供する。
【解決手段】バッファ膜用高分子組成物は、ベンジルメタクリレート、アルキルアクリル酸及びヒドロキシアルキルメタクリレートを含む共重合体、架橋剤、熱酸発生剤、界面活性剤及び残部の溶媒を含む組成を有する。このような組成を有する高分子組成物で形成されたバッファ膜は半導体素子のパターン及びキャパシタを形成する工程の縮小及び工程効率を極大化させることができるアッシング特性を有する。 （もっと読む）

【課題】半導体メモリ素子の製造方法を提供する。
【解決手段】基板２００全面に形成された層間絶縁膜２３０上に位置するソース領域２０５上部に位置し、ゲートＧ１２の伸張方向に伸び、層間絶縁膜の一部分だけをライン形状に露出させる自己整列フォトレジストマスクを利用し、ビットライン及びキャパシティ下部電極を半導体基板の活性領域に連結させるビットラインコンタクト連結体２１６ａ及び下部電極連結体２２８ａを形成することにより、誤整列マージンを確保することができる技術と、ビットラインコンタクト連結体及び下部電極連結体それぞれを１回のマスク工程を利用して形成する半導体メモリ素子の製造方法。 （もっと読む）

【課題】接合によってその下面上で絶縁されたフローティングボディ領域内に形成された一つのＭＯＳトランジスタを有するメモリセルにおいて、読取感度を改善する。
【解決手段】フローティングボディ領域１と同一の導電性タイプであり、フローティングボディ領域１よりも高濃度にドーピングされた領域４１がＭＯＳトランジスタのドレイン領域１０の下に配されている。この結果、ソース９とドレイン１０との間の実効チャネル幅が増大し、従って、一定のゲート電圧に対する読取電流が減少する。 （もっと読む）