【課題】ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】ソース／ドレイン領域の一方になり、かつビット線にもなる第１の不純物拡散層２４の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜１３が設けられる。キャパシタ絶縁膜１３を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】 表面ストラップの高さにばらつきによって生じる、表面ストラップのシリサイド化を防止できる半導体装置を提供すること。
【解決手段】 半導体装置は、半導体基板１と、半導体基板１上に形成され、開口部１２を有する絶縁膜１０と、開口部１２内に埋め込まれ、表面ストラップ１３と、表面ストラップ１３上に設けられ、絶縁膜１０よりも小さいエッチングレートでエッチングできるたサリサイドブロック１４と、半導体基板１内に形成され、表面ストラップ１３と電気的に接続するトレンチキャパシタの蓄積電極４と、半導体基板１の表面に形成され、表面ストラップ１３を介して蓄積電極４と電気的に接続するソース／ドレイン領域１６とを備えている。 （もっと読む）

【課題】 キャパシタ誘電体膜の歪みの低減、比誘電率の増大、及びリーク電流の低減の全てを同時に実現することが可能な容量素子とその製造方法を提供すること。
【解決手段】 シリコン基板（基材）１と、シリコン基板１の上に形成された下地絶縁膜２と、下地絶縁膜２の上に下部電極４ａ、キャパシタ誘電体膜５ａ、及び上部電極６ａを順に形成してなるキャパシタＱとを有し、キャパシタ誘電体膜５ａが、(Ba_1-y,Sr_y)_mY_pTi_QO₃₊δ（０＜p/(p+m+Q)≦０．０１５、−０．５＜δ＜０．５）で表される材料により構成されることを特徴とする容量素子による。 （もっと読む）

【課題】キャパシタ容量およびデータ保持特性をさらに向上させることができる半導体記憶装置とその製造方法を提供する。
【解決手段】半導体基板と、半導体基板に形成されたトランジスタＴｒと、半導体基板に形成されたトレンチに形成され、トランジスタの一方のノードに接続する第１記憶ノード電極を有する第１メモリキャパシタＣｔと、トランジスタを被覆して形成された層間絶縁膜と、層間絶縁膜上に形成され、一方のノードに接続する第２記憶ノード電極を有する第２メモリキャパシタＣｓと、層間絶縁膜を貫通して形成され、第１記憶ノード電極と第２記憶ノード電極を接続する記憶ノードコンタクトプラグとを有し、第１メモリキャパシタ、第２メモリキャパシタおよびトランジスタを有するメモリセルが複数個配置されている構成とする。 （もっと読む）

【課題】トレンチ型ＤＲＡＭメモリセルの形成において、垂直型トラジスタとトレンチ型キャパシタの接続を容易化し、高集積化する。
【解決手段】第１および第２ソース／ドレイン領域と、該第１および第２ソース／ドレイン領域を接続する、半導体基板の中に配置されたチャネル領域と、ゲート電極とを含み、該ゲート電極は、上記第１および第２ソース／ドレイン領域間に流れる電流を制御するために、上記チャネル領域に沿って配置され、該チャネル領域から電気的に絶縁されている。また、上記チャネル領域では、該チャネルがリッジ状の形をなしたフィン領域を有している。この「リッジ状」とは、１つの上面と、第１ソース／ドレイン領域と第２ソース／ドレイン領域とを接続する線に対して（断面図では）垂直である２つの側面とからなる。この上面は、半導体基板の表面よりも下に配置されており、ゲート電極は、この上面および２つの側面に沿って設けられる。 （もっと読む）

【課題】トレンチ素子分離の機械的応力を制御した構造を有するロジックＬＳＩと、このロジックＬＳＩの製造プロセスを用いて製造可能な１トランジスタ＋１キャパシタ型のメモリ素子とを混載しうる半導体装置及びその製造方法を提供する。
【解決手段】トレンチ１６ａ及びトレンチ１６ｂが形成された半導体基板１０と、トレンチ１６ａの内に形成されたシリコン窒化膜２０を含むライナー膜とシリコン酸化膜系の絶縁膜とを有する素子分離膜３２ａと、トレンチ１６ｂの底部に埋め込まれた素子分離膜３２ｂと、トレンチ１６ｂの上部の側壁部分に形成され、第１の電極としての不純物拡散領域４０と、シリコン酸化膜系の絶縁膜よりなるキャパシタ誘電体膜４３と、第２の電極４６とを有するキャパシタとを有する。 （もっと読む）

【課題】 ドライエッチングにより半導体基板やポリシリコン層に生じるダメージ層を効果的に除去して、寄生抵抗や接合リークが低減された半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜を、ドライ工程によりエッチングする工程と、前記エッチングにより前記半導体基板上に生じたダメージ層を、熱分解した原子状の水素により、所定の温度下で除去する工程とを含む。 （もっと読む）

【課題】 ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】 ソース／ドレイン領域の一方になり、かつビット線にもなる第１の不純物拡散層２４の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】水素の触媒作用によるコンタクトプラグ不良を防止する。
【解決手段】ソース領域、ドレイン領域およびゲートからなるトランジスタが集積化された半導体基板上に、前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグに接続された下部電極と、前記下部電極の間に埋め込まれた酸素バリアを有する絶縁膜と、前記容量絶縁膜に形成された上部電極からなる強誘電体キャパシタにおいて、前記下部電極が酸素に対する導電性バリアを含み、さらに前記下部電極と絶縁膜との間に前記下部電極との反応を防止するための絶縁性反応防止膜を備えた構造になっている。 （もっと読む）

プレーナ型であることが好ましいトランジスタ（１４２）とキャパシタ（１４４）とを有する集積回路構造（１４０）が開示されている。キャパシタ（４４）の下部電極は、トランジスタ（１４２）のチャネル領域と共に、１つのＳＯＩ基板に配置されている。回路構造（１４０）は、簡単に製造でき、優れた電子特性を有している。
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【課題】 データの破壊を効果的に防止する。
【解決手段】 一対のメモリセルＭＣＬ、ＭＣＲのドレイン拡散領域１４、ソース拡散領域１５にシリサイド層１８が埋め込まれ、シリサイド層１８の底面はシリコン酸化膜１１まで達している。 （もっと読む）

【課題】 基板面積の増大なしにキャパシタを容量増大できるＤＲＡＭ又はこれとロジック回路とを混載した半導体装置の製造方法の提供。
【解決手段】 半導体装置の製造方法は次の通りである。基板上面に第１の絶縁膜５０で埋められたトレンチを形成。第１の絶縁膜の一部の上部を除去し、トレンチ内及び基板の上面上に第２の絶縁膜を形成し、その上に導体膜を形成。導体膜及び第２の絶縁膜をパターニングし、ゲート電極１６ａ、プレート電極１６ｂ及び容量絶縁膜１５を形成。ゲート電極及びプレート電極をマスクとし、イオン注入によりメモリトランジスタの低濃度ドレイン拡散層１７ｂ及びソース拡散層１８を形成。ゲート電極、プレート電極の側面上に、各々第１、第２のサイドウォール２５ａ、２５ｂを形成。尚、プレート電極は基板の上面の一部とトレンチの露出している側面とに亘る領域上に形成され、ソース拡散層は第１、第２のサイドウォールによって覆われる。 （もっと読む）

【課題】 誘電体膜の段差被覆性がよく、かつ誘電体物質の廃棄量を少なくする。
【解決手段】 下地膜８上に、パターニングされた下部電極１１を形成する工程と、インクジェット方式の塗布機構を用いて、下部電極１１上に誘電体物質を塗布する工程と、塗布された誘電体物質を加熱することにより、下部電極１１上に誘電体膜１２を形成する工程と、誘電体膜１２上に上部電極を形成する工程とを具備する。上部電極を形成する工程は、下地膜８上及び誘電体膜１２上に層間絶縁膜を形成する工程と、層間絶縁膜に、誘電体膜上に位置する開口部を形成する工程と、開口部の中及び層間絶縁膜上に導電体を堆積する工程と、層間絶縁膜上から導電体を除去することにより上部電極を形成する工程とを具備する。 （もっと読む）

【課題】 セルトランジスタの拡散層に接続された多結晶シリコン電極と、周辺回路トランジスタの拡散層に接続された金属電極とを備え、多結晶シリコン電極が形成された拡散層の接合リーク電流が抑制され、これによって、良好な情報保持特性を有する半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、多結晶シリコン電極に接続された拡散層を有するトランジスタを形成する工程と、９８０〜１０２０℃の基板温度で熱処理する第１の高温熱処理工程（工程Ａ２）と、７００〜８５０℃の基板温度で熱処理する第１の低温熱処理工程（工程Ａ３）とをこの順に有する。 （もっと読む）

本発明は、垂直のソース／ドレイン領域（８８）を囲むゲート線格子（９４）を有する半導体構造（１０）を含む。ある側面では、ソース／ドレイン領域は、ペアで提供され、各ペアのソース／ドレイン領域のうちの１つがディジットライン（１２０、１２２）に延伸し、もう１つのソース／ドレイン領域がキャパシタのようなメモリストレージ素子（１４５）に延伸してＤＲＡＭを形成することができる。ディジットラインに延伸するソース／ドレイン領域は、メモリストレージ素子（１４５）に延伸するソース／ドレイン領域とは同じ組成、または異なる組成を有することができる。本発明はさらに半導体構造を形成する方法を含む。典型的な方法では、第１の材料を含む格子は第２の材料の繰り返し領域を囲むように提供される。その後、前記第１の材料のうちの少なくとも一部はゲート線構造で置換去れ、また、本発明のうちの少なくとも一部は、垂直のソース／ドレイン領域を囲むゲート線格子を有する半導体構造を含む。ある側面では、ソース／ドレイン領域はペアで提供され、各ペアのソース／ドレイン領域のうちの１つはディジットラインまで延伸し、もう１つのソース／ドレイン領域はキャパシタのようなメモリストレージ素子まで延伸することができる。ディジットラインに延伸するソース／ドレイン領域は、メモリストレージ素子に延伸するソース／ドレイン領域とは同じ組成、または異なる組成を有することができる。本発明はさらに、第１の材料を含む格子が第２の材料の繰り返し領域を囲むように提供される方法を含む。その後、第１の材料のうちの少なくとも一部はゲート線構造で置換去れ、また、第２の材料のうちの少なくとも一部は垂直のソース／ドレイン領域で置換される。
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本発明は、メモリ・アレイと、メモリ・アレイを形成するために利用することができる方法を含む。ビット線コンタクト位置まで開口を残しながらストレージ・ノード・コンタクト位置を覆うパターン化されたエッチング停止層が、メモリ・アレイの製造期間に使用される。エッチング停止層上及びビット線コンタクト位置上に絶縁材料を形成し、絶縁材料を通ってトレンチが形成される。トレンチ内に導電材料を設け、ビット線コンタクト位置と電気的に接触し且つエッチング停止層によってストレージ・ノード・コンタクト位置から電気的に分離されたビット線相互接続線を形成する。後続の処理において、エッチング停止層を通って、ストレージ・ノード・コンタクト位置まで開口を形成する。次いで、開口内に、ストレージ・ノード・コンタクト位置と電気的に接触するようにメモリ記憶装置を形成する。
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【構成】自己整列リセス・ゲート構造及び形成方法が開示されている。最初に，絶縁用のフィールド酸化物領域を半導体基板内に形成する。半導体基板の上に形成された絶縁層内に複数のコラムを画定し，それに続いて，薄い犠牲酸化物層を半導体基板の露出領域の上に形成するが，フィールド酸化物領域の上には形成しない。次に，各コラムの側壁上，並びに犠牲酸化物層及びフィールド酸化物領域の一部分の上に誘電体を設ける。第１エッチングを行い，それにより，半導体基板内に第１組のトレンチを，またフィールド酸化物領域内に複数のリセスを形成する。第２エッチングを行い，それにより，コラムの側壁上に残っている誘電体残留部を除去し，かつ第２組のトレンチを形成する。次に，第２組のトレンチ内及びリセス内にポリシリコンを堆積させ，それにより，リセス導電性ゲートを形成する。 （もっと読む）

少なくとも１種のジュウテリウム置換窒素化合物と水素同位体を含まない１または２以上の珪素含有化合物からのジュウテリウム置換窒化珪素含有材料作製方法を提供する。適するジュウテリウム置換窒素化合物として例えばＮＨ_２Ｄ、ＮＨＤ_２及びＮＤ_３を用い、適する珪素含有化合物として例えばＳｉＣｌ_４及びＳｉ_２Ｃｌ_６を用いる。本発明に従って得られるジュウテリウム置換窒化珪素含有材料は例えばトランジスタ装置中へ組み入れることができ、これにより得られたトランジスタ装置をＤＲＡＭセル中に用い、さらに得られたＤＲＡＭセルを電子システム中に用いることができる。

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