【課題】基板とゲート絶縁膜との界面近傍における窒素濃度を必要以上に高くすることなく、ゲート絶縁膜中の窒素濃度を高める。
【解決手段】電界効果トランジスタのゲート絶縁膜は、半導体基板に近い第１領域と、第１領域よりもゲート電極に近い第２領域とで窒素濃度のピークが異なっており、第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、第２領域における窒素濃度のピークは、第１領域における窒素濃度のピークよりも高い。 （もっと読む）

【課題】バイポーラディスターブを充分に抑制しつつ、高集積化された半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、絶縁膜２０と、絶縁膜上に設けられた半導体層３０と、半導体層内に設けられたソースＳと、半導体層内に設けられたドレインＤと、ソースと前記ドレインとの間に設けられ、電気的に浮遊状態であり、データを格納するためにキャリアを蓄積あるいは放出するフローティングボディＢと、フローティングボディ上に設けられたゲート絶縁膜４０と、ゲート絶縁膜上に設けられたゲート電極Ｇと、ソースおよびドレイン上に設けられ、ゲート絶縁膜よりも薄いソース・ドレイン絶縁膜６０と、ソース・ドレイン絶縁膜上に設けられたシリサイド層５１とを備えている。 （もっと読む）

【課題】互いに隣接するシリコンエピタキシャル層同士のショートを防止する。
【解決手段】活性領域１３の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域１３の露出面には凹部１３ａが形成される。これにより、素子分離領域１２を構成するフィールド酸化膜１２の側面部分１２ａが露出し、凹部１３ａの周囲がフィールド酸化膜の側面部分１２ａで囲まれた状態となる。その後、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、活性領域の露出面は掘り下げられており、活性領域１３の幅方向の両端はフィールド酸化膜による壁で囲われていることから、シリコンエピタキシャル層１９の横方向への成長を抑制することができ、互いに隣接するシリコンエピタキシャル層１９、１９間のショートを防止することができる。 （もっと読む）

【課題】バイポーラ接合トランジスタ（ＢＪＴ）動作を用いるメモリセル構造、メモリセルアレイ、メモリ装置、メモリ制御器、メモリシステム及びこれらを動作する方法を提供する。
【解決手段】複数個のメモリセルを具備し、前記複数個のメモリセルのそれぞれが少なくとも一つのビットライン、少なくとも一つのソースライン及び少なくとも一つのワードラインのそれぞれに接続された第１ノード、第２ノード及びゲートノードを有するフローティングボディトランジスタを具備するメモリアレイと、前記少なくとも一つのソースライン及び前記少なくとも一つのビットラインのうち一つを選択することで、リフレッシュ命令に応答してリフレッシュ動作を行うように制御する制御部と、を具備し、もし前記選択されたラインに接続されたメモリセルに第１データが保存されたら、バイポーラ接合動作により誘発された第１電流が流れる。 （もっと読む）

【課題】Ｆｉｎの高さを必要以上に高くすることなく、実質的なチャネル幅を増大し得るＦｉｎ−ＦＥＴの構造及びその製造方法を提供する。
【解決手段】半導体基板１１をＦｉｎ状に加工して形成されたチャネル形成用半導体層１１ａの上面、左右両側面及び底面にゲート電極２２が形成され、ゲート電極２２により４面を囲まれるチャネル領域を有することを特徴とする。 （もっと読む）

【課題】十分な信頼性を有しながら微細化に適した素子構造を有する半導体装置を提供する。
【解決手段】半導体基板と、この半導体基板上に設けられた第１の電界効果トランジスタを含むメモリセルを複数有するメモリセルアレーと、前記半導体基板上に設けられた、前記メモリセル内のメモリセルを動作させるための第２の電界効果トランジスタとを有する半導体装置であって、第１の電界効果トランジスタは、第１の溝と、第１の溝内に設けられた第１のゲート絶縁膜と、第１の溝を埋め込むように設けられた第１のゲート電極と、第１の拡散領域とを有し、第２の電界効果トランジスタは、第１の溝と同じ深さをもつ第２の溝と、第２の溝内に設けられた第２のゲート絶縁膜と、第２の溝を埋め込むように設けられた第２のゲート電極と、第２の拡散領域とを有する半導体装置。 （もっと読む）

【課題】シリコンピラーを用いた縦型トランジスタの特性を安定させるとともに、信頼性を高める。
【解決手段】シリコンピラー１５Ａと、ゲート絶縁膜１９Ａを介してシリコンピラー１５Ａの側面を覆うゲート電極２０Ａと、シリコンピラー１５Ａの上部に配置された拡散層２６と、拡散層２６とゲート電極２０Ａとを絶縁する筒状のサイドウォール絶縁膜２５とを備える。本発明によれば、シリコンピラー１５Ａの実質的に全側面がゲート電極１５Ａによって覆われることから、チャネル長がシリコンピラー１５Ａの高さとほぼ一致する。これにより、安定したトランジスタ特性を得ることができる。しかも、ゲート電極２０Ａと拡散層２６との絶縁が確実に確保されることから、これらがショートする危険性も少ない。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリの製造プロセスを大幅に変更することなく、１つの基板上に互いにメモリ機能の異なる複数種類のメモリを搭載する半導体装置を製造し、半導体装置の多機能化を実現することのできる技術を提供する。
【解決手段】第１導体膜によりＭＯＮＯＳセルの選択用ｎＭＩＳの選択ゲート電極４ｍと、ＤＲＡＭセルの選択用ｎＭＩＳのゲート電極４ｄと、ＦＬＡＳＨセルのメモリＭＩＳの浮遊ゲート電極４ｆとを形成し、第２導体膜によりＭＯＮＯＳセルのメモリ用ｎＭＩＳのメモリゲート電極ＭＧと、ＤＲＡＭセルの容量電極１１ｄと、ＦＬＡＳＨセルのメモリＭＩＳの制御ゲート電極１１ｆとを形成し、絶縁膜１０ｂ、電荷蓄積層ＣＳＬおよび絶縁膜１０ｔからなる積層膜によりＭＯＮＯＳセルの電荷保持用絶縁膜、ＤＲＡＭセルの容量絶縁膜およびＦＬＡＳＨセルの層間絶縁膜を形成することにより、半導体基板１に、ＭＯＮＯＳセル、ＤＲＡＭセルおよびＦＬＡＳＨセルを搭載する半導体装置を製造する。 （もっと読む）

【課題】立体構造のゲート電極をフォトリソグラフィで加工することなく、ゲートコンタクトとゲート電極との接続を確保する。
【解決手段】半導体装置１０は縦型トランジスタであり、第１及び第２のシリコンピラー１５Ａ、１５Ｂと、第１のゲート絶縁膜１９Ａを介してシリコンピラー１５Ａの側面を覆う第１のゲート電極２０Ａと、第２のゲート絶縁膜１９Ｂを介してシリコンピラー１５Ｂの側面を覆う第２のゲート電極２０Ｂと、シリコンピラー１５Ａ、１５Ｂの下部に設けられた第１の拡散層１８と、第１のシリコンピラー１５Ｂの上部に設けられた第２の拡散層２６とを備えている。第２の拡散層２６は、シリコンピラー１５Ａの形成に用いたハードマスクを除去することによって形成されたスルーホール内に設けられている。第１のゲート電極２０Ａは、第２のゲート電極２０Ｂを介してゲートコンタクト２９ｃに接続されている。 （もっと読む）

【課題】設計寸法の微細化に関わらず、露出した上部容量電極の膜厚分の段差を解消すると共に、上部容量電極とビット線コンタクトとの電気的短絡が生じない、キャパシタを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１上に形成された第２の層間絶縁膜１３と、該第１の層間絶縁膜１３に形成されたキャパシタ５０と、該キャパシタ５０及び第１の層間絶縁膜１３の上に形成された第１の絶縁膜２２と、第１の層間絶縁膜１３と第１の絶縁膜２２とを貫通するように形成された第１のコンタクトプラグ２１と、該第１のコンタクトプラグ２１の上に該第１のコンタクトプラグ２１と接続するように形成された第２のコンタクトプラグ２８とを有している。ここで、キャパシタ５０の上面と第１の層間絶縁膜１３の上面との高さは一致している。 （もっと読む）

【課題】本発明はフィントランジスタを含む半導体素子及びその製造方法に関する。
【解決手段】半導体素子は、素子分離構造を備えた半導体基板に画成されたフィン型活性領域と、フィン型活性領域の上部に形成されたリセスと、フィン型活性領域の上部に形成され、前記リセスを埋め込むシリコンゲルマニウム層を含むゲート電極とを含む。 （もっと読む）

【課題】リーク電流を低減することが可能な半導体装置とその製造方法を提供すること。
【解決手段】複数のセル活性領域１０２をセル領域Cに備えたシリコン基板１と、複数のセル活性領域１０２の間のシリコン基板１に形成された素子分離溝１ａと、素子分離溝１ａに形成されたキャパシタ誘電体膜２１と、キャパシタ誘電体膜２１上に形成され、シリコン基板１及びキャパシタ誘電体膜２１と共にキャパシタQを構成するキャパシタ上部電極２３ｂとを有し、セル領域Cの横のシリコン基板１にダミー活性領域１０３を設けたことを特徴とする半導体装置による。 （もっと読む）

【課題】リーク電流が抑えられ情報保持特性の高い半導体装置を作製でき、素子の微細化に適した製造方法を提供する。
【解決手段】互いに隣接する第１のゲート配線層および第２のゲート配線層と、これらの配線層間側に設けられた第１の拡散層と、前記配線層間の外側の一方に設けられた第２の拡散層と、前記配線層間の外側の他方に設けられた第３の拡散層を有する半導体装置の製造方法であって、半導体基板上に開口をもつ第１のマスクを形成する工程と、第１のマスクを用いて閾値電圧制御用の不純物を注入する工程と、第１のマスクを用いて第１の不純物を注入して第１の拡散層を形成する工程と、第１のマスクを除去した後、第１のゲート配線層および第２のゲート配線層を形成する工程と、第１のゲート配線層および第２のゲート配線層を第２のマスクに、第２の不純物を注入して第２の拡散層および第３の拡散層を形成する工程を有する半導体装置の製造方法。 （もっと読む）

【課題】側壁絶縁膜を有するゲート電極と、ゲート電極に対向するオーミック電極との間のリーク電流を抑圧することのできる半導体装置の提供。
【解決手段】基板１上にゲート絶縁膜２Ｂを介してゲート電極３を形成する工程と、前記基板中に拡散領域１Ｂを形成する工程と、前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、前記ゲート電極上に絶縁膜を堆積する工程と、前記絶縁膜に前記拡散領域表面を露出するコンタクトホール５Ａを形成する工程と、前記露出した拡散領域表面をＨＦ溶液により処理する工程と、前記コンタクトホールを埋めるように電極を形成する工程と、前記拡散領域と前記電極を介して蓄積電極８Ａと電気的に接続されたメモリセルキャパシタを形成する工程と、を有し、前記側壁絶縁膜表面と前記ゲート電極側壁面との間に窒化膜９を形成する工程を含み、前記側壁絶縁膜と前記窒化膜と前記絶縁膜が前記コンタクトホールの側壁面に露出させる。 （もっと読む）

【課題】窒化シリコン膜の成膜工程において、ポリメタルゲートの一部を構成する高融点金属の酸化物による基板の汚染を低減する半導体集積回路装置の製造技術を提供する。
【解決手段】タングステン膜を含むゲート電極７Ａ、７Ｂ、７Ｃ上に窒化シリコン膜１１を形成する際、ＣＶＤ装置のチャンバ内をタングステンの酸化物が還元される雰囲気にし、チャンバ内にアンモニアを供給し続けながら、ウエハ１を６００℃以上の温度で昇温する。次に、チャンバ内にアンモニアとモノシランとを供給し、これらのガスを反応させることによって窒化シリコン膜１１を堆積する。次に、モノシランの供給を止め、チャンバ内にアンモニアのみを供給し続けながらウエハ１を４００℃まで降温した後、チャンバ内を窒素で置換し、ウエハをアンロードする。 （もっと読む）

【課題】３次元チャネル構造トランジスタのゲート長とゲート幅を拡大した集積回路及びその製造方法を提供する。
【解決手段】ソース領域１６１、ドレイン領域１６２、上記ソース領域と上記ドレイン領域との間に配置されるチャネル領域１６３、ゲート電極１６５と、上記チャネル領域と上記ゲート電極との間に配置されるゲート誘電体１６４と、上記ゲート電極と上記ソース領域の少なくとも一部との間に配置される第１絶縁体構造物１４６と、上記ゲート電極と上記ドレイン領域の少なくとも一部との間に配置される第２絶縁体構造物１４７とを含み、上記ゲート電極の下端部は、上記ソース領域および上記ドレイン領域の少なくとも１つの領域の下端部よりも下に形成され、上記第１絶縁体構造物および上記第２絶縁体構造物の少なくとも１つは、上記ゲート誘電体よりも大きな層厚を有し、上記第１絶縁体構造物および上記第２絶縁体構造物は、互いに非対称である。 （もっと読む）

【課題】不揮発性記憶素子等に用いられる強誘電体キャパシタを備えた半導体装置について、半導体ウェハの外周縁部上における強誘電体層の浮きや剥がれを防止すること。
【解決手段】半導体ウェハ１上に形成された絶縁膜１３と、半導体ウェハ１の外周縁部１ａを含む領域上で絶縁膜１３上に形成されて金属を含有するバリア層１７と、半導体ウェハ１の外周縁部１ａ上にエッジカットを有し且つバリア層１７上に形成されたキャパシタ下部電極層１８と、外周縁部１ａ上でキャパシタ下部電極層１８からはみ出しているバリア層１７上に形成された酸化物層２１と、キャパシタ下部電極層１８上と酸化物層２１上に形成された強誘電体層２２，２３とを有する。 （もっと読む）

【課題】ボロン漏れの抑制とリーク電流増加の抑制とを同時に実現可能な、絶縁膜及びこの絶縁膜を備えた半導体装置と、絶縁膜の製造方法及び半導体装置の製造方法を提供する。
【解決手段】微結晶組織からなるハフニウム含有窒化シリコン酸化物層３ａと、非晶質組織からなるハフニウム含有窒化シリコン酸化物層３ｂとが半導体基板２上に積層されてなる積層膜からなり、積層膜の窒素濃度が１５原子％以上４０原子％以下の範囲であることを特徴とする半導体装置用の絶縁膜積層体３を採用する。 （もっと読む）

【課題】ＤＲＡＭなどの半導体記憶装置において、容量コンタクトの抵抗値を下げつつ、ショート不良の発生を防止する。
【解決手段】活性領域１１１に形成された拡散層領域１２１〜１２３と、これら拡散層領域にそれぞれ接続されたセルコンタクト１３１〜１３３と、これらセルコンタクトにそれぞれ接続された柱状体１４１〜１４３と、柱状体１４１に接続されたビット線１５０と、柱状体１４２，１４３にそれぞれ接続された容量コンタクト１５２，１５３と、容量コンタクトにそれぞれ接続されたストレージキャパシタ１７０とを備える。これにより、セルコンタクトと容量コンタクトとの間に柱状体が介在することから、その分、容量コンタクトの深さが浅くなる。したがって、容量コンタクトの抵抗値を下げつつ、ショート不良の発生を防止することが可能となる。 （もっと読む）

【課題】データ読み出し時の閾値電圧差が大きく、かつ、データ保持時間の長い半導体記憶装置および半導体記憶装置の製造方法を提供する。
【解決手段】バックゲート絶縁膜ＢＧＩを挟んで対向する第１半導体層及び第２半導体層と、前記第１半導体層内に設けられた第１導電型のプレートＰＬと、前記第２半導体層の表面であって、前記バックゲート絶縁膜ＢＧＩと接する第１表面と反対の第２表面に接するように設けられたゲート絶縁膜ＧＩと、前記ゲート絶縁膜ＧＩに接するように設けられたゲート電極Ｇと、前記第２半導体層内であって、第１導電型のボディ領域Ｂと、前記ボディ領域Ｂを挟むように設けられた第２導電型のソース層Ｓ及びドレイン層Ｄと、前記第１半導体層の表面に設けられた第２導電型の拡散層１１と、を有し、前記ボディ領域Ｂは、電気的に浮遊状態であり、電荷を蓄積又は放出することによりデータを記憶する半導体記憶装置。 （もっと読む）