半導体集積回路装置
【課題】基板とゲート絶縁膜との界面近傍における窒素濃度を必要以上に高くすることなく、ゲート絶縁膜中の窒素濃度を高める。
【解決手段】電界効果トランジスタのゲート絶縁膜は、半導体基板に近い第１領域と、第１領域よりもゲート電極に近い第２領域とで窒素濃度のピークが異なっており、第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、第２領域における窒素濃度のピークは、第１領域における窒素濃度のピークよりも高い。
【解決手段】電界効果トランジスタのゲート絶縁膜は、半導体基板に近い第１領域と、第１領域よりもゲート電極に近い第２領域とで窒素濃度のピークが異なっており、第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、第２領域における窒素濃度のピークは、第１領域における窒素濃度のピークよりも高い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)のゲート絶縁膜を酸窒化シリコン膜で構成する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（電界効果トランジスタ）の低電圧動作を実現するためには、ＭＩＳＦＥＴの微細化に比例してゲート酸化膜を薄くする必要がある。しかし、ゲート酸化膜の膜厚が薄くなると、膜を貫通して流れる直接トンネル電流が増加し、低消費電力化の観点から無視できない程度のゲートリーク電流が発生する。
【０００３】
その対策として、比誘電率が酸化シリコンよりも大きい酸化チタン（ＴｉＯ２）や酸化タンタル（Ｔａ２Ｏ５）膜などの高誘電体膜を使用することによって、ゲート絶縁膜の物理的な膜厚を大きくする試みがなされている。しかし、この種の高誘電体膜で構成したゲート絶縁膜は、界面制御などに多くの課題を抱えていることから、現在のところ、量産デバイスへの適用は困難視されている。
【０００４】
酸化シリコン膜の一部を窒化して形成した酸窒化シリコン膜は、酸化シリコンに比べて誘電率が高いことから、ゲート絶縁膜の物理的な膜厚を大きくしてリーク電流を低減する効果が期待できる。また、酸窒化シリコン膜で構成したゲート絶縁膜は、ｐ型ゲート電極中の不純物（ホウ素）がプロセス中の熱処理によって基板のチャネル領域へ突き抜ける、いわゆるボロン漏れの抑制や、ＭＩＳＦＥＴのホットキャリア耐性の向上、ｎチャネル型ＭＩＳＦＥＴの電子移動度の向上などにも有効であることが報告されている。
【０００５】
酸化シリコンからなるゲート絶縁膜を窒化する技術としては、シリコン基板の表面に酸化シリコン膜を形成した後、ＮＯ（一酸化窒素）ガスを含む１０００℃前後の高温雰囲気中で基板を熱処理する方法（酸窒化処理）が知られている。
【０００６】
特開２００１−３３２７２４号公報（特許文献１）は、ｎチャネル型ＭＩＳＦＥＴにｎ型ゲート電極を用い、ｐチャネル型ＭＩＳＦＥＴにｐ型ゲート電極を用いた、いわゆるデュアルゲート構造のＭＩＳデバイスにおいて、ｐ型ゲート電極中のボロンの突き抜け防止、およびホットキャリア耐性の向上を目的として、シリコン基板との界面および膜中の２箇所に窒素濃度のピークを有する酸窒化シリコンからなるゲート絶縁膜を形成する技術を開示している。
【０００７】
上記のような酸窒化シリコン膜を形成するには、まず、シリコン基板をウェット酸化してその表面に膜厚７ｎｍ程度の酸化シリコン膜を形成し、続いてＮＯガスを含んだ雰囲気中で基板を熱処理することによって、酸化シリコン膜と基板との界面に窒素を偏析させた後、基板をドライ酸化する。このドライ酸化を行うと、酸化シリコン膜と基板との界面が酸化され、窒素が偏析した領域の下層にも膜厚１ｎｍ〜２ｎｍ程度の酸化シリコン膜が形成される。その後、ＮＯガスを含んだ雰囲気中で基板をもう一度熱処理すると、窒素が偏析した領域の下層に形成された酸化シリコン膜と基板との界面にも窒素が偏析するため、シリコン基板との界面および膜中の２箇所に窒素濃度のピークを有する酸窒化シリコンからなるゲート絶縁膜が得られる。
【０００８】
特開２０００−３５７６８８号公報（特許文献２）は、窒素濃度分布が厚さ方向に２つのピークを有する酸窒化シリコンからなるゲート絶縁膜を上記公報とは異なる方法によって形成する技術を開示している。
【０００９】
この公報では、まずシリコン基板を酸素雰囲気中で加熱してその表面に膜厚約５ｎｍの酸化シリコン膜を形成した後、ＮＯガス雰囲気中で基板を加熱することによって、基板との界面近傍に窒素濃度のピークを有する膜厚約５．５ｎｍの酸窒化シリコン膜を形成する。次に、この酸窒化シリコン膜の表面をフッ酸水溶液でエッチングして表層部分を除去することにより、厚さ方向全体に亘って窒素を高濃度に含む膜厚約１ｎｍの酸窒化シリコン膜を得る。その後、ＮＯガスまたはＮ２Ｏガス雰囲気中で第２の熱処理を行うことにより、新たな熱酸化膜が基板側に成長、形成されると共に、その熱酸化膜に窒素が導入されるため、窒素濃度分布が厚さ方向に２つのピークを有する酸窒化シリコン膜が得られる。
【特許文献１】特開２００１−３３２７２４号公報
【特許文献２】特開２０００−３５７６８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ＭＩＳＦＥＴのゲート絶縁膜を上記酸窒化シリコン膜で構成した場合は、ＭＩＳＦＥＴの微細化に伴ってゲート絶縁膜の膜厚がさらに薄くなってくると、ゲートリーク電流を低減するためには、膜中の窒素濃度を上げて誘電率を高くすることが要求される。
【００１１】
しかし、ＮＯガスまたはＮ２Ｏガス雰囲気中で基板を加熱することによって、酸化シリコン膜に窒素を導入する従来の酸窒化処理で形成した酸窒化シリコン膜は、膜と基板との界面近傍の窒素濃度を高くすることはできても、膜の表面側は窒化されないため、膜全体の窒素濃度を上げて誘電率を高くすることは困難である。
【００１２】
また、ゲート絶縁膜と基板との界面近傍が過度に窒化されると、界面準位や膜中のトラップが増加し、ＭＩＳＦＥＴのキャリア移動度が低下するという問題を引き起こす。
【００１３】
図３０は、ゲート絶縁膜と基板との界面のおける窒素濃度と、ＭＩＳＦＥＴのキャリア移動度との関係を示すグラフである。グラフに示すように、電子をキャリアとするｎチャネル型ＭＩＳＦＥＴの場合、界面に数atomic％の窒素を導入すると、窒素を導入しない場合に比べてキャリア移動度が向上するが、窒素濃度がさらに高くなるとその効果は次第に低減する。一方、正孔をキャリアとするｐチャネル型ＭＩＳＦＥＴの場合は、界面の窒素濃度にほぼ比例してキャリア移動度が低下し、窒素濃度が１０atomic％を越えると、キャリア移動度が２０％程度低下する結果、ドレイン電流(Ids)が１０％程度低減し、回路の設計が事実上困難になってしまう。
【００１４】
このように、酸窒化処理によって酸化シリコン膜に窒素を導入する方法は、窒素の導入量に限界がある。
【００１５】
また、前述した従来技術のように、窒素濃度分布が厚さ方向に２つのピークを有する酸窒化シリコン膜を形成する技術は、高温の酸窒化処理を複数回実施するため、酸窒化シリコン膜の膜厚が厚くなってしまい、５ｎｍ以下の薄いゲート絶縁膜を形成することは困難である。
【００１６】
本発明の目的は、ＭＩＳＦＥＴのゲート絶縁膜を酸窒化シリコン膜で構成した半導体集積回路装置において、窒素濃度の高い酸窒化シリコン膜を形成することのできる技術を提供することにある。
【００１７】
本発明の他の目的は、ＭＩＳＦＥＴのゲート絶縁膜を酸窒化シリコン膜で構成した半導体集積回路装置の信頼性を向上させることのできる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本願の一発明である半導体集積回路装置は、半導体基板上に形成され、且つ、窒素が導入された酸化シリコン膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート絶縁膜は、前記半導体基板に近い第１領域と、前記第１領域よりも前記ゲート電極に近い第２領域とで窒素濃度のピークが異なっており、
前記第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、
前記第２領域における窒素濃度のピークは、前記第１領域における窒素濃度のピークよりも高い。
（２）本願の他の発明である半導体集積回路装置は、半導体基板上に形成され、且つ、窒素が導入された酸化シリコン膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート絶縁膜は、前記半導体基板に近い第１領域と、前記第１領域よりも前記ゲート電極に近い第２領域とで窒素濃度のピークが異なっており、
前記第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、
前記第２領域における窒素濃度のピークは、前記第１領域における窒素濃度のピークよりも高く、
前記ゲート絶縁膜の膜厚は、５ｎｍ以下である。
（３）本願の他の発明である半導体集積回路装置は、半導体基板上に形成され、且つ、窒素が導入された酸化シリコン膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート絶縁膜は、前記半導体基板に近い第１領域と、前記第１領域よりも前記ゲート電極に近い第２領域とで窒素濃度のピークが異なっており、
前記第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、
前記第２領域における窒素濃度のピークは、前記第１領域における窒素濃度のピークよりも高く、
前記ゲート絶縁膜の膜厚は、５ｎｍ以下であり、
前記電界効果トランジスタは、ＤＲＡＭのメモリセル選択用の電界効果トランジスタである。
（４）本願の他の発明である半導体集積回路装置は、半導体基板上に形成され、且つ、窒素が導入された酸化シリコン膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含み、ＤＲＡＭのメモリセルの一部を構成する電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート絶縁膜は、前記半導体基板に近い第１領域と、前記第１領域よりも前記ゲート電極に近い第２領域とで窒素濃度のピークが異なっており、
前記第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、
前記第２領域における窒素濃度のピークは、前記第１領域における窒素濃度のピークよりも高く、
前記ゲート絶縁膜の膜厚は、５ｎｍ以下であり、
前記ゲート電極は、前記メモリセルのワード線を構成し、且つ、多結晶シリコン膜、高融点金属窒化膜、及び、高融点金属膜を含んで構成されており、
前記電界効果トランジスタのソース領域またはドレイン領域の一方は、前記メモリセルのビット線と電気的に接続され、
前記電界効果トランジスタのソース領域またはドレイン領域の他方は、前記メモリセルの容量素子と電気的に接続されている。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
基板とゲート絶縁膜との界面近傍における窒素濃度を必要以上に高くすることなく、高窒素濃度のゲート絶縁膜を形成することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００２３】
（実施の形態１）
本実施形態のＣＭＯＳ−ＬＳＩの製造方法を図１〜図１５を用いて工程順に説明する。
【００２４】
まず、図１に示すように、例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、基板）１の主面に素子分離溝２を形成する。素子分離溝２を形成するには、まず、基板１を熱酸化してその表面に１０ｎｍ程度の酸化シリコン膜３０を形成し、続いて酸化シリコン膜３０の上部にＣＶＤ法で堆積した膜厚１００ｎｍ程度の窒化シリコン膜３１をパターニングした後、この窒化シリコン膜３１をマスクにして基板１をエッチングする。
【００２５】
次に、図２に示すように、基板１上にＣＶＤ法で膜厚５００ｎｍ程度の酸化シリコン膜３を堆積し、続いて素子分離溝２の外部の酸化シリコン膜３を化学的機械研磨法によって除去した後、熱リン酸を用いたウェットエッチングで基板１上の窒化シリコン膜３１を除去する。その後、基板１を熱処理することによって、素子分離溝２の内部の酸化シリコン膜３を緻密化する。
【００２６】
次に、図３に示すように、基板１の主面の一部にｐ型ウエル４を形成し、他の一部にｎ型ウエル５を形成する。ｐ型ウエル４およびｎ型ウエル５を形成するには、基板１の一部にホウ素をイオン注入し、他の一部にリンをイオン注入した後、基板１を熱処理してこれらの不純物（ホウ素およびリン）を基板１中に拡散させる。
【００２７】
次に、フッ酸を用いたウェットエッチングで基板１の表面の酸化シリコン膜３０を除去した後、図４に示すように、基板１をウェット酸化することによって、ｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に膜厚５ｎｍ以下（本実施の形態では３．０ｎｍ）の酸化シリコン膜６ａを形成する。酸化シリコン膜６ａは、上記したウェット酸化法以外の酸化方法、例えばドライ酸化法、あるいは活性酸素を含む雰囲気に基板１を曝す方法などによって形成してもよい。
【００２８】
次に、５％程度のＮＯ（一酸化窒素）ガスを含む９００℃〜１１００℃の雰囲気中で基板１を熱処理する。この熱処理を行うと、基板１の表面に形成されている酸化シリコン膜６ａ中に窒素が導入され、酸化シリコン膜６ａが酸窒化シリコン膜６ｂとなる（図５）。なお、ＮＯガスに代えてＮ２Ｏ（亜酸化窒素）ガスを含む雰囲気中で基板１を熱処理することによって、酸窒化シリコン膜６ｂを形成してもよい。
【００２９】
図６は、上記の熱処理（酸窒化処理）によって形成された酸窒化シリコン膜６ｂ中の窒素濃度プロファイルを示すグラフであり、横軸は基板１の表面からの深さ（ｎｍ）を示している。
【００３０】
グラフに示すように、酸窒化シリコン膜６ｂ中の窒素濃度は、酸窒化シリコン膜６ｂと基板１との界面（深さ３．４ｎｍ）近傍で最も高くなっている。これは、シリコン（Ｓｉ）に対するＮＯの反応性が低いため、酸化シリコン膜６ａ中に導入されたＮＯは、膜の表面近傍ではシリコンとほとんど反応することなく拡散し、基板１との界面に偏析することを示している。
【００３１】
上記の熱処理（酸窒化処理）を行う際には、酸窒化シリコン膜６ｂと基板１との界面近傍の窒素濃度が１atomic％〜１０atomic％の範囲内となるように、熱処理条件を設定する。上記界面近傍の窒素濃度が１０atomic％を越えると、ｐチャネル型ＭＩＳＦＥＴのキャリア移動度(Mobility)が２０％程度低下し、これによってドレイン電流(Ids)が１０％程度低減するので、回路の設計が事実上困難となる。他方、上記界面近傍の窒素濃度が１atomic％未満では、酸窒化処理の効果が得られない。
【００３２】
次に、上記基板１を窒素プラズマ雰囲気中に曝すことによって、酸窒化シリコン膜６ｂ中にさらに窒素を導入する。この窒素プラズマ処理は、例えば周囲に磁場コイルを設置した処理室に高周波を導入し、電場と磁場の相互作用によってプラズマを発生させる周知のプラズマ処理装置を使用して行う。また、処理室とは別個に設けたプラズマ発生室内で生成したプラズマを処理室内に導入するリモートプラズマ処理装置を使用してもよい。
【００３３】
上記プラズマ処理装置の処理室に基板１を収容し、次いで処理室に窒素ガスを導入すると、プラズマによって活性化された窒素ラジカルが酸窒化シリコン膜６ｂ中に導入されて膜中のシリコンと反応し、酸窒化シリコン膜６ｂよりもさらに窒素濃度が高い酸窒化シリコンからなるゲート絶縁膜６が形成される（図７）。
【００３４】
図８は、上記の酸窒化処理とプラズマ処理とによって形成された酸窒化シリコンからなるゲート絶縁膜６中の窒素濃度プロファイルを示すグラフであり、横軸は基板１の表面からの深さ（ｎｍ）を示している。
【００３５】
グラフに示すように、ゲート絶縁膜６中の窒素濃度は、基板１とゲート絶縁膜６との界面近傍に第１のピーク濃度を有し、ゲート絶縁膜６の表面近傍に第２のピーク濃度を有している。基板１とゲート絶縁膜６との界面近傍に存在する窒素は、主として前記の酸窒化処理によって導入された窒素であり、ゲート絶縁膜６の表面近傍に存在する窒素は、主として窒素プラズマ処理によって導入された窒素である。すなわち、窒素プラズマ処理によって導入された活性な窒素は、酸窒化処理によって導入された窒素に比べてシリコンとの反応性が高いため、そのほとんどは酸窒化シリコン膜６ｂの表面近傍でシリコンと反応する。他方、前述したように、酸窒化処理によって導入された窒素は反応性が低いため、そのほとんどは膜中を拡散して基板１との界面に偏析する。
【００３６】
また、ゲート絶縁膜６の表面近傍の窒素濃度が高い程、リーク電流の低減効果が高くなるため、この領域の窒素濃度は、基板１とゲート絶縁膜６との界面近傍における窒素濃度の上限（１０atomic％）よりも高くすることが望ましい。
【００３７】
上記の窒素プラズマ処理は、膜中に導入された窒素が基板１との界面にまで拡散するのを抑制するために、６００℃以下の低温で実施する。基板１の温度が高い場合には、窒素が基板１との界面にまで拡散し、前述した窒素濃度の上限（１０atomic％）を越えてしまう虞れがある。他方、室温で窒素プラズマ処理を行う場合においても、プラズマに曝されることによって基板１の温度が２００℃程度に上昇するので、プロセスの制御性を確保する観点から、２００℃以上に加熱することが望ましい。
【００３８】
なお、酸窒化処理と窒素プラズマ処理の順番は、上記した順番とは逆であってもよい。すなわち、窒素プラズマ処理を行った後、酸窒化処理を行ってもよい。但し、酸窒化処理は、高温（９００℃〜１１００℃）の熱処理を伴うため、窒素プラズマ処理を行った後に酸窒化処理を行うと、窒素プラズマ処理で導入したゲート絶縁膜６の表面近傍の窒素が酸窒化処理時に基板１との界面近傍に拡散し、この領域の窒素濃度を必要以上に高くする虞れがあるので、この点に配慮して処理条件を設定する必要がある。
【００３９】
次に、図９に示すように、ゲート絶縁膜６の上部にゲート電極用導電膜７ａを堆積する。ゲート電極用導電膜７ａは、例えばＣＶＤ法で堆積したｎ型多結晶シリコン膜とＷ（タングステン）シリサイド膜との積層膜（ポリサイド膜）、あるいはＣＶＤ法で堆積したｎ型多結晶シリコン膜とスパッタリング法で堆積した窒化タングステン（ＷＮ）膜とＷ膜との積層膜（ポリメタル膜）などで構成する。
【００４０】
次に、図１０に示すように、フォトレジスト膜３２をマスクにしたドライエッチングでゲート電極用導電膜７ａをパターニングすることによって、ｐ型ウエル４およびｎ型ウエル５のそれぞれのゲート酸化膜６上にゲート電極７を形成する。
【００４１】
次に、アッシング（灰化）処理などによってゲート電極７上のフォトレジスト膜３２を除去した後、図１１に示すように、ｐ型ウエル４にリンまたはヒ素をイオン注入することによって低不純物濃度のｎ-型半導体領域８を形成し、ｎ型ウエル５にホウ素をイオン注入することによって低不純物濃度のｐ-型半導体領域９を形成する。
【００４２】
次に、基板１上にＣＶＤ法で窒化シリコン膜を堆積し、続いてこの窒化シリコン膜を異方的にエッチングすることによって、ゲート電極７の側壁にサイドウォールスペーサ１０を形成した後、ｐ型ウエル４にリンまたはヒ素をイオン注入することによって高不純物濃度のｎ+型半導体領域１１（ソース、ドレイン）を形成し、ｎ型ウエル５にホウ素をイオン注入することによって高不純物濃度のｐ+型半導体領域１２（ソース、ドレイン）を形成する。ここまでの工程で、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）が完成する。
【００４３】
次に、図１２に示すように、フォトレジスト膜３３をマスクにして酸化シリコン膜１６をドライエッチングすることにより、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレイン（ｎ+型半導体領域１１）の上部およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース、ドレイン（ｐ+型半導体領域１２）の上部にそれぞれコンタクトホール１７を形成する。
【００４４】
次に、アッシング（灰化）処理などによって酸化シリコン膜１６上のフォトレジスト膜３３を除去した後、図１３に示すように、コンタクトホール１７の内部を含む酸化シリコン膜１６の上部にスパッタリング法などを用いて配線用メタル膜１８ａを堆積する。配線用メタル膜１８ａは、Ａｌ合金膜、またはＡｌ合金膜の下層と上層にＴｉ膜やＴｉＮ膜を積層した複合メタル膜で構成する。
【００４５】
次に、図１４に示すように、配線用メタル膜１８ａの上部にフォトレジスト膜３４を形成した後、フォトレジスト膜３２をマスクにして配線用メタル膜１８ａをドライエッチングすることにより、酸化シリコン膜１６の上部に配線用メタル膜１８ａからなる第１層目のメタル配線１８を形成する。
【００４６】
次に、アッシング処理などによってメタル配線１８上のフォトレジスト膜３４を除去した後、図１５に示すように、メタル配線１８の上部にＣＶＤ法で酸化シリコン膜１９を堆積し、続いて、メタル配線１８の上部の酸化シリコン膜１９をドライエッチングしてスルーホール２０を形成し、さらに、スルーホール２０の内部を含む酸化シリコン膜１９の上部にスパッタリング法などを用いて配線用メタル膜を堆積した後、この配線用メタル膜をドライエッチングすることにより、酸化シリコン膜１９の上部に第２層目のメタル配線２１を形成する。
【００４７】
以下、図示は省略するが、上記配線形成工程の繰り返しにより、第２層目のメタル配線２１の上部に層間絶縁膜と配線とを交互に形成することにより、本実施の形態のＣＭＯＳ−ＬＳＩが完成する。
【００４８】
このように、本実施の形態では、酸窒化処理と窒素プラズマ処理とを併用することによって、酸窒化シリコンからなるゲート絶縁膜６を形成するので、基板１とゲート絶縁膜６との界面近傍における窒素濃度を必要以上に高くすることなく、膜中の窒素濃度を高めることができる。
【００４９】
これにより、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のキャリア移動度を低下させることなく、高誘電率のゲート絶縁膜６を形成することができるので、ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ））のリーク電流を低減することができる。また、ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ））のホットキャリア耐性およびｎチャネル型ＭＩＳＦＥＴの電子移動度の向上を図ることができる。
【００５０】
また、高温の熱処理を必要とする酸窒化処理を一度しか行わないので、ゲート絶縁膜６の過度の成長が抑制され、膜厚５ｎｍ以下の薄いゲート絶縁膜６を実現することができる。
【００５１】
（実施の形態２）
本実施形態の半導体集積回路装置は、ＤＲＡＭ(Dynamic Random Access Memory)とロジック回路とを同一半導体基板上に形成したＤＲＡＭ−ロジック混載ＬＳＩである。以下、この混載ＬＳＩの製造方法を図１６〜図２６を用いて工程順に説明する。なお、各図の左側および中央の領域はＤＲＡＭのメモリセル形成領域（以下、ＤＲＡＭ形成領域という）を示し、右側の領域はロジック回路形成領域を示している。
【００５２】
まず、図１６に示すように、前記実施の形態１と同様の方法によって、基板１の主面に素子分離溝２、ｐ型ウエル４およびｎ型ウエル５を形成し、続いてｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に酸化シリコン膜６ａを形成した後、前述した酸窒化処理と窒素プラズマ処理とを併用して酸化シリコン膜６ａに窒素を導入することにより、ｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に酸窒化シリコンからなる膜厚１．５ｎｍのゲート絶縁膜６を形成する。ゲート絶縁膜６中の窒素濃度は、前記実施の形態１のゲート絶縁膜６と同様、基板１との界面近傍に第１のピーク濃度を有し、膜の表面近傍に第１のピーク濃度よりも高濃度（１０atomic％以上）の第２のピーク濃度を有している。
【００５３】
次に、図１７に示すように、ｐ型ウエル４のゲート絶縁膜６上にｎ型多結晶シリコン膜１３ｎを形成し、ｎ型ウエル５のゲート絶縁膜６上にｐ型多結晶シリコン膜１３ｐを形成する。ｎ型多結晶シリコン膜１３ｎおよびｐ型多結晶シリコン膜１３ｐを形成するには、まずゲート絶縁膜６上にＣＶＤ法でアモルファスシリコン膜を堆積し、続いてフォトレジスト膜をマスクに用いてｐ型ウエル４の上部のアモルファスシリコン膜にリンをイオン注入し、ｎ型ウエル５の上部のアモルファスシリコン膜にホウ素をイオン注入した後、基板１を熱処理する。これらのイオン注入は、ＤＲＡＭのメモリセルを構成するｎチャネル型ＭＩＳＦＥＴ、ロジック回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれを表面チャネル型にするために行う。
【００５４】
次に、図１８に示すように、多結晶シリコン膜（１３ｐ、１３ｎ）の上部にＷＮＸ膜１４とＷ膜１５と窒化シリコン膜２２とを堆積した後、図１９に示すように、フォトレジスト膜３５をマスクにして窒化シリコン膜２２、Ｗ膜１５、ＷＮＸ膜１４および多結晶シリコン膜（１３ｐ、１３ｎ）を順次ドライエッチングすることによって、ＤＲＡＭ形成領域のゲート絶縁膜６上にゲート電極２３ａ（ワード線ＷＬ）を形成し、ロジック回路形成領域のゲート絶縁膜６上にゲート電極２３ｂ、２３ｃを形成する。
【００５５】
次に、フォトレジスト膜３５を除去した後、図２０に示すように、ｐ型ウエル４にリンまたはヒ素をイオン注入することによって低不純物濃度のｎ-型半導体領域２４を形成し、ｎ型ウエル５にホウ素をイオン注入することによって低不純物濃度のｐ-型半導体領域２５を形成する。
【００５６】
次に、基板１上に窒化シリコン膜２６を堆積し、ロジック回路形成領域の窒化シリコン膜２６を異方的にエッチングすることによって、ゲート電極２３ｂ、２３ｃの側壁にサイドウォールスペーサ２６ｓを形成した後、ロジック回路形成領域のｐ型ウエル４にリンまたはヒ素をイオン注入することによって高不純物濃度のｎ+型半導体領域２７（ソース、ドレイン）を形成し、ｎ型ウエル５にホウ素をイオン注入することによって高不純物濃度のｐ+型半導体領域２８（ソース、ドレイン）を形成する。ここまでの工程で、ロジック回路のｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）が完成する。
【００５７】
次に、図２１に示すように、ゲート電極２３ａ、２３ｂ、２３ｃの上部に酸化シリコン膜４０を堆積した後、ＤＲＡＭ形成領域のｎ-型半導体領域２４の上部にコンタクトホール４１、４２を形成し、続いてコンタクトホール４１、４２の内部にｎ型多結晶シリコンからなるプラグ４３を形成する。その後、基板１を熱処理し、プラグ４３を構成する多結晶シリコン膜中のｎ型不純物（リン）をｎ-型半導体領域２４に拡散させることによって、低抵抗のソース、ドレインを形成する。ここまでの工程で、ＤＲＡＭ形成領域にメモリセル選択用ＭＩＳＦＥＴ（Ｑｔ）が形成される。
【００５８】
次に、図２２に示すように、酸化シリコン膜４０の上部に酸化シリコン膜４４を堆積した後、ロジック回路形成領域の酸化シリコン膜４４、４０をドライエッチングすることによって、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレイン（ｎ+型半導体領域２７）の上部にコンタクトホール４５を形成し、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース、ドレイン（ｐ+型半導体領域２８）の上部にコンタクトホール４６を形成する。また、ＤＲＡＭ形成領域の酸化シリコン膜４４をエッチングすることによって、コンタクトホール４１の上部にスルーホール４７を形成する。
【００５９】
次に、コンタクトホール４５、４６およびスルーホール４７の内部にプラグ４８を形成した後、ＤＲＡＭ形成領域の酸化シリコン膜４４の上部にビット線ＢＬを形成し、ロジック回路形成領域の酸化シリコン膜４４の上部に配線５０〜５３を形成する。プラグ４８は、例えばＴｉＮ膜とＷ膜との積層膜で構成し、ビット線ＢＬおよび配線５０〜５３はＷ膜で構成する。
【００６０】
ビット線ＢＬは、スルーホール４７およびコンタクトホール４１を通じてメモリセル選択用ＭＩＳＦＥＴ（Ｑｔ）のソース、ドレインの一方（２４）と電気的に接続される。また、配線５０、５１は、コンタクトホール４５、４５を通じてｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレイン（ｎ+型半導体領域２７）と電気的に接続され、配線５２、５３は、コンタクトホール４６、４６を通じてｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース、ドレイン（ｐ+型半導体領域２８）と電気的に接続される。
【００６１】
次に、図２３に示すように、ビット線ＢＬおよび配線５０〜５３の上部に酸化シリコン膜５４を堆積し、続いてコンタクトホール４１の上部の酸化シリコン膜５４、４４をエッチングしてスルーホール５５を形成した後、スルーホール５５の内部にｎ型多結晶シリコン膜からなるプラグ５６を形成する。次に、酸化シリコン膜５４の上部に窒化シリコン膜５７および酸化シリコン膜５８を堆積した後、スルーホール５５の上部の酸化シリコン膜５８と窒化シリコン膜５７をエッチングして溝５９を形成する。
【００６２】
次に、図２４に示すように、溝５９の内壁に多結晶シリコン膜からなる下部電極６０を形成する。下部電極６０を形成するには、まず溝６０の内部および酸化シリコン膜５８の上部に、ｎ型アモルファスシリコン膜を堆積した後、酸化シリコン膜５８の上部の不要なアモルファスシリコン膜を除去する。次に、減圧雰囲気中でアモルファスシリコン膜の表面にモノシラン（ＳｉＨ4）を供給し、続いて基板１を熱処理してアモルファスシリコン膜を多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜からなる下部電極６０が得られる。
【００６３】
次に、図２５に示すように、溝５９の内部に形成された下部電極６０の上部にＴａ2Ｏ5（酸化タンタル）膜からなる容量絶縁膜６１を形成する。Ｔａ2Ｏ5膜は、ＣＶＤ法で堆積し、その後、膜の改質を図るために、基板１を７００℃〜７５０℃で熱処理する。
【００６４】
前述したように、ロジック回路の一部を構成するｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極２３ｃは、ホウ素がドープされたｐ型多結晶シリコン膜（１３ｐ）を含んでいるが、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート絶縁膜６を高窒素濃度の酸窒化シリコン膜で構成したことにより、上記Ｔａ2Ｏ5膜を改質するための熱処理を行っても、ｐ型多結晶シリコン膜（１３ｐ）中のホウ素がゲート絶縁膜６を通過して基板１（ｎ型ウエル５）に拡散するのを抑制できるので、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のしきい値電圧の変動を抑制することができる。
【００６５】
次に、図２６に示すように、容量絶縁膜６１の上部に例えばＴｉＮからなる上部電極６２を形成することによって、下部電極６０、容量絶縁膜６１および上部電極６２からなる情報蓄積用容量素子Ｃを形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴ（Ｑｔ）とこれに直列に接続された情報蓄積用容量素子ＣとからなるＤＲＡＭのメモリセルが完成する。
【００６６】
上記情報蓄積用容量素子Ｃの容量絶縁膜６１は、Ｔａ2Ｏ5膜の他、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＰｂＴｉＯ3、ＳｒＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ、ＳＢＴまたはＴａ2Ｏ5など、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電体膜または強誘電体膜で構成してもよい。また、下部電極６０は、多結晶シリコン膜の他、Ｒｕ、Ｐｔなどの白金族金属膜で構成してもよい。容量絶縁膜６１を上記高誘電体膜または強誘電体膜で構成した場合、および下部電極６０を上記白金族金属膜で構成した場合は、いずれも成膜後に膜の改質を図るための熱処理が必要となるが、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート絶縁膜６を高窒素濃度の酸窒化シリコン膜で構成したことにより、これらの熱処理を行っても、ｐ型多結晶シリコン膜（１３ｐ）中のホウ素がゲート絶縁膜６を通過して基板１（ｎ型ウエル５）に拡散するのを抑制できるので、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のしきい値電圧の変動を抑制することができる。
【００６７】
図示は省略するが、その後、情報蓄積用容量素子Ｃの上部に酸化シリコン膜からなる層間絶縁膜を挟んで２層程度のＡｌ配線を形成し、さらにＡｌ配線の上部に窒化シリコン膜と酸化シリコン膜との積層膜からなるパッシベーション膜を形成することにより、本実施形態のＤＲＡＭ−ロジック混載ＬＳＩが完成する。
【００６８】
本実施の形態によれば、酸窒化処理と窒素プラズマ処理とを併用することによって、酸窒化シリコンからなるゲート絶縁膜６を形成するので、基板１とゲート絶縁膜６との界面近傍における窒素濃度を必要以上に高くすることなく、膜中の窒素濃度を高めることができる。
【００６９】
これにより、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のキャリア移動度を低下させることなく、高誘電率のゲート絶縁膜６を形成することができるので、ＭＩＳＦＥＴのリーク電流を低減することができる。また、ＭＩＳＦＥＴのホットキャリア耐性およびｎチャネル型ＭＩＳＦＥＴの電子移動度の向上を図ることができる。さらに、ボロン漏れに起因するｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のしきい値電圧の変動を抑制することができる。
【００７０】
また、高温の熱処理を必要とする酸窒化処理を一度しか行わないので、ゲート絶縁膜６の過度の成長が抑制され、膜厚５ｎｍ以下の薄いゲート絶縁膜６を実現することができる。
【００７１】
（実施の形態３）
本実施の形態によるゲート絶縁膜の形成方法を図２７〜図２９を用いて説明する。
【００７２】
まず、図２７に示すように、前記実施の形態１と同様の方法によって、基板１の主面に素子分離溝２、ｐ型ウエル４およびｎ型ウエル５を形成し、続いて基板１をウェット酸化することによって、ｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に膜厚１ｎｍ〜１．５ｎｍ程度の酸化シリコン膜６ａを形成する。
【００７３】
次に、図２８に示すように、５％程度のＮＯガスを含む９００℃〜１１００℃の雰囲気中で基板１を熱処理する。この熱処理を行うと、基板１の表面に形成されている酸化シリコン膜６ａ中に窒素が導入され、前記実施の形態１と同様、基板１との界面近傍に窒素が偏析した酸窒化シリコン膜６ｂが形成される。上記の熱処理（酸窒化処理）を行う際には、前記実施の形態１と同様、酸窒化シリコン膜６ｂと基板１との界面近傍の窒素濃度が１atomic％〜１０atomic％の範囲内となるように、熱処理条件を設定する。
【００７４】
次に、図２９に示すように、酸窒化シリコン膜６ｂの上部にＣＶＤ法で膜厚１ｎｍ〜１．５ｎｍ程度の窒化シリコン膜６ｃを堆積することにより、酸窒化シリコン膜６ｂと窒化シリコン膜６ｃの積層膜で構成されるゲート絶縁膜７０が得られる。
【００７５】
酸窒化シリコン膜６ｂと窒化シリコン膜６ｃの積層膜で構成される上記ゲート絶縁膜７０は、その表面側が窒化シリコン膜６ｃで構成されているので、基板１との界面近傍に窒素が偏析した酸窒化シリコン膜６ｂだけで構成されるゲート絶縁膜に比べて誘電率が高くなる。
【００７６】
このように、上記酸窒化シリコン膜６ｂと窒化シリコン膜６ｃの積層膜でゲート絶縁膜７０を構成することにより、基板１との界面近傍における窒素濃度を必要以上に高くすることなく、高誘電率のゲート絶縁膜７０を実現することができる。
【００７７】
これにより、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のキャリア移動度を低下させることなく、ＭＩＳＦＥＴのリーク電流を低減することができる。また、ＭＩＳＦＥＴのホットキャリア耐性およびｎチャネル型ＭＩＳＦＥＴの電子移動度の向上を図ることができる。さらに、ボロン漏れに起因するｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のしきい値電圧の変動を抑制することができる。
【００７８】
また、高温の熱処理を必要とする酸窒化処理を一度しか行わないので、ゲート絶縁膜７０の過度の成長が抑制され、膜厚５ｎｍ以下の薄いゲート絶縁膜７０を実現することができる。
【００７９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８０】
本発明は、ＭＩＳＦＥＴ（電界効果トランジスタ）を有する半導体集積回路装置に適用することができる。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】酸窒化処理によって形成された酸窒化シリコン膜中の窒素濃度プロファイルを示すグラフである。
【図７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】酸窒化処理とプラズマ処理とによって形成された酸窒化シリコンからなるゲート絶縁膜中の窒素濃度プロファイルを示すグラフである。
【図９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３０】ゲート絶縁膜と基板との界面における窒素濃度と、ＭＩＳＦＥＴのキャリア移動度との関係を示すグラフである。
【符号の説明】
【００８２】
１ 半導体基板
２ 素子分離溝
３ 酸化シリコン膜
４ ｐ型ウエル
５ ｎ型ウエル
６ａ 酸化シリコン膜
６ｂ 酸窒化シリコン膜
６ｃ 窒化シリコン膜
６ ゲート絶縁膜
７ａ ゲート電極用導電膜
７ ゲート電極
８ ｎ-型半導体領域
９ ｐ-型半導体領域
１０ サイドウォールスペーサ
１１ ｎ+型半導体領域（ソース、ドレイン）
１２ ｐ+型半導体領域（ソース、ドレイン）
１３ｎ ｎ型多結晶シリコン膜
１３ｐ ｐ型多結晶シリコン膜
１４ ＷＮＸ膜
１５ Ｗ膜
１６ 酸化シリコン膜
１７ コンタクトホール
１８ａ 配線用メタル膜
１８ メタル配線
１９ 酸化シリコン膜
２０ スルーホール
２１ メタル配線
２２ 窒化シリコン膜
２３ａ、２３ｂ、２３ｃ ゲート電極
２４ ｎ-型半導体領域
２５ ｐ-型半導体領域
２６ 窒化シリコン膜
２６ｓ サイドウォールスペーサ
２７ ｎ+型半導体領域（ソース、ドレイン）
２８ ｐ+型半導体領域（ソース、ドレイン）
３０ 酸化シリコン膜
３１ 窒化シリコン膜
３２〜３５ フォトレジスト膜
４０ 酸化シリコン膜
４１、４２ コンタクトホール
４３ プラグ
４４ 酸化シリコン膜
４５、４６ コンタクトホール
４７ スルーホール
４８ プラグ
５０〜５３ 配線
５４ 酸化シリコン膜
５５ スルーホール
５６ プラグ
５７ 窒化シリコン膜
５８ 酸化シリコン膜
５９ 溝
６０ 下部電極
６１ 容量絶縁膜
６２ 上部電極
７０ ゲート絶縁膜
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑｔ メモリセル選択用ＭＩＳＦＥＴ
ＷＬ ワード線
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)のゲート絶縁膜を酸窒化シリコン膜で構成する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（電界効果トランジスタ）の低電圧動作を実現するためには、ＭＩＳＦＥＴの微細化に比例してゲート酸化膜を薄くする必要がある。しかし、ゲート酸化膜の膜厚が薄くなると、膜を貫通して流れる直接トンネル電流が増加し、低消費電力化の観点から無視できない程度のゲートリーク電流が発生する。
【０００３】
その対策として、比誘電率が酸化シリコンよりも大きい酸化チタン（ＴｉＯ２）や酸化タンタル（Ｔａ２Ｏ５）膜などの高誘電体膜を使用することによって、ゲート絶縁膜の物理的な膜厚を大きくする試みがなされている。しかし、この種の高誘電体膜で構成したゲート絶縁膜は、界面制御などに多くの課題を抱えていることから、現在のところ、量産デバイスへの適用は困難視されている。
【０００４】
酸化シリコン膜の一部を窒化して形成した酸窒化シリコン膜は、酸化シリコンに比べて誘電率が高いことから、ゲート絶縁膜の物理的な膜厚を大きくしてリーク電流を低減する効果が期待できる。また、酸窒化シリコン膜で構成したゲート絶縁膜は、ｐ型ゲート電極中の不純物（ホウ素）がプロセス中の熱処理によって基板のチャネル領域へ突き抜ける、いわゆるボロン漏れの抑制や、ＭＩＳＦＥＴのホットキャリア耐性の向上、ｎチャネル型ＭＩＳＦＥＴの電子移動度の向上などにも有効であることが報告されている。
【０００５】
酸化シリコンからなるゲート絶縁膜を窒化する技術としては、シリコン基板の表面に酸化シリコン膜を形成した後、ＮＯ（一酸化窒素）ガスを含む１０００℃前後の高温雰囲気中で基板を熱処理する方法（酸窒化処理）が知られている。
【０００６】
特開２００１−３３２７２４号公報（特許文献１）は、ｎチャネル型ＭＩＳＦＥＴにｎ型ゲート電極を用い、ｐチャネル型ＭＩＳＦＥＴにｐ型ゲート電極を用いた、いわゆるデュアルゲート構造のＭＩＳデバイスにおいて、ｐ型ゲート電極中のボロンの突き抜け防止、およびホットキャリア耐性の向上を目的として、シリコン基板との界面および膜中の２箇所に窒素濃度のピークを有する酸窒化シリコンからなるゲート絶縁膜を形成する技術を開示している。
【０００７】
上記のような酸窒化シリコン膜を形成するには、まず、シリコン基板をウェット酸化してその表面に膜厚７ｎｍ程度の酸化シリコン膜を形成し、続いてＮＯガスを含んだ雰囲気中で基板を熱処理することによって、酸化シリコン膜と基板との界面に窒素を偏析させた後、基板をドライ酸化する。このドライ酸化を行うと、酸化シリコン膜と基板との界面が酸化され、窒素が偏析した領域の下層にも膜厚１ｎｍ〜２ｎｍ程度の酸化シリコン膜が形成される。その後、ＮＯガスを含んだ雰囲気中で基板をもう一度熱処理すると、窒素が偏析した領域の下層に形成された酸化シリコン膜と基板との界面にも窒素が偏析するため、シリコン基板との界面および膜中の２箇所に窒素濃度のピークを有する酸窒化シリコンからなるゲート絶縁膜が得られる。
【０００８】
特開２０００−３５７６８８号公報（特許文献２）は、窒素濃度分布が厚さ方向に２つのピークを有する酸窒化シリコンからなるゲート絶縁膜を上記公報とは異なる方法によって形成する技術を開示している。
【０００９】
この公報では、まずシリコン基板を酸素雰囲気中で加熱してその表面に膜厚約５ｎｍの酸化シリコン膜を形成した後、ＮＯガス雰囲気中で基板を加熱することによって、基板との界面近傍に窒素濃度のピークを有する膜厚約５．５ｎｍの酸窒化シリコン膜を形成する。次に、この酸窒化シリコン膜の表面をフッ酸水溶液でエッチングして表層部分を除去することにより、厚さ方向全体に亘って窒素を高濃度に含む膜厚約１ｎｍの酸窒化シリコン膜を得る。その後、ＮＯガスまたはＮ２Ｏガス雰囲気中で第２の熱処理を行うことにより、新たな熱酸化膜が基板側に成長、形成されると共に、その熱酸化膜に窒素が導入されるため、窒素濃度分布が厚さ方向に２つのピークを有する酸窒化シリコン膜が得られる。
【特許文献１】特開２００１−３３２７２４号公報
【特許文献２】特開２０００−３５７６８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ＭＩＳＦＥＴのゲート絶縁膜を上記酸窒化シリコン膜で構成した場合は、ＭＩＳＦＥＴの微細化に伴ってゲート絶縁膜の膜厚がさらに薄くなってくると、ゲートリーク電流を低減するためには、膜中の窒素濃度を上げて誘電率を高くすることが要求される。
【００１１】
しかし、ＮＯガスまたはＮ２Ｏガス雰囲気中で基板を加熱することによって、酸化シリコン膜に窒素を導入する従来の酸窒化処理で形成した酸窒化シリコン膜は、膜と基板との界面近傍の窒素濃度を高くすることはできても、膜の表面側は窒化されないため、膜全体の窒素濃度を上げて誘電率を高くすることは困難である。
【００１２】
また、ゲート絶縁膜と基板との界面近傍が過度に窒化されると、界面準位や膜中のトラップが増加し、ＭＩＳＦＥＴのキャリア移動度が低下するという問題を引き起こす。
【００１３】
図３０は、ゲート絶縁膜と基板との界面のおける窒素濃度と、ＭＩＳＦＥＴのキャリア移動度との関係を示すグラフである。グラフに示すように、電子をキャリアとするｎチャネル型ＭＩＳＦＥＴの場合、界面に数atomic％の窒素を導入すると、窒素を導入しない場合に比べてキャリア移動度が向上するが、窒素濃度がさらに高くなるとその効果は次第に低減する。一方、正孔をキャリアとするｐチャネル型ＭＩＳＦＥＴの場合は、界面の窒素濃度にほぼ比例してキャリア移動度が低下し、窒素濃度が１０atomic％を越えると、キャリア移動度が２０％程度低下する結果、ドレイン電流(Ids)が１０％程度低減し、回路の設計が事実上困難になってしまう。
【００１４】
このように、酸窒化処理によって酸化シリコン膜に窒素を導入する方法は、窒素の導入量に限界がある。
【００１５】
また、前述した従来技術のように、窒素濃度分布が厚さ方向に２つのピークを有する酸窒化シリコン膜を形成する技術は、高温の酸窒化処理を複数回実施するため、酸窒化シリコン膜の膜厚が厚くなってしまい、５ｎｍ以下の薄いゲート絶縁膜を形成することは困難である。
【００１６】
本発明の目的は、ＭＩＳＦＥＴのゲート絶縁膜を酸窒化シリコン膜で構成した半導体集積回路装置において、窒素濃度の高い酸窒化シリコン膜を形成することのできる技術を提供することにある。
【００１７】
本発明の他の目的は、ＭＩＳＦＥＴのゲート絶縁膜を酸窒化シリコン膜で構成した半導体集積回路装置の信頼性を向上させることのできる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本願の一発明である半導体集積回路装置は、半導体基板上に形成され、且つ、窒素が導入された酸化シリコン膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート絶縁膜は、前記半導体基板に近い第１領域と、前記第１領域よりも前記ゲート電極に近い第２領域とで窒素濃度のピークが異なっており、
前記第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、
前記第２領域における窒素濃度のピークは、前記第１領域における窒素濃度のピークよりも高い。
（２）本願の他の発明である半導体集積回路装置は、半導体基板上に形成され、且つ、窒素が導入された酸化シリコン膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート絶縁膜は、前記半導体基板に近い第１領域と、前記第１領域よりも前記ゲート電極に近い第２領域とで窒素濃度のピークが異なっており、
前記第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、
前記第２領域における窒素濃度のピークは、前記第１領域における窒素濃度のピークよりも高く、
前記ゲート絶縁膜の膜厚は、５ｎｍ以下である。
（３）本願の他の発明である半導体集積回路装置は、半導体基板上に形成され、且つ、窒素が導入された酸化シリコン膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート絶縁膜は、前記半導体基板に近い第１領域と、前記第１領域よりも前記ゲート電極に近い第２領域とで窒素濃度のピークが異なっており、
前記第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、
前記第２領域における窒素濃度のピークは、前記第１領域における窒素濃度のピークよりも高く、
前記ゲート絶縁膜の膜厚は、５ｎｍ以下であり、
前記電界効果トランジスタは、ＤＲＡＭのメモリセル選択用の電界効果トランジスタである。
（４）本願の他の発明である半導体集積回路装置は、半導体基板上に形成され、且つ、窒素が導入された酸化シリコン膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含み、ＤＲＡＭのメモリセルの一部を構成する電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート絶縁膜は、前記半導体基板に近い第１領域と、前記第１領域よりも前記ゲート電極に近い第２領域とで窒素濃度のピークが異なっており、
前記第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、
前記第２領域における窒素濃度のピークは、前記第１領域における窒素濃度のピークよりも高く、
前記ゲート絶縁膜の膜厚は、５ｎｍ以下であり、
前記ゲート電極は、前記メモリセルのワード線を構成し、且つ、多結晶シリコン膜、高融点金属窒化膜、及び、高融点金属膜を含んで構成されており、
前記電界効果トランジスタのソース領域またはドレイン領域の一方は、前記メモリセルのビット線と電気的に接続され、
前記電界効果トランジスタのソース領域またはドレイン領域の他方は、前記メモリセルの容量素子と電気的に接続されている。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
基板とゲート絶縁膜との界面近傍における窒素濃度を必要以上に高くすることなく、高窒素濃度のゲート絶縁膜を形成することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００２３】
（実施の形態１）
本実施形態のＣＭＯＳ−ＬＳＩの製造方法を図１〜図１５を用いて工程順に説明する。
【００２４】
まず、図１に示すように、例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、基板）１の主面に素子分離溝２を形成する。素子分離溝２を形成するには、まず、基板１を熱酸化してその表面に１０ｎｍ程度の酸化シリコン膜３０を形成し、続いて酸化シリコン膜３０の上部にＣＶＤ法で堆積した膜厚１００ｎｍ程度の窒化シリコン膜３１をパターニングした後、この窒化シリコン膜３１をマスクにして基板１をエッチングする。
【００２５】
次に、図２に示すように、基板１上にＣＶＤ法で膜厚５００ｎｍ程度の酸化シリコン膜３を堆積し、続いて素子分離溝２の外部の酸化シリコン膜３を化学的機械研磨法によって除去した後、熱リン酸を用いたウェットエッチングで基板１上の窒化シリコン膜３１を除去する。その後、基板１を熱処理することによって、素子分離溝２の内部の酸化シリコン膜３を緻密化する。
【００２６】
次に、図３に示すように、基板１の主面の一部にｐ型ウエル４を形成し、他の一部にｎ型ウエル５を形成する。ｐ型ウエル４およびｎ型ウエル５を形成するには、基板１の一部にホウ素をイオン注入し、他の一部にリンをイオン注入した後、基板１を熱処理してこれらの不純物（ホウ素およびリン）を基板１中に拡散させる。
【００２７】
次に、フッ酸を用いたウェットエッチングで基板１の表面の酸化シリコン膜３０を除去した後、図４に示すように、基板１をウェット酸化することによって、ｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に膜厚５ｎｍ以下（本実施の形態では３．０ｎｍ）の酸化シリコン膜６ａを形成する。酸化シリコン膜６ａは、上記したウェット酸化法以外の酸化方法、例えばドライ酸化法、あるいは活性酸素を含む雰囲気に基板１を曝す方法などによって形成してもよい。
【００２８】
次に、５％程度のＮＯ（一酸化窒素）ガスを含む９００℃〜１１００℃の雰囲気中で基板１を熱処理する。この熱処理を行うと、基板１の表面に形成されている酸化シリコン膜６ａ中に窒素が導入され、酸化シリコン膜６ａが酸窒化シリコン膜６ｂとなる（図５）。なお、ＮＯガスに代えてＮ２Ｏ（亜酸化窒素）ガスを含む雰囲気中で基板１を熱処理することによって、酸窒化シリコン膜６ｂを形成してもよい。
【００２９】
図６は、上記の熱処理（酸窒化処理）によって形成された酸窒化シリコン膜６ｂ中の窒素濃度プロファイルを示すグラフであり、横軸は基板１の表面からの深さ（ｎｍ）を示している。
【００３０】
グラフに示すように、酸窒化シリコン膜６ｂ中の窒素濃度は、酸窒化シリコン膜６ｂと基板１との界面（深さ３．４ｎｍ）近傍で最も高くなっている。これは、シリコン（Ｓｉ）に対するＮＯの反応性が低いため、酸化シリコン膜６ａ中に導入されたＮＯは、膜の表面近傍ではシリコンとほとんど反応することなく拡散し、基板１との界面に偏析することを示している。
【００３１】
上記の熱処理（酸窒化処理）を行う際には、酸窒化シリコン膜６ｂと基板１との界面近傍の窒素濃度が１atomic％〜１０atomic％の範囲内となるように、熱処理条件を設定する。上記界面近傍の窒素濃度が１０atomic％を越えると、ｐチャネル型ＭＩＳＦＥＴのキャリア移動度(Mobility)が２０％程度低下し、これによってドレイン電流(Ids)が１０％程度低減するので、回路の設計が事実上困難となる。他方、上記界面近傍の窒素濃度が１atomic％未満では、酸窒化処理の効果が得られない。
【００３２】
次に、上記基板１を窒素プラズマ雰囲気中に曝すことによって、酸窒化シリコン膜６ｂ中にさらに窒素を導入する。この窒素プラズマ処理は、例えば周囲に磁場コイルを設置した処理室に高周波を導入し、電場と磁場の相互作用によってプラズマを発生させる周知のプラズマ処理装置を使用して行う。また、処理室とは別個に設けたプラズマ発生室内で生成したプラズマを処理室内に導入するリモートプラズマ処理装置を使用してもよい。
【００３３】
上記プラズマ処理装置の処理室に基板１を収容し、次いで処理室に窒素ガスを導入すると、プラズマによって活性化された窒素ラジカルが酸窒化シリコン膜６ｂ中に導入されて膜中のシリコンと反応し、酸窒化シリコン膜６ｂよりもさらに窒素濃度が高い酸窒化シリコンからなるゲート絶縁膜６が形成される（図７）。
【００３４】
図８は、上記の酸窒化処理とプラズマ処理とによって形成された酸窒化シリコンからなるゲート絶縁膜６中の窒素濃度プロファイルを示すグラフであり、横軸は基板１の表面からの深さ（ｎｍ）を示している。
【００３５】
グラフに示すように、ゲート絶縁膜６中の窒素濃度は、基板１とゲート絶縁膜６との界面近傍に第１のピーク濃度を有し、ゲート絶縁膜６の表面近傍に第２のピーク濃度を有している。基板１とゲート絶縁膜６との界面近傍に存在する窒素は、主として前記の酸窒化処理によって導入された窒素であり、ゲート絶縁膜６の表面近傍に存在する窒素は、主として窒素プラズマ処理によって導入された窒素である。すなわち、窒素プラズマ処理によって導入された活性な窒素は、酸窒化処理によって導入された窒素に比べてシリコンとの反応性が高いため、そのほとんどは酸窒化シリコン膜６ｂの表面近傍でシリコンと反応する。他方、前述したように、酸窒化処理によって導入された窒素は反応性が低いため、そのほとんどは膜中を拡散して基板１との界面に偏析する。
【００３６】
また、ゲート絶縁膜６の表面近傍の窒素濃度が高い程、リーク電流の低減効果が高くなるため、この領域の窒素濃度は、基板１とゲート絶縁膜６との界面近傍における窒素濃度の上限（１０atomic％）よりも高くすることが望ましい。
【００３７】
上記の窒素プラズマ処理は、膜中に導入された窒素が基板１との界面にまで拡散するのを抑制するために、６００℃以下の低温で実施する。基板１の温度が高い場合には、窒素が基板１との界面にまで拡散し、前述した窒素濃度の上限（１０atomic％）を越えてしまう虞れがある。他方、室温で窒素プラズマ処理を行う場合においても、プラズマに曝されることによって基板１の温度が２００℃程度に上昇するので、プロセスの制御性を確保する観点から、２００℃以上に加熱することが望ましい。
【００３８】
なお、酸窒化処理と窒素プラズマ処理の順番は、上記した順番とは逆であってもよい。すなわち、窒素プラズマ処理を行った後、酸窒化処理を行ってもよい。但し、酸窒化処理は、高温（９００℃〜１１００℃）の熱処理を伴うため、窒素プラズマ処理を行った後に酸窒化処理を行うと、窒素プラズマ処理で導入したゲート絶縁膜６の表面近傍の窒素が酸窒化処理時に基板１との界面近傍に拡散し、この領域の窒素濃度を必要以上に高くする虞れがあるので、この点に配慮して処理条件を設定する必要がある。
【００３９】
次に、図９に示すように、ゲート絶縁膜６の上部にゲート電極用導電膜７ａを堆積する。ゲート電極用導電膜７ａは、例えばＣＶＤ法で堆積したｎ型多結晶シリコン膜とＷ（タングステン）シリサイド膜との積層膜（ポリサイド膜）、あるいはＣＶＤ法で堆積したｎ型多結晶シリコン膜とスパッタリング法で堆積した窒化タングステン（ＷＮ）膜とＷ膜との積層膜（ポリメタル膜）などで構成する。
【００４０】
次に、図１０に示すように、フォトレジスト膜３２をマスクにしたドライエッチングでゲート電極用導電膜７ａをパターニングすることによって、ｐ型ウエル４およびｎ型ウエル５のそれぞれのゲート酸化膜６上にゲート電極７を形成する。
【００４１】
次に、アッシング（灰化）処理などによってゲート電極７上のフォトレジスト膜３２を除去した後、図１１に示すように、ｐ型ウエル４にリンまたはヒ素をイオン注入することによって低不純物濃度のｎ-型半導体領域８を形成し、ｎ型ウエル５にホウ素をイオン注入することによって低不純物濃度のｐ-型半導体領域９を形成する。
【００４２】
次に、基板１上にＣＶＤ法で窒化シリコン膜を堆積し、続いてこの窒化シリコン膜を異方的にエッチングすることによって、ゲート電極７の側壁にサイドウォールスペーサ１０を形成した後、ｐ型ウエル４にリンまたはヒ素をイオン注入することによって高不純物濃度のｎ+型半導体領域１１（ソース、ドレイン）を形成し、ｎ型ウエル５にホウ素をイオン注入することによって高不純物濃度のｐ+型半導体領域１２（ソース、ドレイン）を形成する。ここまでの工程で、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）が完成する。
【００４３】
次に、図１２に示すように、フォトレジスト膜３３をマスクにして酸化シリコン膜１６をドライエッチングすることにより、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレイン（ｎ+型半導体領域１１）の上部およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース、ドレイン（ｐ+型半導体領域１２）の上部にそれぞれコンタクトホール１７を形成する。
【００４４】
次に、アッシング（灰化）処理などによって酸化シリコン膜１６上のフォトレジスト膜３３を除去した後、図１３に示すように、コンタクトホール１７の内部を含む酸化シリコン膜１６の上部にスパッタリング法などを用いて配線用メタル膜１８ａを堆積する。配線用メタル膜１８ａは、Ａｌ合金膜、またはＡｌ合金膜の下層と上層にＴｉ膜やＴｉＮ膜を積層した複合メタル膜で構成する。
【００４５】
次に、図１４に示すように、配線用メタル膜１８ａの上部にフォトレジスト膜３４を形成した後、フォトレジスト膜３２をマスクにして配線用メタル膜１８ａをドライエッチングすることにより、酸化シリコン膜１６の上部に配線用メタル膜１８ａからなる第１層目のメタル配線１８を形成する。
【００４６】
次に、アッシング処理などによってメタル配線１８上のフォトレジスト膜３４を除去した後、図１５に示すように、メタル配線１８の上部にＣＶＤ法で酸化シリコン膜１９を堆積し、続いて、メタル配線１８の上部の酸化シリコン膜１９をドライエッチングしてスルーホール２０を形成し、さらに、スルーホール２０の内部を含む酸化シリコン膜１９の上部にスパッタリング法などを用いて配線用メタル膜を堆積した後、この配線用メタル膜をドライエッチングすることにより、酸化シリコン膜１９の上部に第２層目のメタル配線２１を形成する。
【００４７】
以下、図示は省略するが、上記配線形成工程の繰り返しにより、第２層目のメタル配線２１の上部に層間絶縁膜と配線とを交互に形成することにより、本実施の形態のＣＭＯＳ−ＬＳＩが完成する。
【００４８】
このように、本実施の形態では、酸窒化処理と窒素プラズマ処理とを併用することによって、酸窒化シリコンからなるゲート絶縁膜６を形成するので、基板１とゲート絶縁膜６との界面近傍における窒素濃度を必要以上に高くすることなく、膜中の窒素濃度を高めることができる。
【００４９】
これにより、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のキャリア移動度を低下させることなく、高誘電率のゲート絶縁膜６を形成することができるので、ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ））のリーク電流を低減することができる。また、ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ））のホットキャリア耐性およびｎチャネル型ＭＩＳＦＥＴの電子移動度の向上を図ることができる。
【００５０】
また、高温の熱処理を必要とする酸窒化処理を一度しか行わないので、ゲート絶縁膜６の過度の成長が抑制され、膜厚５ｎｍ以下の薄いゲート絶縁膜６を実現することができる。
【００５１】
（実施の形態２）
本実施形態の半導体集積回路装置は、ＤＲＡＭ(Dynamic Random Access Memory)とロジック回路とを同一半導体基板上に形成したＤＲＡＭ−ロジック混載ＬＳＩである。以下、この混載ＬＳＩの製造方法を図１６〜図２６を用いて工程順に説明する。なお、各図の左側および中央の領域はＤＲＡＭのメモリセル形成領域（以下、ＤＲＡＭ形成領域という）を示し、右側の領域はロジック回路形成領域を示している。
【００５２】
まず、図１６に示すように、前記実施の形態１と同様の方法によって、基板１の主面に素子分離溝２、ｐ型ウエル４およびｎ型ウエル５を形成し、続いてｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に酸化シリコン膜６ａを形成した後、前述した酸窒化処理と窒素プラズマ処理とを併用して酸化シリコン膜６ａに窒素を導入することにより、ｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に酸窒化シリコンからなる膜厚１．５ｎｍのゲート絶縁膜６を形成する。ゲート絶縁膜６中の窒素濃度は、前記実施の形態１のゲート絶縁膜６と同様、基板１との界面近傍に第１のピーク濃度を有し、膜の表面近傍に第１のピーク濃度よりも高濃度（１０atomic％以上）の第２のピーク濃度を有している。
【００５３】
次に、図１７に示すように、ｐ型ウエル４のゲート絶縁膜６上にｎ型多結晶シリコン膜１３ｎを形成し、ｎ型ウエル５のゲート絶縁膜６上にｐ型多結晶シリコン膜１３ｐを形成する。ｎ型多結晶シリコン膜１３ｎおよびｐ型多結晶シリコン膜１３ｐを形成するには、まずゲート絶縁膜６上にＣＶＤ法でアモルファスシリコン膜を堆積し、続いてフォトレジスト膜をマスクに用いてｐ型ウエル４の上部のアモルファスシリコン膜にリンをイオン注入し、ｎ型ウエル５の上部のアモルファスシリコン膜にホウ素をイオン注入した後、基板１を熱処理する。これらのイオン注入は、ＤＲＡＭのメモリセルを構成するｎチャネル型ＭＩＳＦＥＴ、ロジック回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれを表面チャネル型にするために行う。
【００５４】
次に、図１８に示すように、多結晶シリコン膜（１３ｐ、１３ｎ）の上部にＷＮＸ膜１４とＷ膜１５と窒化シリコン膜２２とを堆積した後、図１９に示すように、フォトレジスト膜３５をマスクにして窒化シリコン膜２２、Ｗ膜１５、ＷＮＸ膜１４および多結晶シリコン膜（１３ｐ、１３ｎ）を順次ドライエッチングすることによって、ＤＲＡＭ形成領域のゲート絶縁膜６上にゲート電極２３ａ（ワード線ＷＬ）を形成し、ロジック回路形成領域のゲート絶縁膜６上にゲート電極２３ｂ、２３ｃを形成する。
【００５５】
次に、フォトレジスト膜３５を除去した後、図２０に示すように、ｐ型ウエル４にリンまたはヒ素をイオン注入することによって低不純物濃度のｎ-型半導体領域２４を形成し、ｎ型ウエル５にホウ素をイオン注入することによって低不純物濃度のｐ-型半導体領域２５を形成する。
【００５６】
次に、基板１上に窒化シリコン膜２６を堆積し、ロジック回路形成領域の窒化シリコン膜２６を異方的にエッチングすることによって、ゲート電極２３ｂ、２３ｃの側壁にサイドウォールスペーサ２６ｓを形成した後、ロジック回路形成領域のｐ型ウエル４にリンまたはヒ素をイオン注入することによって高不純物濃度のｎ+型半導体領域２７（ソース、ドレイン）を形成し、ｎ型ウエル５にホウ素をイオン注入することによって高不純物濃度のｐ+型半導体領域２８（ソース、ドレイン）を形成する。ここまでの工程で、ロジック回路のｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）が完成する。
【００５７】
次に、図２１に示すように、ゲート電極２３ａ、２３ｂ、２３ｃの上部に酸化シリコン膜４０を堆積した後、ＤＲＡＭ形成領域のｎ-型半導体領域２４の上部にコンタクトホール４１、４２を形成し、続いてコンタクトホール４１、４２の内部にｎ型多結晶シリコンからなるプラグ４３を形成する。その後、基板１を熱処理し、プラグ４３を構成する多結晶シリコン膜中のｎ型不純物（リン）をｎ-型半導体領域２４に拡散させることによって、低抵抗のソース、ドレインを形成する。ここまでの工程で、ＤＲＡＭ形成領域にメモリセル選択用ＭＩＳＦＥＴ（Ｑｔ）が形成される。
【００５８】
次に、図２２に示すように、酸化シリコン膜４０の上部に酸化シリコン膜４４を堆積した後、ロジック回路形成領域の酸化シリコン膜４４、４０をドライエッチングすることによって、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレイン（ｎ+型半導体領域２７）の上部にコンタクトホール４５を形成し、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース、ドレイン（ｐ+型半導体領域２８）の上部にコンタクトホール４６を形成する。また、ＤＲＡＭ形成領域の酸化シリコン膜４４をエッチングすることによって、コンタクトホール４１の上部にスルーホール４７を形成する。
【００５９】
次に、コンタクトホール４５、４６およびスルーホール４７の内部にプラグ４８を形成した後、ＤＲＡＭ形成領域の酸化シリコン膜４４の上部にビット線ＢＬを形成し、ロジック回路形成領域の酸化シリコン膜４４の上部に配線５０〜５３を形成する。プラグ４８は、例えばＴｉＮ膜とＷ膜との積層膜で構成し、ビット線ＢＬおよび配線５０〜５３はＷ膜で構成する。
【００６０】
ビット線ＢＬは、スルーホール４７およびコンタクトホール４１を通じてメモリセル選択用ＭＩＳＦＥＴ（Ｑｔ）のソース、ドレインの一方（２４）と電気的に接続される。また、配線５０、５１は、コンタクトホール４５、４５を通じてｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレイン（ｎ+型半導体領域２７）と電気的に接続され、配線５２、５３は、コンタクトホール４６、４６を通じてｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソース、ドレイン（ｐ+型半導体領域２８）と電気的に接続される。
【００６１】
次に、図２３に示すように、ビット線ＢＬおよび配線５０〜５３の上部に酸化シリコン膜５４を堆積し、続いてコンタクトホール４１の上部の酸化シリコン膜５４、４４をエッチングしてスルーホール５５を形成した後、スルーホール５５の内部にｎ型多結晶シリコン膜からなるプラグ５６を形成する。次に、酸化シリコン膜５４の上部に窒化シリコン膜５７および酸化シリコン膜５８を堆積した後、スルーホール５５の上部の酸化シリコン膜５８と窒化シリコン膜５７をエッチングして溝５９を形成する。
【００６２】
次に、図２４に示すように、溝５９の内壁に多結晶シリコン膜からなる下部電極６０を形成する。下部電極６０を形成するには、まず溝６０の内部および酸化シリコン膜５８の上部に、ｎ型アモルファスシリコン膜を堆積した後、酸化シリコン膜５８の上部の不要なアモルファスシリコン膜を除去する。次に、減圧雰囲気中でアモルファスシリコン膜の表面にモノシラン（ＳｉＨ4）を供給し、続いて基板１を熱処理してアモルファスシリコン膜を多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜からなる下部電極６０が得られる。
【００６３】
次に、図２５に示すように、溝５９の内部に形成された下部電極６０の上部にＴａ2Ｏ5（酸化タンタル）膜からなる容量絶縁膜６１を形成する。Ｔａ2Ｏ5膜は、ＣＶＤ法で堆積し、その後、膜の改質を図るために、基板１を７００℃〜７５０℃で熱処理する。
【００６４】
前述したように、ロジック回路の一部を構成するｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極２３ｃは、ホウ素がドープされたｐ型多結晶シリコン膜（１３ｐ）を含んでいるが、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート絶縁膜６を高窒素濃度の酸窒化シリコン膜で構成したことにより、上記Ｔａ2Ｏ5膜を改質するための熱処理を行っても、ｐ型多結晶シリコン膜（１３ｐ）中のホウ素がゲート絶縁膜６を通過して基板１（ｎ型ウエル５）に拡散するのを抑制できるので、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のしきい値電圧の変動を抑制することができる。
【００６５】
次に、図２６に示すように、容量絶縁膜６１の上部に例えばＴｉＮからなる上部電極６２を形成することによって、下部電極６０、容量絶縁膜６１および上部電極６２からなる情報蓄積用容量素子Ｃを形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴ（Ｑｔ）とこれに直列に接続された情報蓄積用容量素子ＣとからなるＤＲＡＭのメモリセルが完成する。
【００６６】
上記情報蓄積用容量素子Ｃの容量絶縁膜６１は、Ｔａ2Ｏ5膜の他、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＰｂＴｉＯ3、ＳｒＴｉＯ3、ＢａＴｉＯ3、ＢＳＴ、ＳＢＴまたはＴａ2Ｏ5など、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電体膜または強誘電体膜で構成してもよい。また、下部電極６０は、多結晶シリコン膜の他、Ｒｕ、Ｐｔなどの白金族金属膜で構成してもよい。容量絶縁膜６１を上記高誘電体膜または強誘電体膜で構成した場合、および下部電極６０を上記白金族金属膜で構成した場合は、いずれも成膜後に膜の改質を図るための熱処理が必要となるが、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート絶縁膜６を高窒素濃度の酸窒化シリコン膜で構成したことにより、これらの熱処理を行っても、ｐ型多結晶シリコン膜（１３ｐ）中のホウ素がゲート絶縁膜６を通過して基板１（ｎ型ウエル５）に拡散するのを抑制できるので、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のしきい値電圧の変動を抑制することができる。
【００６７】
図示は省略するが、その後、情報蓄積用容量素子Ｃの上部に酸化シリコン膜からなる層間絶縁膜を挟んで２層程度のＡｌ配線を形成し、さらにＡｌ配線の上部に窒化シリコン膜と酸化シリコン膜との積層膜からなるパッシベーション膜を形成することにより、本実施形態のＤＲＡＭ−ロジック混載ＬＳＩが完成する。
【００６８】
本実施の形態によれば、酸窒化処理と窒素プラズマ処理とを併用することによって、酸窒化シリコンからなるゲート絶縁膜６を形成するので、基板１とゲート絶縁膜６との界面近傍における窒素濃度を必要以上に高くすることなく、膜中の窒素濃度を高めることができる。
【００６９】
これにより、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のキャリア移動度を低下させることなく、高誘電率のゲート絶縁膜６を形成することができるので、ＭＩＳＦＥＴのリーク電流を低減することができる。また、ＭＩＳＦＥＴのホットキャリア耐性およびｎチャネル型ＭＩＳＦＥＴの電子移動度の向上を図ることができる。さらに、ボロン漏れに起因するｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のしきい値電圧の変動を抑制することができる。
【００７０】
また、高温の熱処理を必要とする酸窒化処理を一度しか行わないので、ゲート絶縁膜６の過度の成長が抑制され、膜厚５ｎｍ以下の薄いゲート絶縁膜６を実現することができる。
【００７１】
（実施の形態３）
本実施の形態によるゲート絶縁膜の形成方法を図２７〜図２９を用いて説明する。
【００７２】
まず、図２７に示すように、前記実施の形態１と同様の方法によって、基板１の主面に素子分離溝２、ｐ型ウエル４およびｎ型ウエル５を形成し、続いて基板１をウェット酸化することによって、ｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に膜厚１ｎｍ〜１．５ｎｍ程度の酸化シリコン膜６ａを形成する。
【００７３】
次に、図２８に示すように、５％程度のＮＯガスを含む９００℃〜１１００℃の雰囲気中で基板１を熱処理する。この熱処理を行うと、基板１の表面に形成されている酸化シリコン膜６ａ中に窒素が導入され、前記実施の形態１と同様、基板１との界面近傍に窒素が偏析した酸窒化シリコン膜６ｂが形成される。上記の熱処理（酸窒化処理）を行う際には、前記実施の形態１と同様、酸窒化シリコン膜６ｂと基板１との界面近傍の窒素濃度が１atomic％〜１０atomic％の範囲内となるように、熱処理条件を設定する。
【００７４】
次に、図２９に示すように、酸窒化シリコン膜６ｂの上部にＣＶＤ法で膜厚１ｎｍ〜１．５ｎｍ程度の窒化シリコン膜６ｃを堆積することにより、酸窒化シリコン膜６ｂと窒化シリコン膜６ｃの積層膜で構成されるゲート絶縁膜７０が得られる。
【００７５】
酸窒化シリコン膜６ｂと窒化シリコン膜６ｃの積層膜で構成される上記ゲート絶縁膜７０は、その表面側が窒化シリコン膜６ｃで構成されているので、基板１との界面近傍に窒素が偏析した酸窒化シリコン膜６ｂだけで構成されるゲート絶縁膜に比べて誘電率が高くなる。
【００７６】
このように、上記酸窒化シリコン膜６ｂと窒化シリコン膜６ｃの積層膜でゲート絶縁膜７０を構成することにより、基板１との界面近傍における窒素濃度を必要以上に高くすることなく、高誘電率のゲート絶縁膜７０を実現することができる。
【００７７】
これにより、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のキャリア移動度を低下させることなく、ＭＩＳＦＥＴのリーク電流を低減することができる。また、ＭＩＳＦＥＴのホットキャリア耐性およびｎチャネル型ＭＩＳＦＥＴの電子移動度の向上を図ることができる。さらに、ボロン漏れに起因するｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のしきい値電圧の変動を抑制することができる。
【００７８】
また、高温の熱処理を必要とする酸窒化処理を一度しか行わないので、ゲート絶縁膜７０の過度の成長が抑制され、膜厚５ｎｍ以下の薄いゲート絶縁膜７０を実現することができる。
【００７９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８０】
本発明は、ＭＩＳＦＥＴ（電界効果トランジスタ）を有する半導体集積回路装置に適用することができる。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】酸窒化処理によって形成された酸窒化シリコン膜中の窒素濃度プロファイルを示すグラフである。
【図７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】酸窒化処理とプラズマ処理とによって形成された酸窒化シリコンからなるゲート絶縁膜中の窒素濃度プロファイルを示すグラフである。
【図９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３０】ゲート絶縁膜と基板との界面における窒素濃度と、ＭＩＳＦＥＴのキャリア移動度との関係を示すグラフである。
【符号の説明】
【００８２】
１ 半導体基板
２ 素子分離溝
３ 酸化シリコン膜
４ ｐ型ウエル
５ ｎ型ウエル
６ａ 酸化シリコン膜
６ｂ 酸窒化シリコン膜
６ｃ 窒化シリコン膜
６ ゲート絶縁膜
７ａ ゲート電極用導電膜
７ ゲート電極
８ ｎ-型半導体領域
９ ｐ-型半導体領域
１０ サイドウォールスペーサ
１１ ｎ+型半導体領域（ソース、ドレイン）
１２ ｐ+型半導体領域（ソース、ドレイン）
１３ｎ ｎ型多結晶シリコン膜
１３ｐ ｐ型多結晶シリコン膜
１４ ＷＮＸ膜
１５ Ｗ膜
１６ 酸化シリコン膜
１７ コンタクトホール
１８ａ 配線用メタル膜
１８ メタル配線
１９ 酸化シリコン膜
２０ スルーホール
２１ メタル配線
２２ 窒化シリコン膜
２３ａ、２３ｂ、２３ｃ ゲート電極
２４ ｎ-型半導体領域
２５ ｐ-型半導体領域
２６ 窒化シリコン膜
２６ｓ サイドウォールスペーサ
２７ ｎ+型半導体領域（ソース、ドレイン）
２８ ｐ+型半導体領域（ソース、ドレイン）
３０ 酸化シリコン膜
３１ 窒化シリコン膜
３２〜３５ フォトレジスト膜
４０ 酸化シリコン膜
４１、４２ コンタクトホール
４３ プラグ
４４ 酸化シリコン膜
４５、４６ コンタクトホール
４７ スルーホール
４８ プラグ
５０〜５３ 配線
５４ 酸化シリコン膜
５５ スルーホール
５６ プラグ
５７ 窒化シリコン膜
５８ 酸化シリコン膜
５９ 溝
６０ 下部電極
６１ 容量絶縁膜
６２ 上部電極
７０ ゲート絶縁膜
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑｔ メモリセル選択用ＭＩＳＦＥＴ
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、且つ、窒素が導入された酸化シリコン膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート絶縁膜は、前記半導体基板に近い第１領域と、前記第１領域よりも前記ゲート電極に近い第２領域とで窒素濃度のピークが異なっており、
前記第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、
前記第２領域における窒素濃度のピークは、前記第１領域における窒素濃度のピークよりも高いことを特徴とする半導体集積回路装置。
【請求項２】
半導体基板上に形成され、且つ、窒素が導入された酸化シリコン膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート絶縁膜は、前記半導体基板に近い第１領域と、前記第１領域よりも前記ゲート電極に近い第２領域とで窒素濃度のピークが異なっており、
前記第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、
前記第２領域における窒素濃度のピークは、前記第１領域における窒素濃度のピークよりも高く、
前記ゲート絶縁膜の膜厚は、５ｎｍ以下であることを特徴とする半導体集積回路装置。
【請求項３】
半導体基板上に形成され、且つ、窒素が導入された酸化シリコン膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート絶縁膜は、前記半導体基板に近い第１領域と、前記第１領域よりも前記ゲート電極に近い第２領域とで窒素濃度のピークが異なっており、
前記第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、
前記第２領域における窒素濃度のピークは、前記第１領域における窒素濃度のピークよりも高く、
前記ゲート絶縁膜の膜厚は、５ｎｍ以下であり、
前記電界効果トランジスタは、ＤＲＡＭのメモリセル選択用の電界効果トランジスタであることを特徴とする半導体集積回路装置。
【請求項４】
半導体基板上に形成され、且つ、窒素が導入された酸化シリコン膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含み、ＤＲＡＭのメモリセルの一部を構成する電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート絶縁膜は、前記半導体基板に近い第１領域と、前記第１領域よりも前記ゲート電極に近い第２領域とで窒素濃度のピークが異なっており、
前記第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、
前記第２領域における窒素濃度のピークは、前記第１領域における窒素濃度のピークよりも高く、
前記ゲート絶縁膜の膜厚は、５ｎｍ以下であり、
前記ゲート電極は、前記メモリセルのワード線を構成し、且つ、多結晶シリコン膜、高融点金属窒化膜、及び、高融点金属膜を含んで構成されており、
前記電界効果トランジスタのソース領域またはドレイン領域の一方は、前記メモリセルのビット線と電気的に接続され、
前記電界効果トランジスタのソース領域またはドレイン領域の他方は、前記メモリセルの容量素子と電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記高融点金属膜は、タングステンであることを特徴とする半導体集積回路装置。
【請求項６】
請求項４または５記載の半導体集積回路装置において、
前記高融点金属窒化膜は、窒化タングステンであることを特徴とする半導体集積回路装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体集積回路装置において、
前記電界効果トランジスタは、ｎチャネル型電界効果トランジスタであることを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
前記ゲート電極は、ｎ型の不純物が導入された多結晶シリコン膜を含んで構成されていることを特徴とする半導体集積回路装置。
【請求項１】
半導体基板上に形成され、且つ、窒素が導入された酸化シリコン膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート絶縁膜は、前記半導体基板に近い第１領域と、前記第１領域よりも前記ゲート電極に近い第２領域とで窒素濃度のピークが異なっており、
前記第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、
前記第２領域における窒素濃度のピークは、前記第１領域における窒素濃度のピークよりも高いことを特徴とする半導体集積回路装置。
【請求項２】
半導体基板上に形成され、且つ、窒素が導入された酸化シリコン膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート絶縁膜は、前記半導体基板に近い第１領域と、前記第１領域よりも前記ゲート電極に近い第２領域とで窒素濃度のピークが異なっており、
前記第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、
前記第２領域における窒素濃度のピークは、前記第１領域における窒素濃度のピークよりも高く、
前記ゲート絶縁膜の膜厚は、５ｎｍ以下であることを特徴とする半導体集積回路装置。
【請求項３】
半導体基板上に形成され、且つ、窒素が導入された酸化シリコン膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含む電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート絶縁膜は、前記半導体基板に近い第１領域と、前記第１領域よりも前記ゲート電極に近い第２領域とで窒素濃度のピークが異なっており、
前記第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、
前記第２領域における窒素濃度のピークは、前記第１領域における窒素濃度のピークよりも高く、
前記ゲート絶縁膜の膜厚は、５ｎｍ以下であり、
前記電界効果トランジスタは、ＤＲＡＭのメモリセル選択用の電界効果トランジスタであることを特徴とする半導体集積回路装置。
【請求項４】
半導体基板上に形成され、且つ、窒素が導入された酸化シリコン膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含み、ＤＲＡＭのメモリセルの一部を構成する電界効果トランジスタを有する半導体集積回路装置であって、
前記ゲート絶縁膜は、前記半導体基板に近い第１領域と、前記第１領域よりも前記ゲート電極に近い第２領域とで窒素濃度のピークが異なっており、
前記第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、
前記第２領域における窒素濃度のピークは、前記第１領域における窒素濃度のピークよりも高く、
前記ゲート絶縁膜の膜厚は、５ｎｍ以下であり、
前記ゲート電極は、前記メモリセルのワード線を構成し、且つ、多結晶シリコン膜、高融点金属窒化膜、及び、高融点金属膜を含んで構成されており、
前記電界効果トランジスタのソース領域またはドレイン領域の一方は、前記メモリセルのビット線と電気的に接続され、
前記電界効果トランジスタのソース領域またはドレイン領域の他方は、前記メモリセルの容量素子と電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記高融点金属膜は、タングステンであることを特徴とする半導体集積回路装置。
【請求項６】
請求項４または５記載の半導体集積回路装置において、
前記高融点金属窒化膜は、窒化タングステンであることを特徴とする半導体集積回路装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体集積回路装置において、
前記電界効果トランジスタは、ｎチャネル型電界効果トランジスタであることを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
前記ゲート電極は、ｎ型の不純物が導入された多結晶シリコン膜を含んで構成されていることを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２００９−７１３１９（Ｐ２００９−７１３１９Ａ）
【公開日】平成２１年４月２日（２００９．４．２）
【国際特許分類】
【出願番号】特願２００８−２７９８６６（Ｐ２００８−２７９８６６）
【出願日】平成２０年１０月３０日（２００８．１０．３０）
【分割の表示】特願２００２−１７９３２１（Ｐ２００２−１７９３２１）の分割
【原出願日】平成１４年６月２０日（２００２．６．２０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年４月２日（２００９．４．２）
【国際特許分類】
【出願日】平成２０年１０月３０日（２００８．１０．３０）
【分割の表示】特願２００２−１７９３２１（Ｐ２００２−１７９３２１）の分割
【原出願日】平成１４年６月２０日（２００２．６．２０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
[ Back to top ]