【課題】閾値電圧が制御されて、且つ特性のばらつきが抑制された半導体装置を提供する。
【解決手段】基板２と、ＳＴＩ素子分離領域３と、活性領域４と、活性領域４に形成された第１ゲートトレンチ５と、第１ゲートトレンチ５の底部に設けられた第２ゲートトレンチ６と、第１及び第２ゲートトレンチ５，６にゲート絶縁膜７を介して埋め込み形成されたゲート電極８と、第１ゲートトレンチ５の幅方向両側の活性領域４にイオンを注入することによって形成されたソース／ドレイン領域９とを備え、第２ゲートトレンチ６と第２ゲートトレンチ６の長手方向に位置するＳＴＩ素子分離領域３との間に、チャネルを構成するシリコン薄膜部１０が設けられていることを特徴とする半導体装置１。 （もっと読む）

【課題】基板からの高さが異なる導電層に、コンタクト窓を形成するＤＲＡＭ等の半導体装置を提供する。
【解決手段】半導体基板１６上に、第１導電パターン１９、２０と第１絶縁膜２６、エッチング特性の異なる第２絶縁膜３０、第３絶縁膜５２、蓄積電極３９、キャパシタ絶縁膜、対向電極４０、エッチング特性の異なる第４絶縁膜４１を形成し、第１導電パターン１９，２０上方に第１開口、対向電極４０上方に第２開口を有するマスクを形成し、第１絶縁膜２６をストッパとして、第１開口下方の第４絶縁膜４１、第２絶縁膜３０をエッチングし、第３絶縁膜５２をストッパとして、第２開口下方の第４絶縁膜４１、対向電極４０をエッチングし、第１開口下方の第１絶縁膜２６をエッチングして第１コンタクトホール４４を形成し、第２絶縁膜３０をストッパとして、第２開口下方の第３絶縁膜５２をエッチングして第２コンタクトホール４２を形成し、導電材を埋め込む。 （もっと読む）

【課題】簡便な方法により、マスク側壁への反応生成物の堆積を防止することができる半導体装置を製造する方法を提供する。
【解決手段】下部電極２１、強誘電体、常誘電体、反強誘電体等による誘電体層２２、及び上部電極２３を含むキャパシタを複数備える半導体装置の製造方法は、上部電極層をパターニングして、複数の上部電極２３、２３’、２３”を形成する工程と、複数の上部電極２３、２３”を被覆し、かつ最端に配置された上部電極２３’の少なくとも一方側の端部を露出する第１マスクパターンを形成する工程と、第１マスクパターンを用いて、誘電体層２２をパターニングする工程とを有する。 （もっと読む）

【課題】ソースドレイン領域表面にシリサイド層が形成された構成のＤＲＡＭ領域とロジック領域とが混載された半導体装置において、ＤＲＡＭの保持特性を良好にする。
【解決手段】半導体装置１００は、ＤＲＡＭ領域２００に形成され、不純物としてヒ素とリンとを含む第１のソースドレイン領域１２６を含む第１のトランジスタ１２０と、ロジック領域２１０に形成され、不純物として少なくともヒ素を含む第２のソースドレイン領域１４６を含む第２のトランジスタ１４０とを含む。第１のソースドレイン領域１２６および第２のソースドレイン領域１４６の表面には、それぞれシリサイド層１７２が形成されている。第１のソースドレイン領域１２６において、リンによりジャンクション深さが規定され、当該ジャンクション深さが第２のソースドレイン領域１４６のジャンクション深さよりも深い。 （もっと読む）

【課題】電極と対向する半導体基板との間で容量を形成し、半導体基板に形成された溝内に電極が形成され、リーク電流の抑制が図られたキャパシタを含む半導体装置を提供する。
【解決手段】半導体装置は、溝１０１が形成された半導体基板１と、溝１０１内に形成されたキャパシタ電極８Ｃと、溝１０１の底上に形成され、半導体基板１とキャパシタ電極８Ｃとの間に介在する第１の絶縁膜５と、溝１０１の側壁上に形成され、半導体基板１とキャパシタ電極８Ｃとの間に介在する第２の絶縁膜６Ｃａと、溝１０１の底で、キャパシタ電極８Ｃと第１の絶縁膜５との間に介在する第１の金属酸化物膜７Ｃａとを有する。 （もっと読む）

【課題】微細化した場合であっても電気的特性の良好なメモリセルを得ることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上及びトレンチ１２ｃの側壁に形成されたキャパシタ誘電体膜３０ａと、キャパシタ誘電体膜上に形成されたキャパシタ電極３６ａとを有するキャパシタ４０と、キャパシタ４０に接続されたメモリセルトランジスタ５４と、メモリセルトランジスタとキャパシタとが形成されたメモリセル領域４における半導体基板に形成された第２導電型の第１のチャネルドープ層２６ａと、メモリセル領域における半導体基板内に形成され、第１のチャネルドープ層よりも浅い第２導電型の第２のチャネルドープ層２７とを有している。 （もっと読む）

【課題】同じ導電型を有するトランジスタであっても、用途に応じて特性を好ましいものにする。
【解決手段】半導体装置１００は、半導体基板１０２上に形成された同じ導電型を有する第１のトランジスタ２１０および第２のトランジスタ２１２を含む。第１のトランジスタ２１０は、ゲート絶縁膜としてＨｆ含有ゲート絶縁膜１０６を含み、第２のトランジスタ２１２は、ゲート絶縁膜としてシリコン酸化膜１２４を含むとともにＨｆ含有膜を含まない。 （もっと読む）

【課題】微細化した場合であっても電気的特性の良好なキャパシタを得ることができる半導体装置及びその製造方法を提供する。
【解決手段】トレンチ１２ｃが形成された半導体基板１０と、半導体基板上及びトレンチの側壁に形成されたキャパシタ誘電体膜３０ａと、キャパシタ誘電体膜上に形成されたキャパシタ電極３８とを有するキャパシタ４０とを有し、キャパシタ電極は、半導体基板上及びトレンチ内に形成された第１の層３２ａと、第１の層が形成されたトレンチ内に埋め込まれた第２の層３４と、第１の層上及び第２の層上に形成された第３の層３６ａとを有している。 （もっと読む）

本発明は、キャパシタレスメモリ素子に関し、半導体基板と、前記半導体基板上に位置する絶縁層と、前記絶縁層上の一部領域に形成されたストレージ領域と、前記ストレージ領域上に位置し、前記ストレージ領域とバランスバンドエネルギー差を有するチャネル領域と、前記チャネル領域上に順次に形成されたゲート絶縁膜及びゲート電極と、前記チャネル領域に接続され、前記ゲート電極の両側領域に位置するソース及びドレイン電極とを含むキャパシタレスメモリ素子を提供する。このように、チャネル領域部の下側にチャネル領域部とバランスバンドエネルギーが異なるストレージ領域部を配設し、ストレージ領域部にトラップされた電荷が容易に抜け出ないようにして、電荷の保有時間を増加させて、情報貯蔵能力を向上させることができる。
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【課題】メモリ・ロジック混載型の半導体装置の高性能化を可能にする技術を提供する。
【解決手段】半導体基板１と、半導体基板１上の絶縁層１９と、絶縁層１９内の複数のコンタクトプラグ１６，６６と、絶縁層３０と、絶縁層３０内に設けられた、キャパシタ８２、複数のコンタクトプラグ２５，７５、バリアメタル層２７，８７及び銅配線２９，８８とを備えている。半導体基板１の上面内のソース・ドレイン領域９は銅配線２９に電気的に接続されている。また、半導体基板１の上面内のソース・ドレイン領域５９の一方は銅配線８８に電気的に接続されている。そして、ソース・ドレイン領域５９の他方はキャパシタ８２に電気的に接続されている。 （もっと読む）

【課題】半導体装置の製造安定性を向上させる。
【解決手段】半導体装置１００においては、シリコン基板１０１にメモリ領域とロジック領域が混載されている。メモリ領域においてシリコン基板１０１に溝部１１１が設けられ、メモリ領域にメモリセルトランジスタ１２０が設けられるとともにロジック領域にロジックトランジスタ１３０が設けられる。メモリセルトランジスタ１２０は金属材料により構成された第一ゲート電極１１５を含む。第一ゲート電極１１５は溝部１１１に埋設されるとともに溝部１１１の外部に突出して設けられる。ロジックトランジスタ１３０は第一ゲート電極１１５と同一材料により構成された第二ゲート電極１２７を含む。 （もっと読む）

【課題】embedded DRAMに対して、ロジック回路に用いるＣＭＯＳトランジスタのゲート電極上およびソース／ドレイン領域をコバルトシリサイド化することができる半導体装置の製造方法を提供する。
【解決手段】少なくともメモリセル領域を除く領域のソース／ドレイン領域7a、7b上に形成されたＵＳＧ９と、ゲート電極4上に形成されたＵＳＧ９及びシリコン酸化膜5を除去する。ＵＳＧ９は、耐コバルトシリサイド化反応膜として作用する。コバルトをスパッタ法によりウエハ全面に成膜してランプアニール等の熱処理を行うことにより、ＵＳＧに覆われていない領域のロジック回路領域のトランジスタのソース／ドレイン領域７ａ、７ｂとゲート電極４上にコバルトシリサイド膜１１を形成することにより、ロジック回路の高性能化及び高集積化が可能となる。 （もっと読む）

【課題】微細化を進める際に製造容易な構造を提供する。
【解決手段】基板の平面方向において連続して配置されるMOSトランジスタを有する半導体装置において、ゲート電極および該ゲート電極間を接続する配線部（矢印１３で図示する箇所）が、拡散層１４が形成される基板１０の表面より下層に埋め込まれている。基板１０の表面には、ソース・ドレイン領域として機能する拡散層１４どうしを分離するSTI構造の第一の素子分離領域１２が形成されている。そして該第一の素子分離領域１２が存在する層より下の層に、隣接するMOSトランジスタのチャネル領域どうしを分離するSTI構造の第二の素子分離領域１１が形成されている。 （もっと読む）

【課題】
ロジックプロセスとの整合性の高い、メモリセルを含む半導体装置及びその製造方法を提供する。
【解決手段】
半導体装置は、半導体基板の主面側に画定され、各々が、長尺状の平面視形状を有し、トランジスタ部とキャパシタ部を含む、複数の活性領域と、活性領域を取り囲んで半導体基板に形成された溝部と、該溝部を埋め込んだ絶縁材とを含むＳＴＩと、各活性領域のキャパシタ部の幅方向両側のＳＴＩの絶縁材を底部を残して掘り下げ、活性領域側壁を露出するキャパシタ用凹部と、各活性領域のトランジスタ部上面上に形成され、第１絶縁膜とその上の第１導電層とを含む絶縁ゲート電極構造と、各活性領域のキャパシタ部の上面上と露出された側面上に形成され、第１絶縁膜と同一材料で形成された第２絶縁膜と、第２絶縁膜を覆い、複数の活性領域に亘って、第１導電層と同一材料で形成された第２導電層とを含むＭＩＳキャパシタ構造と、を有する。 （もっと読む）

【課題】ゲートラストプロセスで形成されたゲート構造において、ソース・ドレイン領域に接続するコンタクトとゲート電極とのショートを防ぐ。
【解決手段】半導体装置１００は、ゲートラストプロセスで形成された第１のゲート２１０を含む。第１のゲート２１０は、絶縁膜中に形成された第１の凹部内の底面に形成されたゲート絶縁膜、当該第１の凹部内のゲート絶縁膜上に形成されたゲート電極、および当該第１の凹部内のゲート電極上に形成された保護絶縁膜１４０を含む。また、半導体装置１００は、第１のゲート２１０の両側方のＮ型不純物拡散領域１１６ａに接続され、第１の凹部よりも径が大きい第２の凹部内に埋め込まれたコンタクト１３４を含む。 （もっと読む）

【課題】高い性能の単一トランジスタＤＲＡＭを有する半導体記憶装置を提供する。
【解決手段】支持基板１１の主面に絶縁膜１２を介して形成された半導体膜１３に、ゲート絶縁膜１４を介して形成されたゲート電極１５と、ゲート電極１５をゲート長方向に挟むように形成されたドレイン領域１６およびソース領域１７とを有し、ドレイン領域１６がゲート電極１５と隣接する長さＷｄが、ソース領域１７がゲート電極１５と隣接する長さＷｓより大きいセルトランジスタ１８を具備する。セルトランジスタ１８がマトリックス状に配置され、第１の方向Ｘには、隣接するセルトランジスタ１８同士でドレイン領域１６およびソース領域１７を共用するように配列され、第２の方向Ｙには、素子分離領域２７を挟んで隣り合うセルトランジスタ１８がドレイン領域１６とソース領域１７とが互いに対向するように配列されている。 （もっと読む）

【課題】溝の形状を維持しながらバリを除去するとともに、溝内壁におけるシリコン表面のダメージを除去することが可能な半導体装置の製造方法、及び該製造方法によって製造された半導体装置を提供する。
【解決手段】基板１に埋設領域Ｍを形成して素子分離を行なう工程と、基板１に溝７ａ，７ｂ，７ｃのパターンを形成する工程と、溝７ａ，７ｂ，７ｃ内壁に保護膜８を形成する工程と、異方性の強い条件でエッチバックすることにより、溝７ａ，７ｂ，７ｃのゲート垂直方向側壁７ｄの一部に保護膜８を残しながら、溝７ａ，７ｂ，７ｃのゲート平行方向内壁７ｅの保護膜８を除去する工程と、保護膜８の除去によってシリコンが露出した領域に水素ベーク処理を行って、溝７ａ，７ｂ，７ｃのパターン形成の際に副生されたバリ１ａ，１ａを除去する工程と、を少なくとも有することを特徴とする。 （もっと読む）

【課題】トレンチゲート型トランジスタのサブスレショルド特性の向上を図りつつ、ゲートトレンチの幅が縮小された高性能な半導体装置を提供する。
【解決手段】ゲートトレンチ１６の底部１６ｂは、ＳＴＩ１４から相対的に遠い第１の底部１６ｂ_１と、ＳＴＩ１４から相対的に近い第２の底部１６ｂ_２を有している。そして、活性領域１０ａのうち、ゲートトレンチの第２の底部１６ｂ_２を構成する部分は、側壁チャネル領域１０ｄを構成し、ゲート電極１８とＳＴＩ１４との間に挟まれた薄膜ＳＯＩ構造を有している。一方、ゲートトレンチの第１の底部１６ｂ_１を構成する部分は、副チャネル領域１０ｅとして機能する。第２の底部１６ｂ_２の曲率半径は第１の底部１６ｂ_１の曲率半径よりも大きい。ゲートトレンチ１６の幅方向の略中央部分においては、トレンチの底面が略平坦であるのに対し、幅方向の端部においては、トレンチの底面がほぼ全体的に湾曲している。 （もっと読む）

【課題】高精度で歩留まりよくフィンを形成できる半導体装置の製造方法を提供する。
【解決手段】素子分離領域３の高さよりも活性領域４の高さを低くすることにより、活性領域４を凹部３６とする工程と、凹部３６の側壁にサイドウォール３７を形成する工程と、凹部３６の底面に半導体基板２を露出させ、半導体基板２上にシリコン膜３８を選択的にエピタキシャル成長させる工程と、シリコン膜３８を熱酸化して熱酸化膜３９を形成する工程と、ゲート形成領域を除く領域にゲート反転レジストパターンを形成し、ゲート形成領域のサイドウォール３７を除去した後、ゲート反転レジストパターンを除去する工程と、熱酸化膜３９をマスクとして半導体基板２をエッチングしてトレンチを形成する工程とを備える半導体装置の製造方法とする。 （もっと読む）

【課題】良好な動作を維持しながら高集積化された半導体記憶装置を提供する。
【解決手段】第１のワード線２０、第２のワード線３３、ビット線及びキャパシタとトランジスタを含むメモリセルを有する半導体記憶装置であって、トランジスタは、半導体基板主面から突起した柱状半導体層１４と、柱状半導体層１４の側面に形成されたゲート絶縁膜１９と、柱状半導体層１４の側面を覆うように設けられたゲート電極２０と、柱状半導体層１４の上部に形成された上部拡散層と、柱状半導体層１４の側面下方の半導体基板部分に形成された下部拡散層１８とを有し、このトランジスタとキャパシタを含むメモリセルが配置された第１のセルアレイ部と、第１のセルアレイ部と同じレイアウトでダミーセルが配置された第２のセルアレイ部を有し、第２のセルアレイ部において、第１のワード線２０と第２のワード線３３が導電プラグ３０を介して接続されている半導体記憶装置。 （もっと読む）