【課題】ロジック形成領域の低抵抗化と、メモリデバイスが有するキャパシタの低リーク電流化とを両立させることができる半導体技術を提供する。
【解決手段】ゲート構造５の間のソース・ドレイン領域４上と、ゲート構造５５間のソース・ドレイン領域５４上とに、無指向性スパッタ法を用いて金属材料を堆積する。この金属材料と半導体基板１とを互いに反応させて、ソース・ドレイン領域４，５４の上面内にコバルトシリサイド膜９，５９をそれぞれ形成する。そして、コバルトシリサイド膜９に電気的に接続されるキャパシタ１１を形成する。ゲート構造５間の距離ｄｍと、ゲート構造５の高さｈとで規定される第１のゲートアスペクト比は、ゲート構造５５間の距離ｄｒ１と、ゲート構造５５の高さｈとで規定される第２のゲートアスペクト比よりも大きい。 （もっと読む）

【課題】ＣＭＰ法によって層間絶縁膜を平坦化するときに、ダミーゲート電極の上端部の絶縁膜が消失するのを防ぐと共に、セルゲート電極の上端部の絶縁膜が取り除かれ過ぎるのを防ぐ半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、上面にＳＷ窒化膜１５が形成されたダミーゲート電極６の、半導体基板３の表面からの高さが、セルゲート電極５及び周辺ゲート電極７よりも高くされた状態で、ＣＭＰ法によってＢＰＳＧ膜２１を平坦化し、セルゲート電極５、ダミーゲート電極６、及び周辺ゲート電極７の各マスク窒化膜１３をそれぞれ露出させる工程を有する。 （もっと読む）

【課題】複数の容量部が接続された容量プレート上面とロジック部とで配線層の高さを同じにするメモリ混載の半導体装置、および製造方法を提供する。
【解決手段】半導体装置の製造方法は、ロジック部の第１領域３の第１層間層４３、５３に配線３４を形成する工程と、配線形成後にメモリ部の第２領域２の第１層間層４３、５３における表面領域をエッチングする工程と、エッチングした領域に容量１２用の複数のシリンダ開口部を形成する工程と、複数のシリンダ開口部に下部電極層１２Ｃ、誘電体層１２Ｂ及び共通上部電極１２Ａ、１３を形成して、複数の容量部１２を形成する工程とを具備する。複数の容量部１２を形成する工程は、第１層間層４３、５３の上面と共通上部電極１２Ａ、１３の上面とが略同一平面上になるように共通上部電極１２Ａ、１３を形成する工程を備える。 （もっと読む）

【課題】トランジスタの微細化が進展しても、広いキャパシタ面積を確保し、容量を増大させることが可能なキャパシタを備える、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板１１１と、基板上に、第１の電極材で形成された複数の第１の電極層と、第１の電極材と異なる第２の電極材で形成された複数の第２の電極層とが、キャパシタ絶縁膜を介して交互に積層されたキャパシタ１０２と、第１及び第２の電極層の側方に形成されており、第１の電極層と電気的に接続され、第２の電極層と電気的に絶縁されている、１つ以上の第１のコンタクトプラグ１７１Ａと、第１及び第２の電極層の側方に形成されており、第２の電極層と電気的に接続され、第１の電極層と電気的に絶縁されている、１つ以上の第２のコンタクトプラグ１７１Ｂとを備える。 （もっと読む）

【課題】ストレージ拡散層を介したリーク電流の抑制が図られたメモリセルの作製に適した、半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、第１導電型領域上に、ゲート絶縁膜とゲート電極の積層構造、及びキャパシタ絶縁膜とキャパシタ電極の積層構造を有する半導体基板を準備する工程と、ゲート電極とキャパシタ電極とを覆って半導体基板上に絶縁膜を形成する工程と、ゲート電極とキャパシタ電極との間の第２領域、及びゲート電極に対しキャパシタ電極と反対側の第３領域に、絶縁膜を通して第１導電型と反対の第２導電型の不純物を注入する工程と、絶縁膜をエッチングしてゲート電極側壁上にサイドウォールを残す工程と、第２領域上にマスク部材を形成する工程と、ゲート電極と、キャパシタ電極と、マスク部材と、ゲート電極側壁上のサイドウォールをマスクとし、第３領域に第２導電型不純物を注入する工程とを有する。 （もっと読む）

【課題】耐熱性に優れたシリサイド層をソース・ドレイン領域に有するｐ型ＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成されたエレベーテッド層１５と、エレベーテッド層１５上に形成されたＳｉ：Ｃ１６層と、半導体基板２、エレベーテッド層１５、およびＳｉ：Ｃ１６内のゲート電極１２の両側に形成されたｐ型のソース・ドレイン領域１９と、Ｓｉ：Ｃ層１６上に形成されたシリサイド層１７と、を有する。 （もっと読む）

【課題】半導体装置の作製方法において、不純物元素を選択的に偏析させる方法を提供する。また、ディープサブミクロン領域の微細素子を形成することを可能とする。
【解決手段】シリコン基板上に形成された酸化珪素膜と、酸化珪素膜上に形成された単結晶シリコン層を有する半導体装置の作製方法であって、単結晶シリコン層に不純物元素を注入し、単結晶シリコン層に電気的に不活性な元素を注入し、単結晶シリコン層を熱酸化し、不活性な元素を注入した領域に選択的に酸化領域を形成し、酸化領域に不純物元素を偏析させる半導体装置の作製方法により、課題を解決する。 （もっと読む）

【課題】微細化に対応可能であり、不純物拡散領域上に形成したコンタクトプラグが近傍の導電材料とショートすることを防止する配線構造を有する半導体装置を提供する。
【解決手段】半導体基板内の不純物拡散領域２２上に選択エピタキシャル成長法により、第１の層１６ａを形成する工程と、第１の層１６ａ上に、選択エピタキシャル成長法により第２の層１８を形成する工程と、第２の層１８上に導電材料を充填することにより、コンタクトプラグ２１を形成する工程と、を有する。 （もっと読む）

【課題】容量素子の誘電体膜を形成する際に生じたエッチング生成物が誘電体膜に付着しない容量素子の製造方法を提供する。
【解決手段】強誘電体材料からなる誘電体層４２上に導電層４３を形成する工程と、導電層４３及び誘電体層４２のうちの少なくとも導電層４３上に、保護層１０を形成する工程と、保護層１０上にマスク層４５を形成する工程と、マスク層４５をパターニングする工程と、パターニングされたマスク層４５をマスクとして、保護層１０と共に保護層１０に隣接する下側の層４３をエッチングして、下側の層４３をパターニングする工程と、マスク層４５を除去する工程と、次いで、保護層１０に対してドライエッチングを行う工程と、を有する。 （もっと読む）

【課題】
ロジックプロセスと適合性が高く、ノイズに対して強い耐性を有するメモリ回路を含む半導体装置とその製造方法を提供する。
【解決手段】
半導体装置は、複数のメモリセルが第１および第２の方向に沿って行列状に配置されたメモリセルアレイ、および第１および第２のセンスアンプを含む複数のセンスアンプ、を形成した半導体基板を含み、メモリセルの各々は絶縁ゲート電極とその両側に形成されたビット線コンタクト領域と他のソース／ドレイン領域を備えたトランジスタと、他のソース／ドレイン領域に接続されたキャパシタとによって構成される。メモリセルアレイ上方に、第１の方向に沿って延在し、複数のビット線コンタクト了以金に接続され、第２の方向に並んで配置された複数のビット線を含む。第１のセンスアンプに接続される第１対のビット線は、第１配線層で形成され、第２のセンスアンプに接続される第２対のビット線は、第１の配線層と異層の第２配線層で形成される。 （もっと読む）

【課題】同一基板内にＥＰＲＯＭとＥＰＲＯＭ以外の機能デバイスを備えた半導体装置に関する技術を提供する。
【解決手段】半導体装置１０では、ＥＰＲＯＭ領域Ａにおいて、半導体基板２０上に半導体基板２０の側からゲート酸化膜４１とフローティングゲート電極４２と絶縁膜４３とコントロールゲート電極４４がこの順に積層されて構成されている。また、ＤＲＡＭ領域Ｂにおいて、半導体基板２０上に半導体基板２０の側から絶縁膜４３と金属膜（ソース電極６７、８７とドレイン電極６８、８８を含む）がこの順に積層されて構成されている。本実施例の半導体装置１０では、ＥＰＲＯＭ領域Ａの絶縁膜４３とＤＲＡＭ領域Ｂの絶縁膜４３が同一層で形成されており、ＥＰＲＯＭ領域Ａのコントロールゲート電極４４とＤＲＡＭ領域Ｂの金属膜が同一層で形成されている。そのため、半導体装置１０を形成する際に、その工程が増加することが抑制される。 （もっと読む）

【課題】接合リーク電流を低減可能なＤＲＡＭ型半導体装置を提供する。
【解決手段】メモリセル部内におけるゲート絶縁膜８の厚みを周辺回路部内におけるゲート絶縁膜９の厚みよりも大きくする。また、メモリセル部におけるＭＯＳトランジスタのソース／ドレインを二重拡散層構造５，６とし、周辺回路部におけるＭＯＳトランジスタのソース／ドレインを三重拡散層構造５，６，７にする。このようにメモリセル部内におけるゲート絶縁膜８の厚みを周辺回路部内におけるゲート絶縁膜９の厚みよりも大きく設定することにより、メモリセル部内におけるｐ型不純物領域４ａの濃度を低くすることが可能となり、接合リーク電流を低減することが可能となる。 （もっと読む）

【課題】幅の狭い溝状領域への層間絶縁膜の形成にポリシラザンを用いた場合のシリコン酸化膜への改質が良好に行われる半導体装置及びその製造方法を提供する。
【解決手段】上面及び側面をキャップ絶縁膜１０７及びサイドウォール絶縁膜１０８で覆われた複数のビット線１０６間に形成された溝状領域１０９と、Ｎ（窒素）よりもＯ（酸素）を多く含み溝状領域１０９の内表面を連続的に覆うＳｉＯＮ膜１０と、ＳｉＯＮ膜１０を介して溝状領域１０９内に埋め込まれ、ポリシラザンを改質することによって形成されたシリコン酸化膜１１とを備える。 （もっと読む）

【課題】データの書込み速度を高く維持しつつ、非選択セルのデータの劣化を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体層３０と、半導体層内に設けられたソース層Ｓおよびドレイン層Ｄと、ソース層とドレイン層との間の半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域Ｂと、ボディ領域上に設けられたゲート絶縁膜５０と、或る１つのボディ領域上にゲート絶縁膜を介して設けられ、ソース層、ドレイン層およびボディ領域を含むメモリセルのチャネル長方向に互いに分離された第１のゲート電極Ｇ１および第２のゲート電極Ｇ２とを備えている。 （もっと読む）

【課題】キャパシタを有する信頼性の高い半導体装置を高い歩留りで製造し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成された第１の絶縁膜２６と、ソース／ドレイン拡散層２２に達する第１のコンタクトホール２８ａ内に埋め込まれた第１の導体プラグ３２と、第１の絶縁膜上に形成されたキャパシタ４４と、第１の絶縁膜上に、キャパシタを覆うように形成された第１の水素拡散防止膜４８と、第１の水素拡散防止膜上に形成され、表面が平坦化された第２の絶縁膜５０と、第２の絶縁膜上に形成された第２の水素拡散防止膜５２と、キャパシタの下部電極３８又は上部電極４２に達する第２のコンタクトホール５６内に埋め込まれた第２の導体プラグ６２と、第１の導体プラグに達する第３のコンタクトホール内に埋め込まれた第３の導体プラグ６２と、第２の導体プラグ又は第３の導体プラグに接続された配線６４とを有している。 （もっと読む）

【課題】メモリセルのゲート絶縁膜の劣化を抑制しつつ、ゲート絶縁膜内の界面準位を有効に利用することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、支持基板と、支持基板上に設けられた絶縁膜と、絶縁膜上に設けられたソース層Ｓと、絶縁膜上に設けられたドレイン層Ｄと、ソース層とドレイン層との間に設けられ、データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域Ｂと、少なくともボディ領域とソース層との境界部分Ｂｓ上、および、ボディ領域とドレイン層との境界部分Ｂｄ上に設けられた境界ゲート絶縁膜４０と、ボディ領域上に境界ゲート絶縁膜に隣接して設けられ、該境界ゲート絶縁膜よりも界面準位の多いセンタゲート絶縁膜５０とを備えている。 （もっと読む）

【課題】半導体装置の製造方法において、ポケット注入によるロールオフ現象の抑制と共に、セルキャパシタにおいて電荷を長期間保持できるようにすること。
【解決手段】チャネル領域におけるシリコン基板３０の上にゲート絶縁膜４０を形成する工程と、ゲート絶縁膜４０上に第１の方向D1に延在する第１のワード線４５ａと第１の方向D1に交差する第２の方向D2に延在する第２のワード線４５ａとを形成する工程と、第１のワード線４５ａの上面の一部を覆うレジストパターン４７を形成する工程と、レジストパターン４７をマスクに使用し、基板表面の垂直方向からビットコンタクト領域Iに傾いた方向であって、且つ、第１の方向D1と第２の方向D2の両方に対して斜めの方向から、チャンネル領域と同導電型の不純物をビットコンタクト領域I側の活性領域にイオン注入する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】微細化が進んだ半導体装置の短チャネル効果を防ぎ、特性を向上させることができる半導体装置の提供を課題とする。
【解決手段】単結晶シリコン基板上に形成された酸化膜と、酸化膜上に形成された単結晶シリコン層と、単結晶シリコン層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極を有する半導体装置であって、単結晶シリコン層はチャネル形成領域、ソース領域、ドレイン領域を有し、チャネル形成領域には、ソース領域、ドレイン領域とは逆の導電型の不純物元素が添加され、チャネル形成領域の不純物元素が添加された領域は、上面から見て主軸がソース領域からドレイン領域にかけて伸びるフィッシュボーン形状を有し、フィッシュボーン形状は単結晶シリコン層の表面から底部にかけて形成され、チャネル形成領域の不純物元素が添加された領域は、空乏層を抑止する機能を有することを特徴としている半導体装置を提供する。 （もっと読む）

メモリデバイスならびにメモリデバイスを製造する方法。メモリデバイスは基板表面におけるストレージトランジスタを含む。ストレージトランジスタは、第一および第二のソース／ドレイン領域間のボディ部分を含み、ソース／ドレイン領域は第一の導電型の領域である。ストレージトランジスタは、少なくとも二つの平面でボディ部分を少なくとも部分的に包囲するゲート構造をも含む。ビット線は第一のソース／ドレイン領域に接続され、ワード線はゲート構造に接続される。
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【課題】ツインセル方式のＤＲＡＭは一般的なシングルセル方式のＤＲＡＭに比べて大きな面積を必要とするため、ツインセル方式のＤＲＡＭセルのさらなる微細化を図る。
【解決手段】ツインセル方式のＤＲＡＭのメモリセル内において、キャパシタ２１の側面にアクセストランジスタ２２を隣接させ、キャパシタ２１とアクセストランジスタ２２を一体化させてメモリセルを形成することにより素子間の余分な面積を省き、メモリセルを微細化することができる。 （もっと読む）