半導体装置及びその製造方法
【課題】キャパシタ構造への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】極低水分含有量のシリコン酸化膜である第１の絶縁膜３と、第１の絶縁膜３よりも水分含有量の多い、従って面内膜厚分布率の小さいシリコン酸化膜である第２の絶縁膜４との積層膜を形成し、これをＣＭＰにより研磨する。強誘電体キャパシタ構造２の直上には第２の絶縁膜４が残らず除去され、第１の絶縁膜３の表面がある程度露出するまで研磨する。このとき、第１の絶縁膜３における第１の部分の上面から第２の絶縁膜４の上面にかけて表面平坦化されてなり、第１の絶縁膜３と、第１の絶縁膜３の第２の部分上に残る第２の絶縁膜４とからなる層間絶縁膜１０が形成される。
【解決手段】極低水分含有量のシリコン酸化膜である第１の絶縁膜３と、第１の絶縁膜３よりも水分含有量の多い、従って面内膜厚分布率の小さいシリコン酸化膜である第２の絶縁膜４との積層膜を形成し、これをＣＭＰにより研磨する。強誘電体キャパシタ構造２の直上には第２の絶縁膜４が残らず除去され、第１の絶縁膜３の表面がある程度露出するまで研磨する。このとき、第１の絶縁膜３における第１の部分の上面から第２の絶縁膜４の上面にかけて表面平坦化されてなり、第１の絶縁膜３と、第１の絶縁膜３の第２の部分上に残る第２の絶縁膜４とからなる層間絶縁膜１０が形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下部電極と上部電極との間に誘電体膜が挟持されてなるキャパシタ構造を有する半導体装置及びその製造方法に関し、特に、誘電体膜が強誘電特性を有する強誘電体膜である強誘電体キャパシタ構造を有する半導体装置に適用して好適である。
【背景技術】
【０００２】
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタ構造に保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。
【０００３】
強誘電体キャパシタ構造を構成する強誘電体膜の材料としては、残留分極量が大きな、例えば１０（μＣ／ｃｍ2）〜３０（μＣ／ｃｍ2）程度のＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）膜、ＳＢＴ（ＳｒＢｉ2Ｔａ２Ｏ9）膜等のペロブスカイト結晶構造を有する強誘電体酸化物が主として用いられている。
【０００４】
【特許文献１】特開２００２−２８０５２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
キャパシタ構造、特に強誘電体キャパシタ構造では、シリコン酸化膜などの水との親和性の高い層間絶縁膜を介して外部から侵入した水分により、強誘電体膜の特性が劣化することが知られている。即ち、外部から侵入した水分が層間絶縁膜やメタル配線成膜時の高温プロセス中で水素と酸素とに分解する。この水素が強誘電体膜中に侵入すると、強誘電体膜の酸素と反応して強誘電体膜に酸素欠陥が形成され結晶性が低下する。また、強誘電体メモリの長期間の使用によっても同様の現象が発生する。その結果、強誘電体膜の残留分極量や誘電率が低下するなどの強誘電体キャパシタ構造の性能劣化が発生する。また、このような水素の浸入により、強誘電体キャパシタ構造に限らず、トランジスタ等の性能が劣化することがある。
【０００６】
従って、強誘電体キャパシタ構造への水分・水素の浸入を防止すべく、強誘電体キャパシタ構造をアルミナ（Ａｌ2Ｏ3）等の水素の拡散を防止する機能を有する薄膜（水素拡散防止膜）で覆うとともに、この水素拡散防止膜を介して強誘電体キャパシタ構造を覆う層間絶縁膜として水分含有量の極めて低い絶縁膜を形成すべく、例えばＴＥＯＳを含む原料ガスを用いたプラズマＣＶＤ法によりシリコン酸化膜を形成する。このように、いわゆる極低水分含有条件でシリコン酸化膜を層間絶縁膜として形成することにより、水素拡散防止膜と相俟って強誘電体キャパシタ構造への水分・水素の浸入を可及的に防止することができる。
【０００７】
しかしながら、上記の極低水分含有条件で形成するシリコン酸化膜は、その面内膜厚分布が５％程度であり、これを層間絶縁膜として強誘電体キャパシタ構造を覆うように形成した後、化学機械研磨法（Chemical-Mechanical Polishing：ＣＭＰ法）で研磨して表面平坦化した場合でも、その面内膜厚分布が大きい。そのため、強誘電体キャパシタ構造の強誘電体特性への影響やコンタクト抵抗のバラツキ等が問題となっている。
【０００８】
本発明は、上記の課題に鑑みてなされたものであり、キャパシタ構造への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造と、前記キャパシタ構造を覆うように形成されてなる層間絶縁膜とを含み、前記層間絶縁膜は、前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高く形成されており、水分含有量の低い第１の絶縁材料からなる第１の絶縁膜と、前記第１の絶縁膜の前記第２の部分上に形成されており、前記よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜とを有しており、前記第１の絶縁膜における前記第１の部分の上面から、前記第２の絶縁膜の上面にかけて、表面平坦化されてなる。
【００１０】
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造と、前記キャパシタ構造を覆うように形成されてなる層間絶縁膜とを含み、前記層間絶縁膜は、前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高く形成されており、水分含有量の低い第１の絶縁材料からなる第１の絶縁膜と、前記第１の層間絶縁膜を覆い、前記キャパシタ構造への水素拡散を防止する機能を有する水素拡散防止膜と、前記水素拡散防止膜を覆い、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の層間絶縁膜とを有しており、前記第２の絶縁膜が表面平坦化されてなる。
【００１１】
本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、前記キャパシタ構造を覆う層間絶縁膜を形成する工程とを含み、前記層間絶縁膜を形成する工程は、水分含有量の低い第１の絶縁材料を用いて、前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高くなるように第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜を形成する工程と、前記第１の絶縁膜の少なくとも一部が露出するように、前記第１及び第２の絶縁膜を研磨して表面平坦化する工程とを有し、少なくとも前記第１の絶縁膜を有する前記層間絶縁膜を形成する。
【００１２】
本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、前記キャパシタ構造を覆う層間絶縁膜を形成する工程とを含み、前記層間絶縁膜を形成する工程は、水分含有量の低い第１の絶縁材料を用いて、前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高くなるように第１の絶縁膜を形成する工程と、前記第１の層間絶縁膜を覆い、前記キャパシタ構造への水素拡散を防止する機能を有する水素拡散防止膜を形成する工程と、前記水素拡散防止膜を覆い、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜を形成する工程と、前記第２の絶縁膜を研磨して表面平坦化する工程とを有し、前記第１及び第２の絶縁膜と前記水素拡散防止膜とを有する前記層間絶縁膜を形成する。
【発明の効果】
【００１３】
本発明によれば、キャパシタ構造への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１４】
−本発明の基本骨子−
通常、絶縁膜は、水分含有量と面内膜厚分布率とがトレードオフの関係にあり、水分含有量の低いものはその反面で面内膜厚分布率に劣り（大きく）、面内膜厚分布率に優れた（小さい）ものはその反面で水分含有量が高いという性質を有している。
本発明者は、絶縁膜の持つ上記の相反する性質を利用し、キャパシタ構造、特に水分・水素によるダメージを受け易い強誘電体キャパシタ構造を覆う層間絶縁膜として、水分・水素の遮断機能を十分に保持しつつも、優れた表面平坦性を実現すべく鋭意検討した結果、水分含有量の相異なる少なくとも２層の絶縁膜を積層してなる層間絶縁膜に想到した。
【００１５】
本発明者は、上記の層間絶縁膜の適用形態を定量的に把握すべく、以下のような実験を行なった。ここでは、層間絶縁膜の形成環境として理想に近い状態として、表面が平坦なシリコン基板上に条件を変えて絶縁材料を適宜堆積し、各々の場合における面内膜厚分布率（uniformity）を求める実験１と、同様に表面が平坦なシリコン基板上に条件を変えて絶縁材料を適宜堆積した後にＣＭＰにより表面平坦化し、各々の場合における脱ガス（Ｈ2Ｏ）量を調べる実験２とを行なった。
【００１６】
実験（１）
表面が平坦なシリコン基板上に、シリコン酸化膜を２層（第１及び第２の絶縁膜）に形成し、サンプル層間絶縁膜とする。下層の第１の絶縁膜は、従前より強誘電体キャパシタ構造の層間絶縁膜として用いられている、いわゆる極低水分含有量のシリコン酸化膜である。これに対して上層の第２の絶縁膜は、第１の絶縁膜よりも水分含有量の多い、従って面内膜厚分布率の小さいシリコン酸化膜である。ここで、第１及び第２の絶縁膜を形成するには、例えばＴＥＯＳを原料ガスとするプラズマＣＶＤ法を用いて、第１の絶縁膜の場合には圧力を比較的高値に、第２の絶縁膜の場合には第１の絶縁膜の形成時よりも圧力を低値に設定して、それぞれ成膜する。このとき、上記の圧力条件を採用する代わりに、または上記の圧力条件と併用して、第１の絶縁膜の場合には原料ガスの酸素量（Ｏ2流量）を比較的高値に、第２の絶縁膜の場合には第１の絶縁膜の形成時よりもＯ2流量を低値に設定して、それぞれ成膜するようにしても良い。
【００１７】
本実験では、第１及び第２の絶縁膜の膜厚総計が１４００ｎｍとなるように規定し、各絶縁膜の膜厚を変えて、サンプル層間絶縁膜の面内膜厚分布率を算出した。ここでは、条件１を参照サンプルとして第１の絶縁膜のみとし、条件２（第１の絶縁膜：３００ｎｍ 第２の絶縁膜：１１００ｎｍ）、条件３（第１の絶縁膜：５００ｎｍ 第２の絶縁膜：９００ｎｍ）、条件４（第１の絶縁膜：７００ｎｍ 第２の絶縁膜：７００ｎｍ）とした。ここで面内膜厚分布率Ｕｆを、以下のように定義する。
Ｕｆ＝｛（Ｔmax−Ｔmin）／（Ｔmax＋Ｔmin）｝×１００
ここで、Ｔmaxが膜厚の最大値、Ｔminが膜厚の最小値である。
測定・算出結果を表１及び図１（ａ）に示す。
【００１８】
【表１】
【００１９】
表１及び図１（ａ）に示すように、第１及び第２の絶縁膜の積層膜では第１の絶縁膜のみの場合と比較して優れた表面平坦性が得られることが判る。なお、本実験では条件１の面内膜厚分布率が３．１４％と比較的優れた値を示したが、当該第１の絶縁膜では通常５％以下程度の面内膜厚分布率となる。また、第２の絶縁膜のみではそもそも強誘電体キャパシタ構造の層間絶縁膜として適しないことが判明しているためにサンプルとして採り上げなかったが、当該第２の絶縁膜のみの面内膜厚分布率は２％以下程度であることが判っている。
【００２０】
本実験の結果において特筆する点としては、条件２〜４の面内膜厚分布率がほぼ同等の値であることが挙げられる。この事実は、面内膜厚分布率は第１及び第２の絶縁膜における各々の膜厚にはさほど依存せず、第１及び第２の絶縁膜の積層構成に形成すればほぼ一定の優れた表面平坦性が得られることを意味する。
【００２１】
なお、実験（１）では実験の容易性や確実性、正確性を考慮し、実験形態を単純化すべく平坦面上に単に絶縁膜を堆積形成し、面内膜厚分布率を算出したが、成膜された当該絶縁膜にＣＭＰを施して表面平坦化したものでも、その面内膜厚分布率は殆ど変化しないことが判っている。
【００２２】
実験（２）
本実験では、実験（１）において条件１〜４で各サンプル層間絶縁膜を形成した後、各々をＣＭＰにより膜厚１４００ｎｍから５００ｎｍとなるまで研磨し、表面平坦化する。そして、表面平坦化された条件１〜４で各サンプル層間絶縁膜について、昇温脱離分光法（ＴＤＳ）によりＨ2Ｏの脱ガス量を測定した。ここで、条件１でＣＭＰを施さないものについても、同様にＨ2Ｏの脱ガス量を測定した。
【００２３】
測定・算出結果を図１（ｂ）に示す。
図１（ｂ）に示すように、サンプル層間絶縁膜において、水分含有量の高い第２の絶縁膜の比率が大きいほど、Ｈ2Ｏの脱ガス量も多く、条件１，４，３，２の順でほぼ線形に増大することが確認された。ここで、条件２で確認された程度の脱ガス量を示す層間絶縁膜でも、水分含有量が極低である第２の絶縁膜の存在により強誘電体キャパシタ構造に対する水分・水素の遮断機能は十分に果たされる。また、条件１でＣＭＰを施した場合、研磨剤や研磨条件との兼ね合いから、Ｈ2Ｏの脱ガス量が若干増大することが判る。この結果を踏まえ、強誘電体キャパシタ構造への更なる水分・水素の遮断機能を得るべく、ＣＭＰ後に層間絶縁膜に例えばＮ2Ｏガスを用いたプラズマ処理を施し、脱水及び表面改質することが有効である。
【００２４】
本実験の結果において特筆する点としては、条件３，４では、ＣＭＰ後には第２の絶縁膜は残存せず、サンプル層間絶縁膜は第１の絶縁膜のみとされていることである。このことは、条件３，４では、初期状態として第１の絶縁膜上に第２の絶縁膜を形成したことから、その水分含有量が増大し、状態１よりも優れた表面平坦性が得られることを意味する。
即ち本発明では、先ず第１及び第２の絶縁膜の積層構造を形成し、これをＣＭＰで研磨して第１の絶縁膜のみを層間絶縁膜として残した場合でも、強誘電体キャパシタ構造に対する水分・水素の遮断機能を十分に保持しつつも、優れた表面平坦性が得られることが判明した。
【００２５】
実験（１），（２）の結果を踏まえ、本発明では、強誘電体キャパシタ構造を覆う層間絶縁膜を、極低水分含有量の第１の絶縁膜と、第１の絶縁膜よりも水分含有量の多い、従って面内膜厚分布率の小さい第２の絶縁膜との積層構造に形成し、ＣＭＰにより表面平坦化する。この構成を採ることにより、強誘電体キャパシタ構造に対する水分・水素の遮断機能を十分に保持しつつも、優れた表面平坦性、具体的には３％以下、より好ましくは２．３％（実験（１）の条件３を参照）以下の面内膜厚分布率を実現することができる。
【００２６】
ここで、実験（１）で説明したように、層間絶縁膜における第１の絶縁膜と第２の絶縁膜との膜厚割合は面内膜厚分布率に殆ど影響がなく、ＣＭＰ等による表面平坦化後には第２の絶縁膜が研磨消失して第１の絶縁膜のみ残存した場合であっても、ほぼ一定の優れた表面平坦性が得られる。従って、第１及び第２の絶縁膜の各膜厚を逐一制御することなく、簡易に所期の層間絶縁膜を形成することができる。
【００２７】
なお、特許文献１では、例えば図２５等に、強誘電体キャパシタを覆う層間絶縁膜が２層に形成されている様子が示されているが、各層間絶縁膜６ａ，６ｂの材質等については全く記載がなく、従って当然に本発明とは別発明であり、特許文献１の発明から本発明に想到することは到底できない。
【００２８】
以上から、本発明では、以下の発明態様１〜３を提示する。
図２は、第１及び第２の絶縁膜を積層形成した様子を示す概略断面図である。図３は、積層膜をＣＭＰにより表面平坦化して層間絶縁膜を形成した様子を示す概略断面図であり、（ａ）が発明態様１の層間絶縁膜を、（ｂ）が発明態様２の層間絶縁膜をそれぞれ示す。図４は、発明態様３の層間絶縁膜を形成する様子を示す概略断面図である。なおここでは、図２〜図４において、基体上に強誘電体キャパシタ構造が形成された、単純化された状態を例示して説明する。
【００２９】
（発明態様１）
先ず、図２に示すように、基体１上に形成された強誘電体キャパシタ構造２を覆うように、実験（１）で説明した手法で第１の絶縁膜３及び第２の絶縁膜４を積層形成する。ここで、第１及び第２の絶縁膜３，４は、強誘電体キャパシタ構造２が存することから、強誘電体キャパシタ構造２の上方に位置する第１の部分がその他の第２の部分よりも高く形成される。
【００３０】
続いて、図３（ａ）に示すように積層膜をＣＭＰにより研磨する。ここでは、強誘電体キャパシタ構造２の直上には第２の絶縁膜４が残らず除去され、第１の絶縁膜３の表面がある程度露出するまで研磨する。第２の絶縁膜４は、第１の絶縁膜３の第２の部分上に残存する。このとき、第１の絶縁膜３における第１の部分の上面から第２の絶縁膜４の上面にかけて表面平坦化されてなり、第１の絶縁膜３と、第１の絶縁膜３の第２の部分上に残る第２の絶縁膜４とからなる層間絶縁膜１０が形成される。
【００３１】
層間絶縁膜１０では、強誘電体キャパシタ構造２を覆う第１の絶縁膜３により強誘電体キャパシタ構造２を水分・水素の浸入から十分に防止するとともに、第２の絶縁膜４により優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
【００３２】
（発明態様２）
先ず、発明態様１と同様、図２に示すように、基体１上に形成された強誘電体キャパシタ構造２を覆うように、実験（１）で説明した手法で第１の絶縁膜３及び第２の絶縁膜４を積層形成する。
【００３３】
続いて、図３（ｂ）に示すように積層膜をＣＭＰにより研磨する。ここでは、第２の絶縁膜４が残らず除去され、第１の絶縁膜３のみが残存するように研磨する。このとき、表面平坦化されてなり、第１の絶縁膜３のみからなる層間絶縁膜１１が形成される。
【００３４】
層間絶縁膜１１では、極低水分含有量で単独では表面平坦性に劣るはずの第１の絶縁膜３のみ残存するにも係わらず、強誘電体キャパシタ構造２を水分・水素の浸入から十分に防止するとともに、優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
【００３５】
（発明態様３）
先ず、図４（ａ）に示すように、基体１上に形成された強誘電体キャパシタ構造２を覆うように、実験（１）で説明した手法で第１の絶縁膜３と、第１の絶縁膜３を覆うアルミナ（Ａｌ2Ｏ3）等の薄い水素拡散防止膜５と、第２の絶縁膜４とを順次に積層形成する。ここで、強誘電体キャパシタ構造２は、第１の絶縁膜３と相俟って水素拡散防止膜５により水分・水素の浸入が十分に遮断されることから、第２の絶縁膜４を第１の絶縁膜３よりも相当程度厚く（例えば３倍程度に）形成しても良い。
【００３６】
続いて、図４（ｂ）に示すように積層膜をＣＭＰにより研磨する。ここでは、第２の絶縁膜４のみを研磨する。このとき、第２の絶縁膜４が表面平坦化されてなり、第１の絶縁膜３、水素拡散防止膜５及び第２の絶縁膜４が順次積層されてなる層間絶縁膜１２が形成される。
【００３７】
層間絶縁膜１２では、強誘電体キャパシタ構造２を覆う第１の絶縁膜３及び水素拡散防止膜５により強誘電体キャパシタ構造２を水分・水素の浸入から十分に防止するとともに、第２の絶縁膜４により優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
【００３８】
−本発明を適用した具体的な諸実施形態−
以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。これらの実施形態では、本発明をキャパシタ膜に強誘電体膜を適用してなる強誘電体キャパシタを備えたＦｅＲＡＭに適用する場合について例示する。各実施形態では、説明の便宜上、ＦｅＲＡＭの構成をその製造方法と共に説明する。なお本発明は、キャパシタ膜に通常の誘電体膜を適用してなる半導体メモリにも適用可能である。
【００３９】
（第１の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極上及び上部電極上にそれぞれ導電プラグが形成されて電気的導通がとられる構成の、いわゆるプレーナ型のＦｅＲＡＭを例示する。
ここでは、プレーナ型のＦｅＲＡＭの構成をその製造方法と共に説明する。図５〜図１０は、本実施形態によるプレーナ型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【００４０】
先ず、図５（ａ）に示すように、シリコン半導体基板１１０上に選択トランジスタとして機能するＭＯＳトランジスタ１２０を形成する。ここで、ＭＯＳトランジスタ１２０と共に、周辺回路領域において、ＣＭＯＳトランジスタ（不図示）の一方のトランジスタとなるｎＭＯＳトランジスタを同時形成する。なお、他方のトランジスタとなるｐＭＯＳトランジスタについては、ｎＭＯＳトランジスタの前或いは後に形成する。
【００４１】
詳細には、シリコン半導体基板１１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素（Ｂ+）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１１２を形成する。
【００４２】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１１３を形成し、ゲート絶縁膜１１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１１３上にゲート電極１１４をパターン形成する。このとき同時に、ゲート電極１１４上にはシリコン窒化膜からなるキャップ膜１１５がパターン形成される。
【００４３】
次に、キャップ膜１１５をマスクとして素子活性領域に不純物、ここでは砒素（Ａｓ+）を例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１１６を形成する。
【００４４】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１１４及びキャップ膜１１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１１７を形成する。
【００４５】
次に、キャップ膜１１５及びサイドウォール絶縁膜１１７をマスクとして素子活性領域に不純物、ここではリン（Ｐ+）をＬＤＤ領域１１６よりも不純物濃度が高くなる条件でイオン注入し、ＬＤＤ領域１１６と重畳されるソース／ドレイン領域１１８を形成して、ＭＯＳトランジスタ１２０を完成させる。
【００４６】
続いて、図５（ｂ）に示すように、全面にＭＯＳトランジスタ１２０の保護膜１２１及び層間絶縁膜１２２ａを順次形成する。
【００４７】
詳細には、ＭＯＳトランジスタ１２０を覆うように、保護膜１２１及び層間絶縁膜１２２ａを順次堆積する。ここで、保護膜１２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜１２２ａとしては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。
【００４８】
続いて、図５（ｃ）に示すように、トランジスタ構造１２０のソース／ドレイン領域１１８と接続される各導電プラグ１１９を形成する。
詳細には、先ず、各ソース／ドレイン領域１１８をエッチングストッパーとして、当該各ソース／ドレイン領域１１８の表面の一部が露出するまで層間絶縁膜１２２ａ及び保護膜１２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔１１９ａをそれぞれ形成する。
【００４９】
次に、各ビア孔１１９ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１９ｂを形成する。そして、ＣＶＤ法によりグルー膜１１９ｂを介して各ビア孔１１９ａを埋め込むように例えばＷ膜を堆積する。その後、ＣＭＰにより層間絶縁膜１２２ａをストッパーとしてＷ膜及びグルー膜１１９ｂを研磨し、各ビア孔１１９ａ内をグルー膜１１９ｂを介してＷで埋め込む各導電プラグ１１９をそれぞれ同時形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００５０】
続いて、図５（ｄ）に示すように、全面に層間絶縁膜１２２ｂ及び水素拡散防止膜１２３を順次形成する。
【００５１】
詳細には、先ず、層間絶縁膜１２２ａ上及び導電プラグ１１９上に例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１００ｎｍ程度に堆積し、層間絶縁膜１２２ｂを形成する。その後、層間絶縁膜１２２ｂをアニール処理する。このアニール処理の条件としては、Ｎ2ガスを２０リットル／分の流量で供給しながら、例えば６５０℃で２０分間〜４５分間実行する。
【００５２】
次に、層間絶縁膜１２２ｂ上に、後述する強誘電体キャパシタのキャパシタ特性の劣化を防止する（外部或いは上層の絶縁膜から発生する水分に起因して発生した水素の強誘電体膜への浸入を防止する）ための水素拡散防止膜１２３を形成する。水素拡散防止膜１２３としては、Ａｌ2Ｏ3（アルミナ）、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法）により、膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。ここで、ＭＯＣＶＤ法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜１２３をアニール処理する。このアニール処理の条件としては、Ｏ2ガスを２リットル／分の流量で供給しながら、例えば６５０℃で３０秒間〜１２０秒間実行する。
【００５３】
続いて、図６（ａ）に示すように、全面に下部電極層１２４、強誘電体膜１２５及び上部電極層１２６を順次形成する。
詳細には、先ず、水素拡散防止膜１２３上にスパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層１２４を形成する。
【００５４】
次に、ＲＦスパッタ法により、下部電極層１２４上に強誘電体である例えばＰｂＺｒ1-xＴｉxＯ3（ＰＺＴ：０＜ｘ＜１）からなる強誘電体膜１２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜１２５をアニール処理して当該強誘電体膜１２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが１．９８リットル／分、Ｏ2が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。強誘電体膜１２５の材料としては、ＰＺＴの代わりに、Ｐｂ1-xＬａxＺｒ1-yＴｉyＯ3（０＜ｘ＜１，０＜ｙ＜１）、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０＜ｘ＜１）、Ｂｉ4Ｔｉ2Ｏ12等を用いても良い。
【００５５】
次に、強誘電体膜１２５上に上部電極層１２６を堆積形成する。
上部電極層１２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ2膜２６ａを膜厚３０ｎｍ〜７０ｎｍ程度に形成する。その後、ＩｒＯ2膜１２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが２．０リットル／分、Ｏ2が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。次に、ＩｒＯ2膜１２６ａ上に、反応性スパッタ法によりＩｒＯ2膜１２６ｂを膜厚１５０ｎｍ〜３００ｎｍ程度に形成する。そして、ＩｒＯ2膜１２６ｂ上に、当該ＩｒＯ2膜１２６ｂのキャップ膜として機能する貴金属膜、ここではＰｔ膜１２６ｃをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ2膜１２６ａ，１２６ｂ及びＰｔ膜１２６ｃから上部電極層１２６が構成される。なお、上部電極層１２６において、ＩｒＯ2膜１２６ａ，１２６ｂの代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜１２６ｃの形成を省略することも可能である。
【００５６】
続いて、図６（ｂ）に示すように、上部電極１３１をパターン形成する。
詳細には、上部電極層１２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極１３１をパターン形成する。
【００５７】
続いて、図６（ｃ）に示すように、強誘電体膜１２５を加工する。
詳細には、強誘電体膜１２５を上部電極１３１に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。この強誘電体膜１２５のパターニングの後に、強誘電体膜１２５をアニール処理して当該強誘電体膜１２５の機能回復を図る。
【００５８】
続いて、図７（ａ）に示すように、メモリセル領域及び周辺回路領域の全面に、強誘電体膜１２５への水素・水の浸入を防止するための水素拡散防止膜１２７を形成する。
詳細には、Ａｌ2Ｏ3（アルミナ）、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯＣＶＤ法）により、強誘電体膜１２５及び上部電極１３１を覆うように下部電極層１２４上に膜厚５０ｎｍ程度に堆積し、水素拡散防止膜１２７を形成する。ここで、ＭＯＣＶＤ法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜１２７をアニール処理する。
【００５９】
続いて、図７（ｂ）に示すように、メモリセル領域及び周辺回路領域の各々において、水素拡散防止膜１２７と共に下部電極層１２４を加工する。これにより、強誘電体キャパシタ１３０をそれぞれ完成させる。
【００６０】
詳細には、水素拡散防止膜１２７及び下部電極層１２４を、加工された強誘電体膜１２５に整合させて下部電極層１２４が強誘電体膜１２５よりも大きいサイズに残るように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極１３２をパターン形成する。これにより、下部電極１３２上に強誘電体膜１２５、上部電極１３１が順次積層され、強誘電体膜１２５を介して下部電極１３２と上部電極１３１とが容量結合する強誘電体キャパシタ１３０、第１の平滑キャパシタ１５１、及び第２の平滑キャパシタ１５２をそれぞれ完成させる。このとき同時に、上部電極１３１の上面から上部電極１３１及び強誘電体膜１２５の側面、下部電極層１２４の上面にかけて覆うように水素拡散防止膜１２７が残る。その後、水素拡散防止膜１２７をアニール処理する。
【００６１】
続いて、図７（ｃ）に示すように、全面に水素拡散防止膜１２８を形成する。
詳細には、強誘電体キャパシタ１３０の全面を覆うように、強誘電体キャパシタ１３０のキャパシタ特性の劣化を防止する（外部或いは上層の絶縁膜から発生する水分に起因して発生した水素の強誘電体膜１２５への浸入を防止する）ための水素拡散防止膜１２８を形成する。ここで、強誘電体キャパシタ１３０は、それぞれ水素拡散防止膜１２３，１２７，１２８により完全に囲まれた形とされる。水素拡散防止膜１２８としては、Ａｌ2Ｏ3（アルミナ）、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯＣＶＤ法）により膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。ここで、ＭＯＣＶＤ法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜１２８をアニール処理する。
【００６２】
続いて、図８（ａ）に示すように、全面に第１の絶縁膜１３３ａ及び第２の絶縁膜１３３ｂを順次成膜する。
詳細には、強誘電体キャパシタ１３０を、それぞれ水素拡散防止膜１２７，１２８を介して覆うように、第１の絶縁膜１３３ａ及び第２の絶縁膜１３３ｂを順次成膜する。第１の絶縁膜１３３ａは、強誘電体キャパシタ１３０を水分・水素の浸入から防止すべく、極低水分含有量の状態に形成される。他方、第２の絶縁膜１３３ｂは表面平坦性に優れた状態、従って第１の絶縁膜１３３ａよりも低水分含有量の低い状態に形成される。具体的に、第１の絶縁膜１３３ａは面内膜厚分布率が５％以下程度の絶縁材料から、第２の絶縁膜１３３ｂは面内膜厚分布率が２％以下程度の絶縁材料からそれぞれ形成する。
【００６３】
上記の要請から、第１及び第２の絶縁膜１３３ａ，１３３ｂとしては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜として形成する。ここで、原料ガスにおける圧力を、第１の絶縁膜１３３ａの堆積時よりも第２の絶縁膜１３３ｂの堆積時の方が低くなるように調節する。ここで、当該圧力条件に代えて、或いは当該圧力条件と共に、原料ガスにおける酸素量（酸素流量）を、第１の絶縁膜１３３ａの堆積時よりも第２の絶縁膜１３３ｂの堆積時の方が少なくなるように調節しても良い。具体的に、第１の絶縁膜１３３ａの堆積時には、成長温度：３９０℃、圧力：１．２×１０3[Pa]（９[Torr]）、Ｏ2流量：２９８０[sccm]、ＴＥＯＳ:６９０[mgm]、Ｈｅ:７２０[sccm]、ＲＦパワー:７００[W]の各条件で、第２の絶縁膜１３３ｂの堆積時には、成長温度:３９０℃、圧力：６．６７×１０2[Pa]（５[Torr]）、Ｏ2流量：２１００[sccm]、ＴＥＯＳ：６９０[mgm]、Ｈｅ：７２０[sccm]、ＲＦパワー：７００[W]の各条件でそれぞれプラズマＣＶＤを実行する。これにより、例えば、第１の絶縁膜１３３ａが膜厚５００ｎｍ程度、第２の絶縁膜１３３ｂが膜厚９００ｎｍ程度にそれぞれ形成される。ここで、第１及び第２の絶縁膜１３３ａ，１３３ｂは、強誘電体キャパシタ構造１３０が存することから、強誘電体キャパシタ構造１３０の上方に位置する第１の部分がその他の第２の部分よりも高く形成される。
【００６４】
続いて、図８（ｂ）に示すように、第１及び第２の絶縁膜１３３ａ，１３３ｂを研磨して表面平坦化し、層間絶縁膜１３３を形成する。
詳細には、例えば図８（ａ）の破線Ｌで示す位置まで、ＣＭＰにより例えば膜厚が７００ｎｍ程度となるまで研磨して形成する。ここでは、強誘電体キャパシタ構造１３０の直上には第２の絶縁膜１３３ｂが残らず除去され、第１の絶縁膜１３３ａの表面がある程度露出するまで研磨する。第２の絶縁膜１３３ｂは、第１の絶縁膜１３３ａの第２の部分上に残存する。このとき、第１の絶縁膜１３３ａにおける第１の部分の上面から第２の絶縁膜１３３ｂの上面にかけて表面平坦化されてなり、第１の絶縁膜１３３ａと、第１の絶縁膜１３３ａの第２の部分上に残る第２の絶縁膜１３３ｂとからなる層間絶縁膜１３３が形成される。
【００６５】
層間絶縁膜１３３では、強誘電体キャパシタ構造１３０を覆う第１の絶縁膜１３３ａにより強誘電体キャパシタ構造１３０を水分・水素の浸入から十分に防止するとともに、第２の絶縁膜１３３ｂにより優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
ＣＭＰの後に、層間絶縁膜１３３の脱水及び表面改善化を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００６６】
続いて、図８（ｃ）に示すように、導電プラグ１１９と接続される導電プラグ１３６を形成する。
詳細には、先ず、各導電プラグ１１９をエッチングストッパーとして、当該導電プラグ１１９の表面の一部が露出するまで層間絶縁膜１３３及び水素拡散防止膜１２３をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔各１３６ａを形成する。
【００６７】
次に、ビア孔１３６ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及び膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１３６ｂを形成する。そして、ＣＶＤ法によりグルー膜１３６ｂを介してビア孔１３６ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜１３３をストッパーとしてＷ膜及びグルー膜１３６ｂを研磨し、ビア孔１３６ａ内をグルー膜１３６ｂを介してＷで埋め込み、各導電プラグ１１９と接続される各導電プラグ１３６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００６８】
続いて、図９（ａ）に示すように、ハードマスク１３７及びレジストマスク１３８を形成した後、強誘電体キャパシタ１３０へのビア孔１３４ａ，１３５ａをそれぞれ形成する。
【００６９】
詳細には、先ず、ＣＶＤ法により、層間絶縁膜１３３上にシリコン窒化膜を膜厚１００ｎｍ程度に堆積し、ハードマスク１３７を形成する。次に、ハードマスク１３７上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、開口１３８ａ，１３８ｂを有するレジストマスク１３８を形成する。
【００７０】
次に、レジストマスク１３８を用いてハードマスク１３７をドライエッチングし、ハードマスク１３７の開口１３８ａ，１３８ｂに整合する部位に開口１３７ａ，１３７ｂを形成する。
【００７１】
そして、主にハードマスク１３７を用い、上部電極１３１及び下部電極１３２をそれぞれエッチングストッパーとして、層間絶縁膜１３３及び水素拡散防止膜１２８，１２７をドライエッチングする。このドライエッチングでは、上部電極１３１の表面の一部が露出するまで層間絶縁膜１３３及び水素拡散防止膜１２８，１２７に施す加工と、下部電極１３２の表面の一部が露出するまで層間絶縁膜１３３及び水素拡散防止膜１２８，１２７に施す加工とが同時に実行され、それぞれの部位に例えば約０．５μｍ径のビア孔１３４ａ，１３５ａが同時形成される。
【００７２】
続いて、図９（ｂ）に示すように、レジストマスク１３８及びハードマスク１３７を除去する。
詳細には、先ず、残存したレジストマスク１３８を灰化処理等により除去する。その後、強誘電体キャパシタ１３０の形成後の諸工程により強誘電体キャパシタ１３０の受けたダメージを回復するためのアニール処理を行う。そして、全面異方性エッチング、いわゆるエッチバックにより、ハードマスク１３７を除去する。
【００７３】
続いて、図１０（ａ）に示すように、強誘電体キャパシタ１３０と接続される導電プラグ１３４，１３５を形成する。
詳細には、ビア孔１３４ａ，１３５ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１３４ｂ，１３５ｂを形成する。そして、ＣＶＤ法によりグルー膜１３４ｂ，１３５ｂを介してビア孔１３４ａ，１３５ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜１３３をストッパーとしてＷ膜及びグルー膜１３４ｂ，１３５ｂを研磨し、ビア孔１３４ａ，１３５ａ内をグルー膜１３４ｂ，１３５ｂを介してＷで埋め込む導電プラグ１３４，１３５を形成する。ここで、導電プラグ１３４が上部電極１３１と、導電プラグ１３５が上部電極１３２とそれぞれ接続される。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００７４】
続いて、図１０（ｂ）に示すように、導電プラグ１３４，１３５，１３６とそれぞれ接続される配線１４５を形成する。
【００７５】
詳細には、先ず、層間絶縁膜１３３上の全面にスパッタ法等によりバリアメタル膜１４２ａ，１４２ｂ、配線膜１４３及びバリアメタル膜１４４を堆積し、配線膜（不図示）を形成する。
バリアメタル膜１４２ａとしては、スパッタ法により例えばＴｉ膜を膜厚６０ｎｍ程度に成膜する。バリアメタル膜１４２ｂとしては、ＴｉＮ膜を膜厚１２．５ｎｍ程度に成膜する。配線膜１４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚４００ｎｍ程度に成膜する。バリアメタル膜１４４としては、スパッタ法により例えばＴｉＮ膜を膜厚７０ｎｍ程度に成膜する。
【００７６】
次に、導電プラグ１３４，１３５，１３６とそれぞれ接続される配線１４５を形成する。
詳細には、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜及び配線膜を配線形状に加工し、導電プラグ１３４，１３５，１３６とそれぞれ接続される各第１の配線１４５をパターン形成する。
【００７７】
ここで、図１０（ｂ）のメモリセル領域では、強誘電体キャパシタ１３０がメモリセルキャパシタとして機能するように、導電プラグ１３４又は導電プラグ１３５を介して上部電極１３１又は下部電極１３２がＭＯＳトランジスタ１２０のソース／ドレイン領域１１８と接続されている。
【００７８】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるプレーナ型のＦｅＲＡＭを完成させる。
【００７９】
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造１３０への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜１３３を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高いプレーナ型のＦｅＲＡＭが実現する。
【００８０】
なお、本実施形態では、強誘電体膜１２５として単純な平面形状のものを形成する場合について例示したが、単純な平面形状でない誘電体膜を形成してなる、いわゆる立体キャパシタに適用することもできる。
【００８１】
−変形例−
以下、第１の実施形態の諸変形例について説明する。
これらの変形例では、第１の実施形態と同様にプレーナ型のＦｅＲＡＭを例示するが、強誘電体キャパシタ構造１３０を覆う層間絶縁膜１３３の構造が異なる点で第１の実施形態と相違する。
【００８２】
（変形例１）
図１１〜図１３は、第１の実施形態の変形例１によるプレーナ型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
先ず、第１の実施形態と同様に、図５（ａ）〜図７（ｃ）の各工程を経る。
【００８３】
続いて、図８（ｃ）と同様に、図１１に示すように、全面に第１の絶縁膜１３３ａ及び第２の絶縁膜１３３ｂを順次成膜する。ここで、第１の絶縁膜１３３ａを膜厚７００ｎｍ程度、第２の絶縁膜１３３ｂを膜厚７００ｎｍ程度にそれぞれ形成する。
【００８４】
続いて、図１２に示すように、第１及び第２の絶縁膜１３３ａ，１３３ｂを研磨して表面平坦化し、層間絶縁膜１３３を形成する。
詳細には、例えば図１１の破線Ｌで示す位置まで、ＣＭＰにより例えば膜厚が６００ｎｍ程度となるまで研磨して形成する。ここでは、第２の絶縁膜１３３ｂが残らず除去され、第１の絶縁膜１３３ａのみが残存するように研磨する。このとき、表面平坦化されてなり、第１の絶縁膜１３３ａのみからなる層間絶縁膜１３３が形成される。
【００８５】
層間絶縁膜１３３では、極低水分含有量で単独では表面平坦性に劣るはずの第１の絶縁膜１３３ａのみ残存するにも係わらず、強誘電体キャパシタ構造１３０を水分・水素の浸入から十分に防止するとともに、優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
ＣＭＰの後に、層間絶縁膜１３３の脱水及び表面改善化を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００８６】
その後、第１の実施形態と同様に、図８（ｃ）〜図１０（ｂ）の各工程及び層間絶縁膜や更なる上層配線の形成等の諸工程を経て、図１３に示すように、本例によるプレーナ型のＦｅＲＡＭを完成させる。
【００８７】
以上説明したように、本例によれば、強誘電体キャパシタ構造１３０への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜１３３を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高いプレーナ型のＦｅＲＡＭが実現する。
【００８８】
（変形例２）
図１４〜図１６は、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
先ず、第１の実施形態と同様に、図５（ａ）〜図７（ｃ）の各工程を経る。
【００８９】
続いて、図１４に示すように、強誘電体キャパシタ構造２を覆うように全面に、第１の絶縁膜１３３ａと、第１の絶縁膜１３３ａを覆う薄い水素拡散防止膜１５０と、第２の絶縁膜１３３ｂとを順次成膜する。水素拡散防止膜１５０は、Ａｌ2Ｏ3（アルミナ）、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯＣＶＤ法）により形成される。ここで、第１の絶縁膜１３３ａを膜厚３００ｎｍ程度、水素拡散防止膜１５０を膜厚５０ｎｍ程度、第２の絶縁膜１３３ｂを膜厚１１００ｎｍ程度にそれぞれ形成する。
【００９０】
続いて、図１５に示すように、第１の絶縁膜１３３ａを研磨して表面平坦化し、層間絶縁膜１５１を形成する。
詳細には、例えば図１１の破線Ｌで示す位置まで、ＣＭＰにより例えば膜厚が７００ｎｍ程度となるまで研磨して形成する。ここでは、第２の絶縁膜１３３ｂのみを研磨する。このとき、第２の絶縁膜１３３ｂが表面平坦化されてなり、第１の絶縁膜１３３ａ、水素拡散防止膜１５０及び第２の絶縁膜１３３ｂが順次積層されてなる層間絶縁膜１５１が形成される。
【００９１】
層間絶縁膜１５１では、強誘電体キャパシタ構造１３０を覆う第１の絶縁膜１３３ａ及び水素拡散防止膜１５０により強誘電体キャパシタ構造１３０を水分・水素の浸入から十分に防止するとともに、第２の絶縁膜１３３ａにより優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
ＣＭＰの後に、層間絶縁膜１５１の脱水及び表面改善化を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００９２】
その後、第１の実施形態と同様に、図８（ｃ）〜図１０（ｂ）の各工程及び層間絶縁膜や更なる上層配線の形成等の諸工程を経て、図１６に示すように、本例によるプレーナ型のＦｅＲＡＭを完成させる。
【００９３】
以上説明したように、本例によれば、強誘電体キャパシタ構造１３０への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜１５１を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高いプレーナ型のＦｅＲＡＭが実現する。
【００９４】
（第２の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極の導通を当該下部電極の下方で、上部電極の電気的導通を当該上部電極の上方でそれぞれとる、いわゆるスタック型のＦＲＡＭを例示する。
ここでは、スタック型のＦｅＲＡＭの構成をその製造方法と共に説明する。図１７〜図２４は、本実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【００９５】
先ず、図１７（ａ）に示すように、シリコン半導体基板２１０上に選択トランジスタとして機能するＭＯＳトランジスタ２２０を形成する。ここで、ＭＯＳトランジスタ２２０と共に、周辺回路領域において、ＣＭＯＳトランジスタ（不図示）の一方のトランジスタとなるｎＭＯＳトランジスタを同時形成する。なお、他方のトランジスタとなるｐＭＯＳトランジスタについては、ｎＭＯＳトランジスタの前或いは後に形成する。
【００９６】
詳細には、メモリセル領域において、シリコン半導体基板２１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造２１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素（Ｂ+）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル２１２を形成する。
【００９７】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜２１３を形成し、ゲート絶縁膜２１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜２１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜２１３上にゲート電極２１４をパターン形成する。このとき同時に、ゲート電極２１４上にはシリコン窒化膜からなるキャップ膜２１５がパターン形成される。
【００９８】
次に、キャップ膜２１５をマスクとして素子活性領域に不純物、ここでは砒素（Ａｓ+）を例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域２１６を形成する。
【００９９】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極２１４及びキャップ膜２１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜２１７を形成する。
【０１００】
次に、キャップ膜２１５及びサイドウォール絶縁膜２１７をマスクとして素子活性領域に不純物、ここではリン（Ｐ+）をＬＤＤ領域２１６よりも不純物濃度が高くなる条件でイオン注入し、ＬＤＤ領域２１６と重畳されるソース／ドレイン領域２１８を形成して、ＭＯＳトランジスタ２２０を完成させる。
【０１０１】
続いて、図１７（ｂ）に示すように、全面にＭＯＳトランジスタ２２０の保護膜２２１、層間絶縁膜２２２、及び上部絶縁膜２２３ａを順次形成する。
【０１０２】
詳細には、ＭＯＳトランジスタ２２０を覆うように、保護膜２２１、層間絶縁膜２２２、及び上部絶縁膜２２３ａを順次形成する。ここで、保護膜２２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜２２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。上部絶縁膜２２３ａとしては、シリコン窒化膜を材料とし、ＣＶＤ法により膜厚１００ｎｍ程度に堆積する。
【０１０３】
続いて、図１７（ｃ）に示すように、トランジスタ構造２２０のソース／ドレイン領域２１８と接続される導電プラグ２１９Ａ，２１９Ｂ，２１９Ｃを形成する。
詳細には、先ず、各ソース／ドレイン領域２１８をエッチングストッパーとして、当該各ソース／ドレイン領域２１８の表面の一部が露出するまで上部絶縁膜２２３ａ、層間絶縁膜２２２、及び保護膜２２１をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、例えば約０．３μｍ径のビア孔２１９ａが形成される。
【０１０４】
次に、各ビア孔２１９ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）２１９ｂを形成する。そして、ＣＶＤ法によりグルー膜２１９ｂを介して各ビア孔２１９ａを埋め込むように例えばＷ膜を堆積する。その後、ＣＭＰにより上部絶縁膜２２３ａをストッパーとしてＷ膜及びグルー膜２１９ｂを研磨し、各ビア孔２１９ａ内をグルー膜２１９ｂを介してＷで埋め込む導電プラグ２１９Ａ，２１９Ｂ，２１９Ｃをそれぞれ同時形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１０５】
続いて、図１８（ａ）に示すように、全面に配向性向上膜２２３ｂ、酸素バリア膜２２３ｃ、及び下部電極膜２２４を順次形成する。
【０１０６】
詳細には、先ず、後述の強誘電体キャパシタにおけるキャパシタ膜の配向性を向上させるため、例えばＴｉを膜厚２０ｎｍ程度に堆積する。チタンは自己配向性の強い性質を有するので、導電プラグ２１９Ａ，２１９Ｂ，２１９Ｃ上及び上部絶縁膜２２３ａ上には、結晶性の良好なチタン膜が形成される。その後、Ｎ2雰囲気で急速アニール（ＲＴＡ）処理によりＴｉ膜を窒化してＴｉＮとし、導電性の配向性向上膜２２３ｂを形成する。ＲＴＡ処理の条件は、例えば基板温度が６５０℃、窒素流量が１０ｓｌｍ（standard liter/min、１．０１３×１０5Ｐａ、０℃）で、処理時間は１２０秒程度である。配向性向上膜２２３ｂは、窒化前のチタン膜の結晶性が良好なため、これを窒化させたＴｉＮ膜である配向性向上膜２２３ｂの結晶性も良好である。
【０１０７】
次に、例えばスパッタ法によりＴｉＡｌＮを配向性向上膜２２３ｂ上に膜厚１００ｎｍ程度に堆積し、導電性の酸素バリア膜２２３ｃを形成する。
【０１０８】
次に、スパッタ法により例えば膜厚が１００ｎｍ程度にＩｒを堆積し、下部電極膜２２４を形成する。Ｉｒ膜の成膜温度は、結晶性を向上させるため、できるだけ温度が高い方が良い。そのため、高温の成膜温度、例えば５００℃で下部電極膜２２４を成膜することに起因して、成膜後にシリコン半導体基板１０を大気中に取り出す際に、下部電極膜２２４の表面が酸化し易くなる。なお、下部電極膜２２４としては、自身が酸化しても導電性を維持する性質を有する金属のうち、Ｉｒの代わりにＰｔ以外の貴金属、例えばルテニウム（Ｒｕ）を堆積しても良い。Ｒｕで下部電極膜２２４を形成する場合でも、上記と同様に、成膜後に外気に触れることによりその表面が酸化し易くなる。
【０１０９】
続いて、図１８（ｂ）に示すように、全面に下部電極膜２２４上にキャパシタ膜２２５を形成する。
詳細には、先ず、第１層目のＰＺＴ膜をＭＯＣＶＤ法により膜厚５ｎｍ程度に成膜し、更にその上に、第２層目のＰＺＴ膜をＭＯＣＶＤ法により膜厚１１５ｎｍ程度に成膜して、全膜厚１２０ｎｍのキャパシタ膜２２５を形成する。なお、図示の便宜上、キャパシタ膜２２５を１層構造として示す。各ＰＺＴ膜の成膜条件としては、基板温度が例えば６２０℃、圧力が６．６７×１０2Ｐａ程度である。強誘電体膜２２５の材料としては、ＰＺＴの代わりに、Ｐｂ1-xＬａxＺｒ1-yＴｉyＯ3（０＜ｘ＜１，０＜ｙ＜１）、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０＜ｘ＜１）、Ｂｉ4Ｔｉ2Ｏ12等を用いても良い。
【０１１０】
ここで、１層目と２層目のＰＺＴ膜は同一の組成である。但し、１層目については酸素分圧を下げて成膜している。これは、低酸素分圧で成膜した方がＰＺＴ膜自身の結晶性が良好だからである。しかしながら、２層目も低酸素分圧で成膜すると、ＰＺＴ膜中の酸素欠損が多くなり、リーク電流が増大するので、ここでは、１層目と２層目の成膜条件が異なる２段階成長法を採用している。
【０１１１】
続いて、図１８（ｃ）に示すように、全面にキャパシタ膜２２５上に上部電極膜２２６の構成要素であるイリジウム酸化膜２２６ａ及びＩｒ膜２２６ｂを順次形成する。
詳細には、先ず、スパッタ法により、イリジウム酸化物を膜厚１５０ｎｍ程度に堆積してイリジウム酸化膜２２６ａを形成する。
次に、イリジウム酸化膜２２６ａ上に、スパッタ法により、Ｉｒを膜厚１００ｎｍ程度に堆積してＩｒ膜２２６ｂを形成する。イリジウム酸化膜２２６ａ及びＩｒ膜２２６ｂから上部電極膜２２６が構成される。なお、上部電極層２２６において、イリジウム酸化膜２２６ａの代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜２２６ｂの形成を省略することも可能である。
【０１１２】
続いて、図１９（ａ）に示すように、全面にＴｉＮ膜２２８及びシリコン酸化膜２２９を形成する。
詳細には、ＴｉＮ膜２２８については、上部電極膜２２６上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜２２９については、ＴｉＮ膜２２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜２２９上に更にシリコン窒化膜を形成しても好適である。
【０１１３】
続いて、図１９（ｂ）に示すように、レジストマスク２３６を形成する。
詳細には、シリコン酸化膜２２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、各レジストマスク２３６を形成する。ここで、一方のレジストマスク２３６が下方の導電プラグ２１９Ａに整合する位置に、他方のレジストマスク３６が下方の導電プラグ２１９Ｂに整合する位置にそれぞれ形成される。
【０１１４】
続いて、図２０（ａ）に示すように、シリコン酸化膜２２９を加工する。
詳細には、レジストマスク２３６をマスクとしてシリコン酸化膜２２９をドライエッチングする。このとき、レジストマスク２３６の電極形状に倣ってシリコン酸化膜２２９がパターニングされ、ハードマスク２２９ａが形成される。また、レジストマスク２３６のエッチングされて厚みが減少する。
【０１１５】
続いて、図２０（ｂ）に示すように、ＴｉＮ膜２２８を加工する。
詳細には、レジストマスク２３６及び各ハードマスク２２９ａをマスクとして、ＴｉＮ膜２２８をドライエッチングする。このとき、ハードマスク２２９ａの電極形状に倣ってＴｉＮ膜２２８がパターニングされ、ハードマスク２２８ａが形成される。また、レジストマスク２３６は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク２３６を除去する。
【０１１６】
続いて、上部電極膜２２６、キャパシタ膜２２５、及び下部電極膜２２４を一括エッチング加工した後、酸素バリア膜２２３ｃ、及び配向性向上膜２２３ｂをエッチング加工する。これにより、図２１（ａ）に示すように、強誘電体キャパシタ２３０を完成させる。
【０１１７】
詳細には、ハードマスク２２８ａ及びハードマスク２２９ａをマスクとし、先ず酸素バリア膜２２３ｃをエッチングストッパーとして、上部電極膜２２６、キャパシタ膜２２５、下部電極膜２２４を一括してドライエッチング（一括エッチング）する。そして、同様にハードマスク２２８ａ及びハードマスク２２９ａをマスクとし、上部絶縁膜２２３ａをエッチングストッパーとして、酸素バリア膜２２３ｃ及び配向性向上膜２２３ｂをドライエッチングする。これらのドライエッチングにより、ハードマスク２２８ａの電極形状に倣って、上部電極膜２２６、キャパシタ膜２２５、下部電極膜２２４、酸素バリア膜２２３ｃ、及び配向性向上膜２２３ｂがパターニングされる。また、ハードマスク２２９ａは、当該エッチング中に自身がエッチングされて薄くなる。
【０１１８】
その後、シリコン酸化膜からなるハードマスク２２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。
次に、ＴｉＮからなるハードマスク２２８ａをウェットエッチングにより除去する。このとき、下部電極２３１上にキャパシタ膜２２５、上部電極２３２が順次積層され、キャパシタ膜２２５を介して下部電極２３１と上部電極２３２とが容量結合する各強誘電体キャパシタ２３０を完成させる。
【０１１９】
ここで、メモリセル領域において、図２１（ａ）中左側の強誘電体キャパシタ２３０では、下部電極２３１が導電性の配向性向上膜２２３ｂ及び酸素バリア膜２２３ｃを介して導電プラグ２１９Ａと接続され、当該導電プラグ２１９Ａ、配向性向上膜２２３ｂ、及び酸素バリア膜２２３ｃを介してソース／ドレイン２１８と下部電極２３１とが電気的に接続されている。一方、図２１（ａ）中右側の強誘電体キャパシタ２３０では、下部電極２３１が導電性の配向性向上膜２２３ｂ及び酸素バリア膜２２３ｃを介して導電プラグ２１９Ｂと接続され、当該導電プラグ２１９Ｂ、配向性向上膜２２３ｂ、及び酸素バリア膜２２３ｃを介してソース／ドレイン２１８と下部電極２３１とが電気的に接続されている。
【０１２０】
続いて、図２１（ｂ）に示すように、全面に水素拡散防止膜２３３、第１の絶縁膜２３４ａ及び第２の絶縁膜２３４ｂを順次成膜する。
詳細には、先ず、強誘電体キャパシタ２３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）により膜厚２０ｎｍ〜５０ｎｍ程度、例えば４０ｎｍ程度に堆積し、水素拡散防止膜２３３を形成する。その後、保護膜２３３をアニール処理する。
【０１２１】
次に、強誘電体キャパシタ２３０を保護膜２３３を介して覆うように、第１の絶縁膜２３４ａ及び第２の絶縁膜２３４ｂを順次成膜する。第１の絶縁膜２３４ａは、強誘電体キャパシタ２３０を水分・水素の浸入から防止すべく、極低水分含有量の状態に形成される。他方、第２の絶縁膜２３４ｂは表面平坦性に優れた状態、従って第１の絶縁膜２３４ａよりも低水分含有量の低い状態に形成される。具体的に、第１の絶縁膜２３４ａは面内膜厚分布率が５％以下程度の絶縁材料から、第２の絶縁膜２３４ｂは面内膜厚分布率が２％以下程度の絶縁材料からそれぞれ形成する。
【０１２２】
上記の要請から、第１及び第２の絶縁膜２３４ａ，２３４ｂとしては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜として形成する。ここで、原料ガスにおける圧力を、第１の絶縁膜２３４ａの堆積時よりも第２の絶縁膜２３４ｂの堆積時の方が低くなるように調節する。ここで、当該圧力条件に代えて、或いは当該圧力条件と共に、原料ガスにおける酸素量（酸素流量）を、第１の絶縁膜２３４ａの堆積時よりも第２の絶縁膜２３４ｂの堆積時の方が少なくなるように調節しても良い。具体的に、第１の絶縁膜２３４ａの堆積時には（成長温度：３９０℃、圧力：１．２×１０3[Pa]（９[Torr]）、Ｏ2流量：２９８０ [sccm]、ＴＥＯＳ：６９０[mgm]、Ｈｅ：７２０ [sccm]、ＲＦパワー：７００ [W]の各条件で、第２の絶縁膜２３４ｂの堆積時には、成長温度：３９０℃、圧力：６．６７×１０2[Pa]（５[Torr]）、Ｏ2流量：２１００[sccm]、ＴＥＯＳ：６９０[mgm]、Ｈｅ：７２０[sccm]、ＲＦパワー：７００ [W]の各条件でそれぞれプラズマＣＶＤを実行する。これにより、例えば、第１の絶縁膜２３４ａが膜厚５００ｎｍ程度、第２の絶縁膜２３４ｂが膜厚９００ｎｍ程度にそれぞれ形成される。ここで、第１及び第２の絶縁膜２３４ａ，２３４ｂは、強誘電体キャパシタ構造２３０が存することから、強誘電体キャパシタ構造２３０の上方に位置する第１の部分がその他の第２の部分よりも高く形成される。
【０１２３】
続いて、図２２（ａ）に示すように、第１及び第２の絶縁膜２３４ａ，２３４ｂを研磨して表面平坦化し、層間絶縁膜２３４を形成する。
詳細には、例えば図２１（ｂ）の破線Ｌで示す位置まで、ＣＭＰにより例えば膜厚が７００ｎｍ程度となるまで研磨して形成する。ここでは、強誘電体キャパシタ構造２３０の直上には第２の絶縁膜２３４ｂが残らず除去され、第１の絶縁膜２３４ａの表面がある程度露出するまで研磨する。第２の絶縁膜２３４ｂは、第１の絶縁膜２３４ａの第２の部分上に残存する。このとき、第１の絶縁膜２３４ａにおける第１の部分の上面から第２の絶縁膜２３４ｂの上面にかけて表面平坦化されてなり、第１の絶縁膜２３４ａと、第１の絶縁膜２３４ａの第２の部分上に残る第２の絶縁膜２３４ｂとからなる層間絶縁膜２３４が形成される。
【０１２４】
層間絶縁膜２３４では、強誘電体キャパシタ構造２３０を覆う第１の絶縁膜２３４ａにより強誘電体キャパシタ構造２３０を水分・水素の浸入から十分に防止するとともに、第２の絶縁膜２３４ｂにより優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
ＣＭＰの後に、層間絶縁膜２３４の脱水及び表面改善化を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１２５】
続いて、図２２（ｂ）に示すように、強誘電体キャパシタ２３０の上部電極２３２への各ビア孔２３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜２３４及び水素拡散防止膜２３３をパターニングし、各上部電極２３２の表面の一部を露出させるビア孔２３５ａを形成する。
【０１２６】
続いて、図２３（ａ）に示すように、導電プラグ２１９Ｃへのビア孔２３５ｂを形成する。
詳細には、メモリセル領域において、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜２３４及び保護膜２３３をパターニングし、導電プラグ２１９Ｃの表面の一部を露出させるビア孔２３５ｂを形成する。
【０１２７】
続いて、図２３（ｂ）に示すように、強誘電体キャパシタ２３０の上部電極２３２と接続される導電プラグ２３５Ａ，２３５Ｂ，２３５Ｄ，２３５Ｅと、導電プラグ２１９Ｃと接続される導電プラグ２３５Ｃとを同時形成する。
詳細には、先ず、ビア孔２３５ａ，２３５ｂの壁面を覆うように下地膜（グルー膜）２３５ｃを形成した後、ＣＶＤ法によりグルー膜２３５ｃを介してビア孔２３５ａ，２３５ｂを埋め込むようにＷ膜を形成する。そして、層間絶縁膜２３４をストッパーとして例えばＷ膜及びグルー膜２３５ｃをＣＭＰにより研磨し、ビア孔２３５ａ，２３５ｂ内をグルー膜２３５ｃを介してＷで埋め込む導電プラグ２３５Ａ，２３５Ｂ，２３５Ｃを形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１２８】
続いて、図２４に示すように、導電プラグ２３５Ａ，２３５Ｂ，２３５Ｃとそれぞれ接続される各配線２４１を形成する。
詳細には、先ず、層間絶縁膜２３４上の全面にスパッタ法等によりバリアメタル膜２４２、配線膜２４３及びバリアメタル膜２４４を堆積する。バリアメタル膜２４２としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜２４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜２４４としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。
【０１２９】
次に、反射防止膜として例えばＳｉＯＮ膜又は反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜２４４、配線膜２４３及びバリアメタル膜２４２を配線形状に加工し、導電プラグ２３５Ａ，２３５Ｂ，２３５Ｃとそれぞれと接続される各配線２４１をパターン形成する。なお、配線膜２４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、配線２４１としてＣｕ配線を形成しても良い。
【０１３０】
ここで、図２４では、強誘電体キャパシタ２３０がメモリセルキャパシタとして機能するように、導電プラグ１１９Ａ，１１９Ｂを介して下部電極２３１がソース／ドレイン領域１１８と接続されるとともに、導電プラグ２３５Ａ，２３５Ｂを介して上部電極２３２が配線２４１と接続されている。
【０１３１】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるスタック型のＦＲＡＭを完成させる。
【０１３２】
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造２３０への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜２３４を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高いスタック型のＦｅＲＡＭが実現する。
【０１３３】
なお、本実施形態では、強誘電体膜２２５として単純な平面形状のものを形成する場合について例示したが、単純な平面形状でない誘電体膜を形成してなる、いわゆる立体キャパシタに適用することもできる。
【０１３４】
−変形例−
以下、第２の実施形態の諸変形例について説明する。
これらの変形例では、第２の実施形態と同様にスタック型のＦｅＲＡＭを例示するが、強誘電体キャパシタ構造２３０を覆う層間絶縁膜２３４の構造が異なる点で第２の実施形態と相違する。
【０１３５】
（変形例１）
図２５〜図２７は、第２の実施形態の変形例１によるスタック型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
先ず、第２の実施形態と同様に、図１７（ａ）〜図２１（ａ）の各工程を経る。
【０１３６】
続いて、図２１（ｂ）と同様に、図２５に示すように、全面に第１の絶縁膜２３４ａ及び第２の絶縁膜２３４ｂを順次成膜する。ここで、第１の絶縁膜２３４ａを膜厚９００ｎｍ程度、第２の絶縁膜２３４ｂを膜厚５００ｎｍ程度にそれぞれ形成する。
【０１３７】
続いて、図２６に示すように、第１及び第２の絶縁膜２３４ａ，２３４ｂを研磨して表面平坦化し、層間絶縁膜２３４を形成する。
詳細には、例えば図２５の破線Ｌで示す位置まで、ＣＭＰにより例えば膜厚が７００ｎｍ程度となるまで研磨して形成する。ここでは、第２の絶縁膜２３４ｂが残らず除去され、第１の絶縁膜２３４ａのみが残存するように研磨する。このとき、表面平坦化されてなり、第１の絶縁膜２３４ａのみからなる層間絶縁膜２３４が形成される。
【０１３８】
層間絶縁膜２３４では、極低水分含有量で単独では表面平坦性に劣るはずの第１の絶縁膜２３４ａのみ残存するにも係わらず、強誘電体キャパシタ構造２３０を水分・水素の浸入から十分に防止するとともに、優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
ＣＭＰの後に、層間絶縁膜２３４の脱水及び表面改善化を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１３９】
その後、第２の実施形態と同様に、図２２（ｂ）〜図２４の各工程及び層間絶縁膜や更なる上層配線の形成等の諸工程を経て、図２７に示すように、本例によるスタック型のＦｅＲＡＭを完成させる。
【０１４０】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜２３４を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高いスタック型のＦｅＲＡＭが実現する。
【０１４１】
（変形例２）
図２８〜図３０は、第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
先ず、第２の実施形態と同様に、図１７（ａ）〜図２１（ａ）の各工程を経る。
【０１４２】
続いて、図２８に示すように、強誘電体キャパシタ構造２３０を覆うように全面に、第１の絶縁膜２３４ａと、第１の絶縁膜２３４ａを覆う薄い水素拡散防止膜２５０と、第２の絶縁膜２３４ｂとを順次成膜する。水素拡散防止膜２５０は、Ａｌ2Ｏ3（アルミナ）、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯＣＶＤ法）により形成される。ここで、第１の絶縁膜２３４ａを膜厚３００ｎｍ程度、水素拡散防止膜２５０を膜厚５０ｎｍ程度、第２の絶縁膜２３４ｂを膜厚１１００ｎｍ程度にそれぞれ形成する。
【０１４３】
続いて、図２９に示すように、第１の絶縁膜２３４ａを研磨して表面平坦化し、層間絶縁膜２５１を形成する。
詳細には、例えば図２８の破線Ｌで示す位置まで、ＣＭＰにより例えば膜厚が７００ｎｍ程度となるまで研磨して形成する。ここでは、第２の絶縁膜２３４ｂのみを研磨する。このとき、第２の絶縁膜２３４ｂが表面平坦化されてなり、第１の絶縁膜２３４ａ、水素拡散防止膜２５０及び第２の絶縁膜２３４ｂが順次積層されてなる層間絶縁膜２５１が形成される。
【０１４４】
層間絶縁膜２５１では、強誘電体キャパシタ構造２３０を覆う第１の絶縁膜２３４ａ及び水素拡散防止膜２５０により強誘電体キャパシタ構造２３０を水分・水素の浸入から十分に防止するとともに、第２の絶縁膜２３４ａにより優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
ＣＭＰの後に、層間絶縁膜２５１の脱水及び表面改善化を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１４５】
その後、第１の実施形態と同様に、図２２（ｂ）〜図２４の各工程及び層間絶縁膜や更なる上層配線の形成等の諸工程を経て、図３０に示すように、本例によるスタック型のＦｅＲＡＭを完成させる。
【０１４６】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜２５１を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高いスタック型のＦｅＲＡＭが実現する。
【０１４７】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１４８】
（付記１）半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造を覆うように形成されてなる層間絶縁膜と
を含み、
前記層間絶縁膜は、
前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高く形成されており、水分含有量の低い第１の絶縁材料からなる第１の絶縁膜と、
前記第１の絶縁膜の前記第２の部分上に形成されており、前記よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜と
を有しており、
前記第１の絶縁膜における前記第１の部分の上面から、前記第２の絶縁膜の上面にかけて、表面平坦化されてなることを特徴とする半導体装置。
【０１４９】
（付記２）前記第１の絶縁膜は面内膜厚分布率が５％以下であり、前記第２の絶縁膜は面内膜厚分布率が２％以下であることを特徴とする付記１に記載の半導体装置。
【０１５０】
（付記３）前記層間絶縁膜は、面内膜厚分布率が３％以下であることを特徴とする付記１又は２に記載の半導体装置。
【０１５１】
（付記４）前記キャパシタ膜が強誘電体材料からなることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【０１５２】
（付記５）半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造を覆うように形成されてなる層間絶縁膜と
を含み、
前記層間絶縁膜は、
前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高く形成されており、水分含有量の低い第１の絶縁材料からなる第１の絶縁膜と、
前記第１の層間絶縁膜を覆い、前記キャパシタ構造への水素拡散を防止する機能を有する水素拡散防止膜と、
前記水素拡散防止膜を覆い、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の層間絶縁膜と
を有しており、
前記第２の絶縁膜が表面平坦化されてなることを特徴とする半導体装置。
【０１５３】
（付記６）前記第１の絶縁膜は面内膜厚分布率が５％以下であり、前記第２の絶縁膜は面内膜厚分布率が２％以下であることを特徴とする付記５に記載の半導体装置。
【０１５４】
（付記７）前記層間絶縁膜は、面内膜厚分布率が３％以下であることを特徴とする付記５又は６に記載の半導体装置。
【０１５５】
（付記８）前記キャパシタ膜が強誘電体材料からなることを特徴とする付記５〜７のいずれか１項に記載の半導体装置。
【０１５６】
（付記９）半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造を覆う層間絶縁膜を形成する工程と
を含み、
前記層間絶縁膜を形成する工程は、
水分含有量の低い第１の絶縁材料を用いて、前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高くなるように第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜を形成する工程と、
前記第１の絶縁膜の少なくとも一部が露出するように、前記第１及び第２の絶縁膜を研磨して表面平坦化する工程と
を有し、
少なくとも前記第１の絶縁膜を有する前記層間絶縁膜を形成することを特徴とする半導体装置の製造方法。
【０１５７】
（付記１０）前記第１及び第２の絶縁膜を研磨して表面平坦化する工程において、前記第１の絶縁膜の前記第２の部分上に前記第２の絶縁膜が残存し、前記第１の絶縁膜における前記第１の部分の上面から、前記第２の絶縁膜の上面にかけて表面平坦化することを特徴とする付記９に記載の半導体装置の製造方法。
【０１５８】
（付記１１）前記第１及び第２の絶縁膜を研磨して表面平坦化する工程において、前記第２の絶縁膜を残存させることなく研磨除去し、前記第１の絶縁膜のみで表面平坦化することを特徴とする付記９に記載の半導体装置の製造方法。
【０１５９】
（付記１２）前記第１の絶縁膜は面内膜厚分布率が５％以下であり、前記第２の絶縁膜は面内膜厚分布率が２％以下であることを特徴とする付記９〜１１のいずれか１項に記載の半導体装置の製造方法。
【０１６０】
（付記１３）前記層間絶縁膜は、面内膜厚分布率が３％以下であることを特徴とする付記９〜１２のいずれか１項に記載の半導体装置の製造方法。
【０１６１】
（付記１４）前記第１及び第２の絶縁膜を、共にＴＥＯＳを原料ガスとするプラズマＣＶＤ法によるシリコン酸化膜として形成し、成膜時の圧力を前記第１の絶縁膜の形成時よりも前記第２の絶縁膜の形成時の方が低くなるように調節することを特徴とする付記９〜１３のいずれか１項に記載の半導体装置の製造方法。
【０１６２】
（付記１５）前記第１及び第２の絶縁膜を、共にＴＥＯＳを原料ガスとするプラズマＣＶＤ法によるシリコン酸化膜として形成し、前記原料ガス中の酸素量を前記第１の絶縁膜の形成時よりも前記第２の絶縁膜の形成時の方が少なくなるように調節することを特徴とする付記９〜１４のいずれか１項に記載の半導体装置の製造方法。
【０１６３】
（付記１６）前記層間絶縁膜を形成した後に、当該層間絶縁膜にプラズマ処理を施す工程を更に含むことを特徴とする付記９〜１５のいずれか１項に記載の半導体装置の製造方法。
【０１６４】
（付記１７）前記キャパシタ膜を強誘電体材料から形成することを特徴とする付記９〜１６のいずれか１項に記載の半導体装置の製造方法。
【０１６５】
（付記１８）半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造を覆う層間絶縁膜を形成する工程と
を含み、
前記層間絶縁膜を形成する工程は、
水分含有量の低い第１の絶縁材料を用いて、前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高くなるように第１の絶縁膜を形成する工程と、
前記第１の層間絶縁膜を覆い、前記キャパシタ構造への水素拡散を防止する機能を有する水素拡散防止膜を形成する工程と、
前記水素拡散防止膜を覆い、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を研磨して表面平坦化する工程と
を有し、
前記第１及び第２の絶縁膜と前記水素拡散防止膜とを有する前記層間絶縁膜を形成することを特徴とする半導体装置の製造方法。
【０１６６】
（付記１９）前記第１の絶縁材料は面内膜厚分布率が５％以下のものであり、前記第２の絶縁材料は面内膜厚分布率が２％以下のものであることを特徴とする付記１８に記載の半導体装置の製造方法。
【０１６７】
（付記２０）前記層間絶縁膜は、面内膜厚分布率が３％以下であることを特徴とする付記１８又は１９に記載の半導体装置の製造方法。
【０１６８】
（付記２１）前記キャパシタ膜を強誘電体材料から形成することを特徴とする付記１８〜２０のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１６９】
【図１】本発明における実験結果を示す特性図である。
【図２】第１及び第２の絶縁膜を積層形成した様子を示す概略断面図である。
【図３】積層膜をＣＭＰにより表面平坦化して層間絶縁膜を形成した様子を示す概略断面図である。
【図４】発明態様３の層間絶縁膜を形成する様子を示す概略断面図である。
【図５】第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図１１】第１の実施形態の変形例１によるプレーナ型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図１２】第１の実施形態の変形例１によるプレーナ型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図１３】第１の実施形態の変形例１によるプレーナ型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図１４】第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図１５】第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図１６】第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図１７】第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図１８】図１７に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図１９】図１８に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図２０】図１９に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図２１】図２０に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図２２】図２１に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図２４】図２３に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図２５】第２の実施形態の変形例１によるスタック型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図２６】第２の実施形態の変形例１によるスタック型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図２７】第２の実施形態の変形例１によるスタック型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図２８】第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図２９】第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図３０】第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【符号の説明】
【０１７０】
１ 基体
２，１３０，２３０ 強誘電体キャパシタ構造
３，１３３ａ，２３４ａ 第１の絶縁膜
４，１３３ａ，２３４ａ 第１の絶縁膜
１０，１１，１２，１３３，２３４，１５１，２５１ 層間絶縁膜
１５０，２５０ 水素拡散防止膜
【技術分野】
【０００１】
本発明は、下部電極と上部電極との間に誘電体膜が挟持されてなるキャパシタ構造を有する半導体装置及びその製造方法に関し、特に、誘電体膜が強誘電特性を有する強誘電体膜である強誘電体キャパシタ構造を有する半導体装置に適用して好適である。
【背景技術】
【０００２】
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタ構造に保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。
【０００３】
強誘電体キャパシタ構造を構成する強誘電体膜の材料としては、残留分極量が大きな、例えば１０（μＣ／ｃｍ2）〜３０（μＣ／ｃｍ2）程度のＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）膜、ＳＢＴ（ＳｒＢｉ2Ｔａ２Ｏ9）膜等のペロブスカイト結晶構造を有する強誘電体酸化物が主として用いられている。
【０００４】
【特許文献１】特開２００２−２８０５２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
キャパシタ構造、特に強誘電体キャパシタ構造では、シリコン酸化膜などの水との親和性の高い層間絶縁膜を介して外部から侵入した水分により、強誘電体膜の特性が劣化することが知られている。即ち、外部から侵入した水分が層間絶縁膜やメタル配線成膜時の高温プロセス中で水素と酸素とに分解する。この水素が強誘電体膜中に侵入すると、強誘電体膜の酸素と反応して強誘電体膜に酸素欠陥が形成され結晶性が低下する。また、強誘電体メモリの長期間の使用によっても同様の現象が発生する。その結果、強誘電体膜の残留分極量や誘電率が低下するなどの強誘電体キャパシタ構造の性能劣化が発生する。また、このような水素の浸入により、強誘電体キャパシタ構造に限らず、トランジスタ等の性能が劣化することがある。
【０００６】
従って、強誘電体キャパシタ構造への水分・水素の浸入を防止すべく、強誘電体キャパシタ構造をアルミナ（Ａｌ2Ｏ3）等の水素の拡散を防止する機能を有する薄膜（水素拡散防止膜）で覆うとともに、この水素拡散防止膜を介して強誘電体キャパシタ構造を覆う層間絶縁膜として水分含有量の極めて低い絶縁膜を形成すべく、例えばＴＥＯＳを含む原料ガスを用いたプラズマＣＶＤ法によりシリコン酸化膜を形成する。このように、いわゆる極低水分含有条件でシリコン酸化膜を層間絶縁膜として形成することにより、水素拡散防止膜と相俟って強誘電体キャパシタ構造への水分・水素の浸入を可及的に防止することができる。
【０００７】
しかしながら、上記の極低水分含有条件で形成するシリコン酸化膜は、その面内膜厚分布が５％程度であり、これを層間絶縁膜として強誘電体キャパシタ構造を覆うように形成した後、化学機械研磨法（Chemical-Mechanical Polishing：ＣＭＰ法）で研磨して表面平坦化した場合でも、その面内膜厚分布が大きい。そのため、強誘電体キャパシタ構造の強誘電体特性への影響やコンタクト抵抗のバラツキ等が問題となっている。
【０００８】
本発明は、上記の課題に鑑みてなされたものであり、キャパシタ構造への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造と、前記キャパシタ構造を覆うように形成されてなる層間絶縁膜とを含み、前記層間絶縁膜は、前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高く形成されており、水分含有量の低い第１の絶縁材料からなる第１の絶縁膜と、前記第１の絶縁膜の前記第２の部分上に形成されており、前記よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜とを有しており、前記第１の絶縁膜における前記第１の部分の上面から、前記第２の絶縁膜の上面にかけて、表面平坦化されてなる。
【００１０】
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造と、前記キャパシタ構造を覆うように形成されてなる層間絶縁膜とを含み、前記層間絶縁膜は、前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高く形成されており、水分含有量の低い第１の絶縁材料からなる第１の絶縁膜と、前記第１の層間絶縁膜を覆い、前記キャパシタ構造への水素拡散を防止する機能を有する水素拡散防止膜と、前記水素拡散防止膜を覆い、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の層間絶縁膜とを有しており、前記第２の絶縁膜が表面平坦化されてなる。
【００１１】
本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、前記キャパシタ構造を覆う層間絶縁膜を形成する工程とを含み、前記層間絶縁膜を形成する工程は、水分含有量の低い第１の絶縁材料を用いて、前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高くなるように第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜を形成する工程と、前記第１の絶縁膜の少なくとも一部が露出するように、前記第１及び第２の絶縁膜を研磨して表面平坦化する工程とを有し、少なくとも前記第１の絶縁膜を有する前記層間絶縁膜を形成する。
【００１２】
本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、前記キャパシタ構造を覆う層間絶縁膜を形成する工程とを含み、前記層間絶縁膜を形成する工程は、水分含有量の低い第１の絶縁材料を用いて、前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高くなるように第１の絶縁膜を形成する工程と、前記第１の層間絶縁膜を覆い、前記キャパシタ構造への水素拡散を防止する機能を有する水素拡散防止膜を形成する工程と、前記水素拡散防止膜を覆い、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜を形成する工程と、前記第２の絶縁膜を研磨して表面平坦化する工程とを有し、前記第１及び第２の絶縁膜と前記水素拡散防止膜とを有する前記層間絶縁膜を形成する。
【発明の効果】
【００１３】
本発明によれば、キャパシタ構造への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１４】
−本発明の基本骨子−
通常、絶縁膜は、水分含有量と面内膜厚分布率とがトレードオフの関係にあり、水分含有量の低いものはその反面で面内膜厚分布率に劣り（大きく）、面内膜厚分布率に優れた（小さい）ものはその反面で水分含有量が高いという性質を有している。
本発明者は、絶縁膜の持つ上記の相反する性質を利用し、キャパシタ構造、特に水分・水素によるダメージを受け易い強誘電体キャパシタ構造を覆う層間絶縁膜として、水分・水素の遮断機能を十分に保持しつつも、優れた表面平坦性を実現すべく鋭意検討した結果、水分含有量の相異なる少なくとも２層の絶縁膜を積層してなる層間絶縁膜に想到した。
【００１５】
本発明者は、上記の層間絶縁膜の適用形態を定量的に把握すべく、以下のような実験を行なった。ここでは、層間絶縁膜の形成環境として理想に近い状態として、表面が平坦なシリコン基板上に条件を変えて絶縁材料を適宜堆積し、各々の場合における面内膜厚分布率（uniformity）を求める実験１と、同様に表面が平坦なシリコン基板上に条件を変えて絶縁材料を適宜堆積した後にＣＭＰにより表面平坦化し、各々の場合における脱ガス（Ｈ2Ｏ）量を調べる実験２とを行なった。
【００１６】
実験（１）
表面が平坦なシリコン基板上に、シリコン酸化膜を２層（第１及び第２の絶縁膜）に形成し、サンプル層間絶縁膜とする。下層の第１の絶縁膜は、従前より強誘電体キャパシタ構造の層間絶縁膜として用いられている、いわゆる極低水分含有量のシリコン酸化膜である。これに対して上層の第２の絶縁膜は、第１の絶縁膜よりも水分含有量の多い、従って面内膜厚分布率の小さいシリコン酸化膜である。ここで、第１及び第２の絶縁膜を形成するには、例えばＴＥＯＳを原料ガスとするプラズマＣＶＤ法を用いて、第１の絶縁膜の場合には圧力を比較的高値に、第２の絶縁膜の場合には第１の絶縁膜の形成時よりも圧力を低値に設定して、それぞれ成膜する。このとき、上記の圧力条件を採用する代わりに、または上記の圧力条件と併用して、第１の絶縁膜の場合には原料ガスの酸素量（Ｏ2流量）を比較的高値に、第２の絶縁膜の場合には第１の絶縁膜の形成時よりもＯ2流量を低値に設定して、それぞれ成膜するようにしても良い。
【００１７】
本実験では、第１及び第２の絶縁膜の膜厚総計が１４００ｎｍとなるように規定し、各絶縁膜の膜厚を変えて、サンプル層間絶縁膜の面内膜厚分布率を算出した。ここでは、条件１を参照サンプルとして第１の絶縁膜のみとし、条件２（第１の絶縁膜：３００ｎｍ 第２の絶縁膜：１１００ｎｍ）、条件３（第１の絶縁膜：５００ｎｍ 第２の絶縁膜：９００ｎｍ）、条件４（第１の絶縁膜：７００ｎｍ 第２の絶縁膜：７００ｎｍ）とした。ここで面内膜厚分布率Ｕｆを、以下のように定義する。
Ｕｆ＝｛（Ｔmax−Ｔmin）／（Ｔmax＋Ｔmin）｝×１００
ここで、Ｔmaxが膜厚の最大値、Ｔminが膜厚の最小値である。
測定・算出結果を表１及び図１（ａ）に示す。
【００１８】
【表１】
【００１９】
表１及び図１（ａ）に示すように、第１及び第２の絶縁膜の積層膜では第１の絶縁膜のみの場合と比較して優れた表面平坦性が得られることが判る。なお、本実験では条件１の面内膜厚分布率が３．１４％と比較的優れた値を示したが、当該第１の絶縁膜では通常５％以下程度の面内膜厚分布率となる。また、第２の絶縁膜のみではそもそも強誘電体キャパシタ構造の層間絶縁膜として適しないことが判明しているためにサンプルとして採り上げなかったが、当該第２の絶縁膜のみの面内膜厚分布率は２％以下程度であることが判っている。
【００２０】
本実験の結果において特筆する点としては、条件２〜４の面内膜厚分布率がほぼ同等の値であることが挙げられる。この事実は、面内膜厚分布率は第１及び第２の絶縁膜における各々の膜厚にはさほど依存せず、第１及び第２の絶縁膜の積層構成に形成すればほぼ一定の優れた表面平坦性が得られることを意味する。
【００２１】
なお、実験（１）では実験の容易性や確実性、正確性を考慮し、実験形態を単純化すべく平坦面上に単に絶縁膜を堆積形成し、面内膜厚分布率を算出したが、成膜された当該絶縁膜にＣＭＰを施して表面平坦化したものでも、その面内膜厚分布率は殆ど変化しないことが判っている。
【００２２】
実験（２）
本実験では、実験（１）において条件１〜４で各サンプル層間絶縁膜を形成した後、各々をＣＭＰにより膜厚１４００ｎｍから５００ｎｍとなるまで研磨し、表面平坦化する。そして、表面平坦化された条件１〜４で各サンプル層間絶縁膜について、昇温脱離分光法（ＴＤＳ）によりＨ2Ｏの脱ガス量を測定した。ここで、条件１でＣＭＰを施さないものについても、同様にＨ2Ｏの脱ガス量を測定した。
【００２３】
測定・算出結果を図１（ｂ）に示す。
図１（ｂ）に示すように、サンプル層間絶縁膜において、水分含有量の高い第２の絶縁膜の比率が大きいほど、Ｈ2Ｏの脱ガス量も多く、条件１，４，３，２の順でほぼ線形に増大することが確認された。ここで、条件２で確認された程度の脱ガス量を示す層間絶縁膜でも、水分含有量が極低である第２の絶縁膜の存在により強誘電体キャパシタ構造に対する水分・水素の遮断機能は十分に果たされる。また、条件１でＣＭＰを施した場合、研磨剤や研磨条件との兼ね合いから、Ｈ2Ｏの脱ガス量が若干増大することが判る。この結果を踏まえ、強誘電体キャパシタ構造への更なる水分・水素の遮断機能を得るべく、ＣＭＰ後に層間絶縁膜に例えばＮ2Ｏガスを用いたプラズマ処理を施し、脱水及び表面改質することが有効である。
【００２４】
本実験の結果において特筆する点としては、条件３，４では、ＣＭＰ後には第２の絶縁膜は残存せず、サンプル層間絶縁膜は第１の絶縁膜のみとされていることである。このことは、条件３，４では、初期状態として第１の絶縁膜上に第２の絶縁膜を形成したことから、その水分含有量が増大し、状態１よりも優れた表面平坦性が得られることを意味する。
即ち本発明では、先ず第１及び第２の絶縁膜の積層構造を形成し、これをＣＭＰで研磨して第１の絶縁膜のみを層間絶縁膜として残した場合でも、強誘電体キャパシタ構造に対する水分・水素の遮断機能を十分に保持しつつも、優れた表面平坦性が得られることが判明した。
【００２５】
実験（１），（２）の結果を踏まえ、本発明では、強誘電体キャパシタ構造を覆う層間絶縁膜を、極低水分含有量の第１の絶縁膜と、第１の絶縁膜よりも水分含有量の多い、従って面内膜厚分布率の小さい第２の絶縁膜との積層構造に形成し、ＣＭＰにより表面平坦化する。この構成を採ることにより、強誘電体キャパシタ構造に対する水分・水素の遮断機能を十分に保持しつつも、優れた表面平坦性、具体的には３％以下、より好ましくは２．３％（実験（１）の条件３を参照）以下の面内膜厚分布率を実現することができる。
【００２６】
ここで、実験（１）で説明したように、層間絶縁膜における第１の絶縁膜と第２の絶縁膜との膜厚割合は面内膜厚分布率に殆ど影響がなく、ＣＭＰ等による表面平坦化後には第２の絶縁膜が研磨消失して第１の絶縁膜のみ残存した場合であっても、ほぼ一定の優れた表面平坦性が得られる。従って、第１及び第２の絶縁膜の各膜厚を逐一制御することなく、簡易に所期の層間絶縁膜を形成することができる。
【００２７】
なお、特許文献１では、例えば図２５等に、強誘電体キャパシタを覆う層間絶縁膜が２層に形成されている様子が示されているが、各層間絶縁膜６ａ，６ｂの材質等については全く記載がなく、従って当然に本発明とは別発明であり、特許文献１の発明から本発明に想到することは到底できない。
【００２８】
以上から、本発明では、以下の発明態様１〜３を提示する。
図２は、第１及び第２の絶縁膜を積層形成した様子を示す概略断面図である。図３は、積層膜をＣＭＰにより表面平坦化して層間絶縁膜を形成した様子を示す概略断面図であり、（ａ）が発明態様１の層間絶縁膜を、（ｂ）が発明態様２の層間絶縁膜をそれぞれ示す。図４は、発明態様３の層間絶縁膜を形成する様子を示す概略断面図である。なおここでは、図２〜図４において、基体上に強誘電体キャパシタ構造が形成された、単純化された状態を例示して説明する。
【００２９】
（発明態様１）
先ず、図２に示すように、基体１上に形成された強誘電体キャパシタ構造２を覆うように、実験（１）で説明した手法で第１の絶縁膜３及び第２の絶縁膜４を積層形成する。ここで、第１及び第２の絶縁膜３，４は、強誘電体キャパシタ構造２が存することから、強誘電体キャパシタ構造２の上方に位置する第１の部分がその他の第２の部分よりも高く形成される。
【００３０】
続いて、図３（ａ）に示すように積層膜をＣＭＰにより研磨する。ここでは、強誘電体キャパシタ構造２の直上には第２の絶縁膜４が残らず除去され、第１の絶縁膜３の表面がある程度露出するまで研磨する。第２の絶縁膜４は、第１の絶縁膜３の第２の部分上に残存する。このとき、第１の絶縁膜３における第１の部分の上面から第２の絶縁膜４の上面にかけて表面平坦化されてなり、第１の絶縁膜３と、第１の絶縁膜３の第２の部分上に残る第２の絶縁膜４とからなる層間絶縁膜１０が形成される。
【００３１】
層間絶縁膜１０では、強誘電体キャパシタ構造２を覆う第１の絶縁膜３により強誘電体キャパシタ構造２を水分・水素の浸入から十分に防止するとともに、第２の絶縁膜４により優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
【００３２】
（発明態様２）
先ず、発明態様１と同様、図２に示すように、基体１上に形成された強誘電体キャパシタ構造２を覆うように、実験（１）で説明した手法で第１の絶縁膜３及び第２の絶縁膜４を積層形成する。
【００３３】
続いて、図３（ｂ）に示すように積層膜をＣＭＰにより研磨する。ここでは、第２の絶縁膜４が残らず除去され、第１の絶縁膜３のみが残存するように研磨する。このとき、表面平坦化されてなり、第１の絶縁膜３のみからなる層間絶縁膜１１が形成される。
【００３４】
層間絶縁膜１１では、極低水分含有量で単独では表面平坦性に劣るはずの第１の絶縁膜３のみ残存するにも係わらず、強誘電体キャパシタ構造２を水分・水素の浸入から十分に防止するとともに、優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
【００３５】
（発明態様３）
先ず、図４（ａ）に示すように、基体１上に形成された強誘電体キャパシタ構造２を覆うように、実験（１）で説明した手法で第１の絶縁膜３と、第１の絶縁膜３を覆うアルミナ（Ａｌ2Ｏ3）等の薄い水素拡散防止膜５と、第２の絶縁膜４とを順次に積層形成する。ここで、強誘電体キャパシタ構造２は、第１の絶縁膜３と相俟って水素拡散防止膜５により水分・水素の浸入が十分に遮断されることから、第２の絶縁膜４を第１の絶縁膜３よりも相当程度厚く（例えば３倍程度に）形成しても良い。
【００３６】
続いて、図４（ｂ）に示すように積層膜をＣＭＰにより研磨する。ここでは、第２の絶縁膜４のみを研磨する。このとき、第２の絶縁膜４が表面平坦化されてなり、第１の絶縁膜３、水素拡散防止膜５及び第２の絶縁膜４が順次積層されてなる層間絶縁膜１２が形成される。
【００３７】
層間絶縁膜１２では、強誘電体キャパシタ構造２を覆う第１の絶縁膜３及び水素拡散防止膜５により強誘電体キャパシタ構造２を水分・水素の浸入から十分に防止するとともに、第２の絶縁膜４により優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
【００３８】
−本発明を適用した具体的な諸実施形態−
以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。これらの実施形態では、本発明をキャパシタ膜に強誘電体膜を適用してなる強誘電体キャパシタを備えたＦｅＲＡＭに適用する場合について例示する。各実施形態では、説明の便宜上、ＦｅＲＡＭの構成をその製造方法と共に説明する。なお本発明は、キャパシタ膜に通常の誘電体膜を適用してなる半導体メモリにも適用可能である。
【００３９】
（第１の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極上及び上部電極上にそれぞれ導電プラグが形成されて電気的導通がとられる構成の、いわゆるプレーナ型のＦｅＲＡＭを例示する。
ここでは、プレーナ型のＦｅＲＡＭの構成をその製造方法と共に説明する。図５〜図１０は、本実施形態によるプレーナ型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【００４０】
先ず、図５（ａ）に示すように、シリコン半導体基板１１０上に選択トランジスタとして機能するＭＯＳトランジスタ１２０を形成する。ここで、ＭＯＳトランジスタ１２０と共に、周辺回路領域において、ＣＭＯＳトランジスタ（不図示）の一方のトランジスタとなるｎＭＯＳトランジスタを同時形成する。なお、他方のトランジスタとなるｐＭＯＳトランジスタについては、ｎＭＯＳトランジスタの前或いは後に形成する。
【００４１】
詳細には、シリコン半導体基板１１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素（Ｂ+）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１１２を形成する。
【００４２】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１１３を形成し、ゲート絶縁膜１１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１１３上にゲート電極１１４をパターン形成する。このとき同時に、ゲート電極１１４上にはシリコン窒化膜からなるキャップ膜１１５がパターン形成される。
【００４３】
次に、キャップ膜１１５をマスクとして素子活性領域に不純物、ここでは砒素（Ａｓ+）を例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１１６を形成する。
【００４４】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１１４及びキャップ膜１１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１１７を形成する。
【００４５】
次に、キャップ膜１１５及びサイドウォール絶縁膜１１７をマスクとして素子活性領域に不純物、ここではリン（Ｐ+）をＬＤＤ領域１１６よりも不純物濃度が高くなる条件でイオン注入し、ＬＤＤ領域１１６と重畳されるソース／ドレイン領域１１８を形成して、ＭＯＳトランジスタ１２０を完成させる。
【００４６】
続いて、図５（ｂ）に示すように、全面にＭＯＳトランジスタ１２０の保護膜１２１及び層間絶縁膜１２２ａを順次形成する。
【００４７】
詳細には、ＭＯＳトランジスタ１２０を覆うように、保護膜１２１及び層間絶縁膜１２２ａを順次堆積する。ここで、保護膜１２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜１２２ａとしては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。
【００４８】
続いて、図５（ｃ）に示すように、トランジスタ構造１２０のソース／ドレイン領域１１８と接続される各導電プラグ１１９を形成する。
詳細には、先ず、各ソース／ドレイン領域１１８をエッチングストッパーとして、当該各ソース／ドレイン領域１１８の表面の一部が露出するまで層間絶縁膜１２２ａ及び保護膜１２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔１１９ａをそれぞれ形成する。
【００４９】
次に、各ビア孔１１９ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１９ｂを形成する。そして、ＣＶＤ法によりグルー膜１１９ｂを介して各ビア孔１１９ａを埋め込むように例えばＷ膜を堆積する。その後、ＣＭＰにより層間絶縁膜１２２ａをストッパーとしてＷ膜及びグルー膜１１９ｂを研磨し、各ビア孔１１９ａ内をグルー膜１１９ｂを介してＷで埋め込む各導電プラグ１１９をそれぞれ同時形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００５０】
続いて、図５（ｄ）に示すように、全面に層間絶縁膜１２２ｂ及び水素拡散防止膜１２３を順次形成する。
【００５１】
詳細には、先ず、層間絶縁膜１２２ａ上及び導電プラグ１１９上に例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１００ｎｍ程度に堆積し、層間絶縁膜１２２ｂを形成する。その後、層間絶縁膜１２２ｂをアニール処理する。このアニール処理の条件としては、Ｎ2ガスを２０リットル／分の流量で供給しながら、例えば６５０℃で２０分間〜４５分間実行する。
【００５２】
次に、層間絶縁膜１２２ｂ上に、後述する強誘電体キャパシタのキャパシタ特性の劣化を防止する（外部或いは上層の絶縁膜から発生する水分に起因して発生した水素の強誘電体膜への浸入を防止する）ための水素拡散防止膜１２３を形成する。水素拡散防止膜１２３としては、Ａｌ2Ｏ3（アルミナ）、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法）により、膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。ここで、ＭＯＣＶＤ法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜１２３をアニール処理する。このアニール処理の条件としては、Ｏ2ガスを２リットル／分の流量で供給しながら、例えば６５０℃で３０秒間〜１２０秒間実行する。
【００５３】
続いて、図６（ａ）に示すように、全面に下部電極層１２４、強誘電体膜１２５及び上部電極層１２６を順次形成する。
詳細には、先ず、水素拡散防止膜１２３上にスパッタ法により例えば膜厚が１５０ｎｍ〜２００ｎｍ程度にＰｔ膜を堆積し、下部電極層１２４を形成する。
【００５４】
次に、ＲＦスパッタ法により、下部電極層１２４上に強誘電体である例えばＰｂＺｒ1-xＴｉxＯ3（ＰＺＴ：０＜ｘ＜１）からなる強誘電体膜１２５を膜厚１００ｎｍ〜３００ｎｍ程度に堆積する。そして、強誘電体膜１２５をアニール処理して当該強誘電体膜１２５を結晶化する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが１．９８リットル／分、Ｏ2が０．０２５リットル／分の流量で供給しながら、例えば５５０℃〜６５０℃で６０秒間〜１２０秒間実行する。強誘電体膜１２５の材料としては、ＰＺＴの代わりに、Ｐｂ1-xＬａxＺｒ1-yＴｉyＯ3（０＜ｘ＜１，０＜ｙ＜１）、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０＜ｘ＜１）、Ｂｉ4Ｔｉ2Ｏ12等を用いても良い。
【００５５】
次に、強誘電体膜１２５上に上部電極層１２６を堆積形成する。
上部電極層１２６としては、先ず反応性スパッタ法により、例えば導電性酸化物であるＩｒＯ2膜２６ａを膜厚３０ｎｍ〜７０ｎｍ程度に形成する。その後、ＩｒＯ2膜１２６ａをアニール処理する。このアニール処理の条件としては、Ａｒ／Ｏ2ガスをＡｒが２．０リットル／分、Ｏ2が０．０２リットル／分の流量で供給しながら、例えば６５０℃〜８５０℃で１０秒間〜６０秒間実行する。次に、ＩｒＯ2膜１２６ａ上に、反応性スパッタ法によりＩｒＯ2膜１２６ｂを膜厚１５０ｎｍ〜３００ｎｍ程度に形成する。そして、ＩｒＯ2膜１２６ｂ上に、当該ＩｒＯ2膜１２６ｂのキャップ膜として機能する貴金属膜、ここではＰｔ膜１２６ｃをスパッタ法により膜厚１００ｎｍ程度に形成する。ＩｒＯ2膜１２６ａ，１２６ｂ及びＰｔ膜１２６ｃから上部電極層１２６が構成される。なお、上部電極層１２６において、ＩｒＯ2膜１２６ａ，１２６ｂの代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜１２６ｃの形成を省略することも可能である。
【００５６】
続いて、図６（ｂ）に示すように、上部電極１３１をパターン形成する。
詳細には、上部電極層１２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極１３１をパターン形成する。
【００５７】
続いて、図６（ｃ）に示すように、強誘電体膜１２５を加工する。
詳細には、強誘電体膜１２５を上部電極１３１に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。この強誘電体膜１２５のパターニングの後に、強誘電体膜１２５をアニール処理して当該強誘電体膜１２５の機能回復を図る。
【００５８】
続いて、図７（ａ）に示すように、メモリセル領域及び周辺回路領域の全面に、強誘電体膜１２５への水素・水の浸入を防止するための水素拡散防止膜１２７を形成する。
詳細には、Ａｌ2Ｏ3（アルミナ）、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯＣＶＤ法）により、強誘電体膜１２５及び上部電極１３１を覆うように下部電極層１２４上に膜厚５０ｎｍ程度に堆積し、水素拡散防止膜１２７を形成する。ここで、ＭＯＣＶＤ法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜１２７をアニール処理する。
【００５９】
続いて、図７（ｂ）に示すように、メモリセル領域及び周辺回路領域の各々において、水素拡散防止膜１２７と共に下部電極層１２４を加工する。これにより、強誘電体キャパシタ１３０をそれぞれ完成させる。
【００６０】
詳細には、水素拡散防止膜１２７及び下部電極層１２４を、加工された強誘電体膜１２５に整合させて下部電極層１２４が強誘電体膜１２５よりも大きいサイズに残るように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極１３２をパターン形成する。これにより、下部電極１３２上に強誘電体膜１２５、上部電極１３１が順次積層され、強誘電体膜１２５を介して下部電極１３２と上部電極１３１とが容量結合する強誘電体キャパシタ１３０、第１の平滑キャパシタ１５１、及び第２の平滑キャパシタ１５２をそれぞれ完成させる。このとき同時に、上部電極１３１の上面から上部電極１３１及び強誘電体膜１２５の側面、下部電極層１２４の上面にかけて覆うように水素拡散防止膜１２７が残る。その後、水素拡散防止膜１２７をアニール処理する。
【００６１】
続いて、図７（ｃ）に示すように、全面に水素拡散防止膜１２８を形成する。
詳細には、強誘電体キャパシタ１３０の全面を覆うように、強誘電体キャパシタ１３０のキャパシタ特性の劣化を防止する（外部或いは上層の絶縁膜から発生する水分に起因して発生した水素の強誘電体膜１２５への浸入を防止する）ための水素拡散防止膜１２８を形成する。ここで、強誘電体キャパシタ１３０は、それぞれ水素拡散防止膜１２３，１２７，１２８により完全に囲まれた形とされる。水素拡散防止膜１２８としては、Ａｌ2Ｏ3（アルミナ）、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯＣＶＤ法）により膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。ここで、ＭＯＣＶＤ法を採用することにより、より緻密なアルミナ膜を形成することができ、高い水素拡散防止効果を奏することが可能となる。その後、水素拡散防止膜１２８をアニール処理する。
【００６２】
続いて、図８（ａ）に示すように、全面に第１の絶縁膜１３３ａ及び第２の絶縁膜１３３ｂを順次成膜する。
詳細には、強誘電体キャパシタ１３０を、それぞれ水素拡散防止膜１２７，１２８を介して覆うように、第１の絶縁膜１３３ａ及び第２の絶縁膜１３３ｂを順次成膜する。第１の絶縁膜１３３ａは、強誘電体キャパシタ１３０を水分・水素の浸入から防止すべく、極低水分含有量の状態に形成される。他方、第２の絶縁膜１３３ｂは表面平坦性に優れた状態、従って第１の絶縁膜１３３ａよりも低水分含有量の低い状態に形成される。具体的に、第１の絶縁膜１３３ａは面内膜厚分布率が５％以下程度の絶縁材料から、第２の絶縁膜１３３ｂは面内膜厚分布率が２％以下程度の絶縁材料からそれぞれ形成する。
【００６３】
上記の要請から、第１及び第２の絶縁膜１３３ａ，１３３ｂとしては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜として形成する。ここで、原料ガスにおける圧力を、第１の絶縁膜１３３ａの堆積時よりも第２の絶縁膜１３３ｂの堆積時の方が低くなるように調節する。ここで、当該圧力条件に代えて、或いは当該圧力条件と共に、原料ガスにおける酸素量（酸素流量）を、第１の絶縁膜１３３ａの堆積時よりも第２の絶縁膜１３３ｂの堆積時の方が少なくなるように調節しても良い。具体的に、第１の絶縁膜１３３ａの堆積時には、成長温度：３９０℃、圧力：１．２×１０3[Pa]（９[Torr]）、Ｏ2流量：２９８０[sccm]、ＴＥＯＳ:６９０[mgm]、Ｈｅ:７２０[sccm]、ＲＦパワー:７００[W]の各条件で、第２の絶縁膜１３３ｂの堆積時には、成長温度:３９０℃、圧力：６．６７×１０2[Pa]（５[Torr]）、Ｏ2流量：２１００[sccm]、ＴＥＯＳ：６９０[mgm]、Ｈｅ：７２０[sccm]、ＲＦパワー：７００[W]の各条件でそれぞれプラズマＣＶＤを実行する。これにより、例えば、第１の絶縁膜１３３ａが膜厚５００ｎｍ程度、第２の絶縁膜１３３ｂが膜厚９００ｎｍ程度にそれぞれ形成される。ここで、第１及び第２の絶縁膜１３３ａ，１３３ｂは、強誘電体キャパシタ構造１３０が存することから、強誘電体キャパシタ構造１３０の上方に位置する第１の部分がその他の第２の部分よりも高く形成される。
【００６４】
続いて、図８（ｂ）に示すように、第１及び第２の絶縁膜１３３ａ，１３３ｂを研磨して表面平坦化し、層間絶縁膜１３３を形成する。
詳細には、例えば図８（ａ）の破線Ｌで示す位置まで、ＣＭＰにより例えば膜厚が７００ｎｍ程度となるまで研磨して形成する。ここでは、強誘電体キャパシタ構造１３０の直上には第２の絶縁膜１３３ｂが残らず除去され、第１の絶縁膜１３３ａの表面がある程度露出するまで研磨する。第２の絶縁膜１３３ｂは、第１の絶縁膜１３３ａの第２の部分上に残存する。このとき、第１の絶縁膜１３３ａにおける第１の部分の上面から第２の絶縁膜１３３ｂの上面にかけて表面平坦化されてなり、第１の絶縁膜１３３ａと、第１の絶縁膜１３３ａの第２の部分上に残る第２の絶縁膜１３３ｂとからなる層間絶縁膜１３３が形成される。
【００６５】
層間絶縁膜１３３では、強誘電体キャパシタ構造１３０を覆う第１の絶縁膜１３３ａにより強誘電体キャパシタ構造１３０を水分・水素の浸入から十分に防止するとともに、第２の絶縁膜１３３ｂにより優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
ＣＭＰの後に、層間絶縁膜１３３の脱水及び表面改善化を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００６６】
続いて、図８（ｃ）に示すように、導電プラグ１１９と接続される導電プラグ１３６を形成する。
詳細には、先ず、各導電プラグ１１９をエッチングストッパーとして、当該導電プラグ１１９の表面の一部が露出するまで層間絶縁膜１３３及び水素拡散防止膜１２３をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔各１３６ａを形成する。
【００６７】
次に、ビア孔１３６ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及び膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１３６ｂを形成する。そして、ＣＶＤ法によりグルー膜１３６ｂを介してビア孔１３６ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜１３３をストッパーとしてＷ膜及びグルー膜１３６ｂを研磨し、ビア孔１３６ａ内をグルー膜１３６ｂを介してＷで埋め込み、各導電プラグ１１９と接続される各導電プラグ１３６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００６８】
続いて、図９（ａ）に示すように、ハードマスク１３７及びレジストマスク１３８を形成した後、強誘電体キャパシタ１３０へのビア孔１３４ａ，１３５ａをそれぞれ形成する。
【００６９】
詳細には、先ず、ＣＶＤ法により、層間絶縁膜１３３上にシリコン窒化膜を膜厚１００ｎｍ程度に堆積し、ハードマスク１３７を形成する。次に、ハードマスク１３７上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、開口１３８ａ，１３８ｂを有するレジストマスク１３８を形成する。
【００７０】
次に、レジストマスク１３８を用いてハードマスク１３７をドライエッチングし、ハードマスク１３７の開口１３８ａ，１３８ｂに整合する部位に開口１３７ａ，１３７ｂを形成する。
【００７１】
そして、主にハードマスク１３７を用い、上部電極１３１及び下部電極１３２をそれぞれエッチングストッパーとして、層間絶縁膜１３３及び水素拡散防止膜１２８，１２７をドライエッチングする。このドライエッチングでは、上部電極１３１の表面の一部が露出するまで層間絶縁膜１３３及び水素拡散防止膜１２８，１２７に施す加工と、下部電極１３２の表面の一部が露出するまで層間絶縁膜１３３及び水素拡散防止膜１２８，１２７に施す加工とが同時に実行され、それぞれの部位に例えば約０．５μｍ径のビア孔１３４ａ，１３５ａが同時形成される。
【００７２】
続いて、図９（ｂ）に示すように、レジストマスク１３８及びハードマスク１３７を除去する。
詳細には、先ず、残存したレジストマスク１３８を灰化処理等により除去する。その後、強誘電体キャパシタ１３０の形成後の諸工程により強誘電体キャパシタ１３０の受けたダメージを回復するためのアニール処理を行う。そして、全面異方性エッチング、いわゆるエッチバックにより、ハードマスク１３７を除去する。
【００７３】
続いて、図１０（ａ）に示すように、強誘電体キャパシタ１３０と接続される導電プラグ１３４，１３５を形成する。
詳細には、ビア孔１３４ａ，１３５ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１３４ｂ，１３５ｂを形成する。そして、ＣＶＤ法によりグルー膜１３４ｂ，１３５ｂを介してビア孔１３４ａ，１３５ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜１３３をストッパーとしてＷ膜及びグルー膜１３４ｂ，１３５ｂを研磨し、ビア孔１３４ａ，１３５ａ内をグルー膜１３４ｂ，１３５ｂを介してＷで埋め込む導電プラグ１３４，１３５を形成する。ここで、導電プラグ１３４が上部電極１３１と、導電プラグ１３５が上部電極１３２とそれぞれ接続される。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００７４】
続いて、図１０（ｂ）に示すように、導電プラグ１３４，１３５，１３６とそれぞれ接続される配線１４５を形成する。
【００７５】
詳細には、先ず、層間絶縁膜１３３上の全面にスパッタ法等によりバリアメタル膜１４２ａ，１４２ｂ、配線膜１４３及びバリアメタル膜１４４を堆積し、配線膜（不図示）を形成する。
バリアメタル膜１４２ａとしては、スパッタ法により例えばＴｉ膜を膜厚６０ｎｍ程度に成膜する。バリアメタル膜１４２ｂとしては、ＴｉＮ膜を膜厚１２．５ｎｍ程度に成膜する。配線膜１４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚４００ｎｍ程度に成膜する。バリアメタル膜１４４としては、スパッタ法により例えばＴｉＮ膜を膜厚７０ｎｍ程度に成膜する。
【００７６】
次に、導電プラグ１３４，１３５，１３６とそれぞれ接続される配線１４５を形成する。
詳細には、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜及び配線膜を配線形状に加工し、導電プラグ１３４，１３５，１３６とそれぞれ接続される各第１の配線１４５をパターン形成する。
【００７７】
ここで、図１０（ｂ）のメモリセル領域では、強誘電体キャパシタ１３０がメモリセルキャパシタとして機能するように、導電プラグ１３４又は導電プラグ１３５を介して上部電極１３１又は下部電極１３２がＭＯＳトランジスタ１２０のソース／ドレイン領域１１８と接続されている。
【００７８】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるプレーナ型のＦｅＲＡＭを完成させる。
【００７９】
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造１３０への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜１３３を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高いプレーナ型のＦｅＲＡＭが実現する。
【００８０】
なお、本実施形態では、強誘電体膜１２５として単純な平面形状のものを形成する場合について例示したが、単純な平面形状でない誘電体膜を形成してなる、いわゆる立体キャパシタに適用することもできる。
【００８１】
−変形例−
以下、第１の実施形態の諸変形例について説明する。
これらの変形例では、第１の実施形態と同様にプレーナ型のＦｅＲＡＭを例示するが、強誘電体キャパシタ構造１３０を覆う層間絶縁膜１３３の構造が異なる点で第１の実施形態と相違する。
【００８２】
（変形例１）
図１１〜図１３は、第１の実施形態の変形例１によるプレーナ型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
先ず、第１の実施形態と同様に、図５（ａ）〜図７（ｃ）の各工程を経る。
【００８３】
続いて、図８（ｃ）と同様に、図１１に示すように、全面に第１の絶縁膜１３３ａ及び第２の絶縁膜１３３ｂを順次成膜する。ここで、第１の絶縁膜１３３ａを膜厚７００ｎｍ程度、第２の絶縁膜１３３ｂを膜厚７００ｎｍ程度にそれぞれ形成する。
【００８４】
続いて、図１２に示すように、第１及び第２の絶縁膜１３３ａ，１３３ｂを研磨して表面平坦化し、層間絶縁膜１３３を形成する。
詳細には、例えば図１１の破線Ｌで示す位置まで、ＣＭＰにより例えば膜厚が６００ｎｍ程度となるまで研磨して形成する。ここでは、第２の絶縁膜１３３ｂが残らず除去され、第１の絶縁膜１３３ａのみが残存するように研磨する。このとき、表面平坦化されてなり、第１の絶縁膜１３３ａのみからなる層間絶縁膜１３３が形成される。
【００８５】
層間絶縁膜１３３では、極低水分含有量で単独では表面平坦性に劣るはずの第１の絶縁膜１３３ａのみ残存するにも係わらず、強誘電体キャパシタ構造１３０を水分・水素の浸入から十分に防止するとともに、優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
ＣＭＰの後に、層間絶縁膜１３３の脱水及び表面改善化を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００８６】
その後、第１の実施形態と同様に、図８（ｃ）〜図１０（ｂ）の各工程及び層間絶縁膜や更なる上層配線の形成等の諸工程を経て、図１３に示すように、本例によるプレーナ型のＦｅＲＡＭを完成させる。
【００８７】
以上説明したように、本例によれば、強誘電体キャパシタ構造１３０への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜１３３を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高いプレーナ型のＦｅＲＡＭが実現する。
【００８８】
（変形例２）
図１４〜図１６は、第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
先ず、第１の実施形態と同様に、図５（ａ）〜図７（ｃ）の各工程を経る。
【００８９】
続いて、図１４に示すように、強誘電体キャパシタ構造２を覆うように全面に、第１の絶縁膜１３３ａと、第１の絶縁膜１３３ａを覆う薄い水素拡散防止膜１５０と、第２の絶縁膜１３３ｂとを順次成膜する。水素拡散防止膜１５０は、Ａｌ2Ｏ3（アルミナ）、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯＣＶＤ法）により形成される。ここで、第１の絶縁膜１３３ａを膜厚３００ｎｍ程度、水素拡散防止膜１５０を膜厚５０ｎｍ程度、第２の絶縁膜１３３ｂを膜厚１１００ｎｍ程度にそれぞれ形成する。
【００９０】
続いて、図１５に示すように、第１の絶縁膜１３３ａを研磨して表面平坦化し、層間絶縁膜１５１を形成する。
詳細には、例えば図１１の破線Ｌで示す位置まで、ＣＭＰにより例えば膜厚が７００ｎｍ程度となるまで研磨して形成する。ここでは、第２の絶縁膜１３３ｂのみを研磨する。このとき、第２の絶縁膜１３３ｂが表面平坦化されてなり、第１の絶縁膜１３３ａ、水素拡散防止膜１５０及び第２の絶縁膜１３３ｂが順次積層されてなる層間絶縁膜１５１が形成される。
【００９１】
層間絶縁膜１５１では、強誘電体キャパシタ構造１３０を覆う第１の絶縁膜１３３ａ及び水素拡散防止膜１５０により強誘電体キャパシタ構造１３０を水分・水素の浸入から十分に防止するとともに、第２の絶縁膜１３３ａにより優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
ＣＭＰの後に、層間絶縁膜１５１の脱水及び表面改善化を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００９２】
その後、第１の実施形態と同様に、図８（ｃ）〜図１０（ｂ）の各工程及び層間絶縁膜や更なる上層配線の形成等の諸工程を経て、図１６に示すように、本例によるプレーナ型のＦｅＲＡＭを完成させる。
【００９３】
以上説明したように、本例によれば、強誘電体キャパシタ構造１３０への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜１５１を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高いプレーナ型のＦｅＲＡＭが実現する。
【００９４】
（第２の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極の導通を当該下部電極の下方で、上部電極の電気的導通を当該上部電極の上方でそれぞれとる、いわゆるスタック型のＦＲＡＭを例示する。
ここでは、スタック型のＦｅＲＡＭの構成をその製造方法と共に説明する。図１７〜図２４は、本実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【００９５】
先ず、図１７（ａ）に示すように、シリコン半導体基板２１０上に選択トランジスタとして機能するＭＯＳトランジスタ２２０を形成する。ここで、ＭＯＳトランジスタ２２０と共に、周辺回路領域において、ＣＭＯＳトランジスタ（不図示）の一方のトランジスタとなるｎＭＯＳトランジスタを同時形成する。なお、他方のトランジスタとなるｐＭＯＳトランジスタについては、ｎＭＯＳトランジスタの前或いは後に形成する。
【００９６】
詳細には、メモリセル領域において、シリコン半導体基板２１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造２１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素（Ｂ+）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル２１２を形成する。
【００９７】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜２１３を形成し、ゲート絶縁膜２１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜２１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜２１３上にゲート電極２１４をパターン形成する。このとき同時に、ゲート電極２１４上にはシリコン窒化膜からなるキャップ膜２１５がパターン形成される。
【００９８】
次に、キャップ膜２１５をマスクとして素子活性領域に不純物、ここでは砒素（Ａｓ+）を例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域２１６を形成する。
【００９９】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極２１４及びキャップ膜２１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜２１７を形成する。
【０１００】
次に、キャップ膜２１５及びサイドウォール絶縁膜２１７をマスクとして素子活性領域に不純物、ここではリン（Ｐ+）をＬＤＤ領域２１６よりも不純物濃度が高くなる条件でイオン注入し、ＬＤＤ領域２１６と重畳されるソース／ドレイン領域２１８を形成して、ＭＯＳトランジスタ２２０を完成させる。
【０１０１】
続いて、図１７（ｂ）に示すように、全面にＭＯＳトランジスタ２２０の保護膜２２１、層間絶縁膜２２２、及び上部絶縁膜２２３ａを順次形成する。
【０１０２】
詳細には、ＭＯＳトランジスタ２２０を覆うように、保護膜２２１、層間絶縁膜２２２、及び上部絶縁膜２２３ａを順次形成する。ここで、保護膜２２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜２２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。上部絶縁膜２２３ａとしては、シリコン窒化膜を材料とし、ＣＶＤ法により膜厚１００ｎｍ程度に堆積する。
【０１０３】
続いて、図１７（ｃ）に示すように、トランジスタ構造２２０のソース／ドレイン領域２１８と接続される導電プラグ２１９Ａ，２１９Ｂ，２１９Ｃを形成する。
詳細には、先ず、各ソース／ドレイン領域２１８をエッチングストッパーとして、当該各ソース／ドレイン領域２１８の表面の一部が露出するまで上部絶縁膜２２３ａ、層間絶縁膜２２２、及び保護膜２２１をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、例えば約０．３μｍ径のビア孔２１９ａが形成される。
【０１０４】
次に、各ビア孔２１９ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）２１９ｂを形成する。そして、ＣＶＤ法によりグルー膜２１９ｂを介して各ビア孔２１９ａを埋め込むように例えばＷ膜を堆積する。その後、ＣＭＰにより上部絶縁膜２２３ａをストッパーとしてＷ膜及びグルー膜２１９ｂを研磨し、各ビア孔２１９ａ内をグルー膜２１９ｂを介してＷで埋め込む導電プラグ２１９Ａ，２１９Ｂ，２１９Ｃをそれぞれ同時形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１０５】
続いて、図１８（ａ）に示すように、全面に配向性向上膜２２３ｂ、酸素バリア膜２２３ｃ、及び下部電極膜２２４を順次形成する。
【０１０６】
詳細には、先ず、後述の強誘電体キャパシタにおけるキャパシタ膜の配向性を向上させるため、例えばＴｉを膜厚２０ｎｍ程度に堆積する。チタンは自己配向性の強い性質を有するので、導電プラグ２１９Ａ，２１９Ｂ，２１９Ｃ上及び上部絶縁膜２２３ａ上には、結晶性の良好なチタン膜が形成される。その後、Ｎ2雰囲気で急速アニール（ＲＴＡ）処理によりＴｉ膜を窒化してＴｉＮとし、導電性の配向性向上膜２２３ｂを形成する。ＲＴＡ処理の条件は、例えば基板温度が６５０℃、窒素流量が１０ｓｌｍ（standard liter/min、１．０１３×１０5Ｐａ、０℃）で、処理時間は１２０秒程度である。配向性向上膜２２３ｂは、窒化前のチタン膜の結晶性が良好なため、これを窒化させたＴｉＮ膜である配向性向上膜２２３ｂの結晶性も良好である。
【０１０７】
次に、例えばスパッタ法によりＴｉＡｌＮを配向性向上膜２２３ｂ上に膜厚１００ｎｍ程度に堆積し、導電性の酸素バリア膜２２３ｃを形成する。
【０１０８】
次に、スパッタ法により例えば膜厚が１００ｎｍ程度にＩｒを堆積し、下部電極膜２２４を形成する。Ｉｒ膜の成膜温度は、結晶性を向上させるため、できるだけ温度が高い方が良い。そのため、高温の成膜温度、例えば５００℃で下部電極膜２２４を成膜することに起因して、成膜後にシリコン半導体基板１０を大気中に取り出す際に、下部電極膜２２４の表面が酸化し易くなる。なお、下部電極膜２２４としては、自身が酸化しても導電性を維持する性質を有する金属のうち、Ｉｒの代わりにＰｔ以外の貴金属、例えばルテニウム（Ｒｕ）を堆積しても良い。Ｒｕで下部電極膜２２４を形成する場合でも、上記と同様に、成膜後に外気に触れることによりその表面が酸化し易くなる。
【０１０９】
続いて、図１８（ｂ）に示すように、全面に下部電極膜２２４上にキャパシタ膜２２５を形成する。
詳細には、先ず、第１層目のＰＺＴ膜をＭＯＣＶＤ法により膜厚５ｎｍ程度に成膜し、更にその上に、第２層目のＰＺＴ膜をＭＯＣＶＤ法により膜厚１１５ｎｍ程度に成膜して、全膜厚１２０ｎｍのキャパシタ膜２２５を形成する。なお、図示の便宜上、キャパシタ膜２２５を１層構造として示す。各ＰＺＴ膜の成膜条件としては、基板温度が例えば６２０℃、圧力が６．６７×１０2Ｐａ程度である。強誘電体膜２２５の材料としては、ＰＺＴの代わりに、Ｐｂ1-xＬａxＺｒ1-yＴｉyＯ3（０＜ｘ＜１，０＜ｙ＜１）、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０＜ｘ＜１）、Ｂｉ4Ｔｉ2Ｏ12等を用いても良い。
【０１１０】
ここで、１層目と２層目のＰＺＴ膜は同一の組成である。但し、１層目については酸素分圧を下げて成膜している。これは、低酸素分圧で成膜した方がＰＺＴ膜自身の結晶性が良好だからである。しかしながら、２層目も低酸素分圧で成膜すると、ＰＺＴ膜中の酸素欠損が多くなり、リーク電流が増大するので、ここでは、１層目と２層目の成膜条件が異なる２段階成長法を採用している。
【０１１１】
続いて、図１８（ｃ）に示すように、全面にキャパシタ膜２２５上に上部電極膜２２６の構成要素であるイリジウム酸化膜２２６ａ及びＩｒ膜２２６ｂを順次形成する。
詳細には、先ず、スパッタ法により、イリジウム酸化物を膜厚１５０ｎｍ程度に堆積してイリジウム酸化膜２２６ａを形成する。
次に、イリジウム酸化膜２２６ａ上に、スパッタ法により、Ｉｒを膜厚１００ｎｍ程度に堆積してＩｒ膜２２６ｂを形成する。イリジウム酸化膜２２６ａ及びＩｒ膜２２６ｂから上部電極膜２２６が構成される。なお、上部電極層２２６において、イリジウム酸化膜２２６ａの代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。また、Ｐｔ膜２２６ｂの形成を省略することも可能である。
【０１１２】
続いて、図１９（ａ）に示すように、全面にＴｉＮ膜２２８及びシリコン酸化膜２２９を形成する。
詳細には、ＴｉＮ膜２２８については、上部電極膜２２６上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜２２９については、ＴｉＮ膜２２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜２２９上に更にシリコン窒化膜を形成しても好適である。
【０１１３】
続いて、図１９（ｂ）に示すように、レジストマスク２３６を形成する。
詳細には、シリコン酸化膜２２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、各レジストマスク２３６を形成する。ここで、一方のレジストマスク２３６が下方の導電プラグ２１９Ａに整合する位置に、他方のレジストマスク３６が下方の導電プラグ２１９Ｂに整合する位置にそれぞれ形成される。
【０１１４】
続いて、図２０（ａ）に示すように、シリコン酸化膜２２９を加工する。
詳細には、レジストマスク２３６をマスクとしてシリコン酸化膜２２９をドライエッチングする。このとき、レジストマスク２３６の電極形状に倣ってシリコン酸化膜２２９がパターニングされ、ハードマスク２２９ａが形成される。また、レジストマスク２３６のエッチングされて厚みが減少する。
【０１１５】
続いて、図２０（ｂ）に示すように、ＴｉＮ膜２２８を加工する。
詳細には、レジストマスク２３６及び各ハードマスク２２９ａをマスクとして、ＴｉＮ膜２２８をドライエッチングする。このとき、ハードマスク２２９ａの電極形状に倣ってＴｉＮ膜２２８がパターニングされ、ハードマスク２２８ａが形成される。また、レジストマスク２３６は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク２３６を除去する。
【０１１６】
続いて、上部電極膜２２６、キャパシタ膜２２５、及び下部電極膜２２４を一括エッチング加工した後、酸素バリア膜２２３ｃ、及び配向性向上膜２２３ｂをエッチング加工する。これにより、図２１（ａ）に示すように、強誘電体キャパシタ２３０を完成させる。
【０１１７】
詳細には、ハードマスク２２８ａ及びハードマスク２２９ａをマスクとし、先ず酸素バリア膜２２３ｃをエッチングストッパーとして、上部電極膜２２６、キャパシタ膜２２５、下部電極膜２２４を一括してドライエッチング（一括エッチング）する。そして、同様にハードマスク２２８ａ及びハードマスク２２９ａをマスクとし、上部絶縁膜２２３ａをエッチングストッパーとして、酸素バリア膜２２３ｃ及び配向性向上膜２２３ｂをドライエッチングする。これらのドライエッチングにより、ハードマスク２２８ａの電極形状に倣って、上部電極膜２２６、キャパシタ膜２２５、下部電極膜２２４、酸素バリア膜２２３ｃ、及び配向性向上膜２２３ｂがパターニングされる。また、ハードマスク２２９ａは、当該エッチング中に自身がエッチングされて薄くなる。
【０１１８】
その後、シリコン酸化膜からなるハードマスク２２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。
次に、ＴｉＮからなるハードマスク２２８ａをウェットエッチングにより除去する。このとき、下部電極２３１上にキャパシタ膜２２５、上部電極２３２が順次積層され、キャパシタ膜２２５を介して下部電極２３１と上部電極２３２とが容量結合する各強誘電体キャパシタ２３０を完成させる。
【０１１９】
ここで、メモリセル領域において、図２１（ａ）中左側の強誘電体キャパシタ２３０では、下部電極２３１が導電性の配向性向上膜２２３ｂ及び酸素バリア膜２２３ｃを介して導電プラグ２１９Ａと接続され、当該導電プラグ２１９Ａ、配向性向上膜２２３ｂ、及び酸素バリア膜２２３ｃを介してソース／ドレイン２１８と下部電極２３１とが電気的に接続されている。一方、図２１（ａ）中右側の強誘電体キャパシタ２３０では、下部電極２３１が導電性の配向性向上膜２２３ｂ及び酸素バリア膜２２３ｃを介して導電プラグ２１９Ｂと接続され、当該導電プラグ２１９Ｂ、配向性向上膜２２３ｂ、及び酸素バリア膜２２３ｃを介してソース／ドレイン２１８と下部電極２３１とが電気的に接続されている。
【０１２０】
続いて、図２１（ｂ）に示すように、全面に水素拡散防止膜２３３、第１の絶縁膜２３４ａ及び第２の絶縁膜２３４ｂを順次成膜する。
詳細には、先ず、強誘電体キャパシタ２３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）により膜厚２０ｎｍ〜５０ｎｍ程度、例えば４０ｎｍ程度に堆積し、水素拡散防止膜２３３を形成する。その後、保護膜２３３をアニール処理する。
【０１２１】
次に、強誘電体キャパシタ２３０を保護膜２３３を介して覆うように、第１の絶縁膜２３４ａ及び第２の絶縁膜２３４ｂを順次成膜する。第１の絶縁膜２３４ａは、強誘電体キャパシタ２３０を水分・水素の浸入から防止すべく、極低水分含有量の状態に形成される。他方、第２の絶縁膜２３４ｂは表面平坦性に優れた状態、従って第１の絶縁膜２３４ａよりも低水分含有量の低い状態に形成される。具体的に、第１の絶縁膜２３４ａは面内膜厚分布率が５％以下程度の絶縁材料から、第２の絶縁膜２３４ｂは面内膜厚分布率が２％以下程度の絶縁材料からそれぞれ形成する。
【０１２２】
上記の要請から、第１及び第２の絶縁膜２３４ａ，２３４ｂとしては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜として形成する。ここで、原料ガスにおける圧力を、第１の絶縁膜２３４ａの堆積時よりも第２の絶縁膜２３４ｂの堆積時の方が低くなるように調節する。ここで、当該圧力条件に代えて、或いは当該圧力条件と共に、原料ガスにおける酸素量（酸素流量）を、第１の絶縁膜２３４ａの堆積時よりも第２の絶縁膜２３４ｂの堆積時の方が少なくなるように調節しても良い。具体的に、第１の絶縁膜２３４ａの堆積時には（成長温度：３９０℃、圧力：１．２×１０3[Pa]（９[Torr]）、Ｏ2流量：２９８０ [sccm]、ＴＥＯＳ：６９０[mgm]、Ｈｅ：７２０ [sccm]、ＲＦパワー：７００ [W]の各条件で、第２の絶縁膜２３４ｂの堆積時には、成長温度：３９０℃、圧力：６．６７×１０2[Pa]（５[Torr]）、Ｏ2流量：２１００[sccm]、ＴＥＯＳ：６９０[mgm]、Ｈｅ：７２０[sccm]、ＲＦパワー：７００ [W]の各条件でそれぞれプラズマＣＶＤを実行する。これにより、例えば、第１の絶縁膜２３４ａが膜厚５００ｎｍ程度、第２の絶縁膜２３４ｂが膜厚９００ｎｍ程度にそれぞれ形成される。ここで、第１及び第２の絶縁膜２３４ａ，２３４ｂは、強誘電体キャパシタ構造２３０が存することから、強誘電体キャパシタ構造２３０の上方に位置する第１の部分がその他の第２の部分よりも高く形成される。
【０１２３】
続いて、図２２（ａ）に示すように、第１及び第２の絶縁膜２３４ａ，２３４ｂを研磨して表面平坦化し、層間絶縁膜２３４を形成する。
詳細には、例えば図２１（ｂ）の破線Ｌで示す位置まで、ＣＭＰにより例えば膜厚が７００ｎｍ程度となるまで研磨して形成する。ここでは、強誘電体キャパシタ構造２３０の直上には第２の絶縁膜２３４ｂが残らず除去され、第１の絶縁膜２３４ａの表面がある程度露出するまで研磨する。第２の絶縁膜２３４ｂは、第１の絶縁膜２３４ａの第２の部分上に残存する。このとき、第１の絶縁膜２３４ａにおける第１の部分の上面から第２の絶縁膜２３４ｂの上面にかけて表面平坦化されてなり、第１の絶縁膜２３４ａと、第１の絶縁膜２３４ａの第２の部分上に残る第２の絶縁膜２３４ｂとからなる層間絶縁膜２３４が形成される。
【０１２４】
層間絶縁膜２３４では、強誘電体キャパシタ構造２３０を覆う第１の絶縁膜２３４ａにより強誘電体キャパシタ構造２３０を水分・水素の浸入から十分に防止するとともに、第２の絶縁膜２３４ｂにより優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
ＣＭＰの後に、層間絶縁膜２３４の脱水及び表面改善化を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１２５】
続いて、図２２（ｂ）に示すように、強誘電体キャパシタ２３０の上部電極２３２への各ビア孔２３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜２３４及び水素拡散防止膜２３３をパターニングし、各上部電極２３２の表面の一部を露出させるビア孔２３５ａを形成する。
【０１２６】
続いて、図２３（ａ）に示すように、導電プラグ２１９Ｃへのビア孔２３５ｂを形成する。
詳細には、メモリセル領域において、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜２３４及び保護膜２３３をパターニングし、導電プラグ２１９Ｃの表面の一部を露出させるビア孔２３５ｂを形成する。
【０１２７】
続いて、図２３（ｂ）に示すように、強誘電体キャパシタ２３０の上部電極２３２と接続される導電プラグ２３５Ａ，２３５Ｂ，２３５Ｄ，２３５Ｅと、導電プラグ２１９Ｃと接続される導電プラグ２３５Ｃとを同時形成する。
詳細には、先ず、ビア孔２３５ａ，２３５ｂの壁面を覆うように下地膜（グルー膜）２３５ｃを形成した後、ＣＶＤ法によりグルー膜２３５ｃを介してビア孔２３５ａ，２３５ｂを埋め込むようにＷ膜を形成する。そして、層間絶縁膜２３４をストッパーとして例えばＷ膜及びグルー膜２３５ｃをＣＭＰにより研磨し、ビア孔２３５ａ，２３５ｂ内をグルー膜２３５ｃを介してＷで埋め込む導電プラグ２３５Ａ，２３５Ｂ，２３５Ｃを形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１２８】
続いて、図２４に示すように、導電プラグ２３５Ａ，２３５Ｂ，２３５Ｃとそれぞれ接続される各配線２４１を形成する。
詳細には、先ず、層間絶縁膜２３４上の全面にスパッタ法等によりバリアメタル膜２４２、配線膜２４３及びバリアメタル膜２４４を堆積する。バリアメタル膜２４２としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜２４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜２４４としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。
【０１２９】
次に、反射防止膜として例えばＳｉＯＮ膜又は反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜２４４、配線膜２４３及びバリアメタル膜２４２を配線形状に加工し、導電プラグ２３５Ａ，２３５Ｂ，２３５Ｃとそれぞれと接続される各配線２４１をパターン形成する。なお、配線膜２４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、配線２４１としてＣｕ配線を形成しても良い。
【０１３０】
ここで、図２４では、強誘電体キャパシタ２３０がメモリセルキャパシタとして機能するように、導電プラグ１１９Ａ，１１９Ｂを介して下部電極２３１がソース／ドレイン領域１１８と接続されるとともに、導電プラグ２３５Ａ，２３５Ｂを介して上部電極２３２が配線２４１と接続されている。
【０１３１】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるスタック型のＦＲＡＭを完成させる。
【０１３２】
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造２３０への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜２３４を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高いスタック型のＦｅＲＡＭが実現する。
【０１３３】
なお、本実施形態では、強誘電体膜２２５として単純な平面形状のものを形成する場合について例示したが、単純な平面形状でない誘電体膜を形成してなる、いわゆる立体キャパシタに適用することもできる。
【０１３４】
−変形例−
以下、第２の実施形態の諸変形例について説明する。
これらの変形例では、第２の実施形態と同様にスタック型のＦｅＲＡＭを例示するが、強誘電体キャパシタ構造２３０を覆う層間絶縁膜２３４の構造が異なる点で第２の実施形態と相違する。
【０１３５】
（変形例１）
図２５〜図２７は、第２の実施形態の変形例１によるスタック型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
先ず、第２の実施形態と同様に、図１７（ａ）〜図２１（ａ）の各工程を経る。
【０１３６】
続いて、図２１（ｂ）と同様に、図２５に示すように、全面に第１の絶縁膜２３４ａ及び第２の絶縁膜２３４ｂを順次成膜する。ここで、第１の絶縁膜２３４ａを膜厚９００ｎｍ程度、第２の絶縁膜２３４ｂを膜厚５００ｎｍ程度にそれぞれ形成する。
【０１３７】
続いて、図２６に示すように、第１及び第２の絶縁膜２３４ａ，２３４ｂを研磨して表面平坦化し、層間絶縁膜２３４を形成する。
詳細には、例えば図２５の破線Ｌで示す位置まで、ＣＭＰにより例えば膜厚が７００ｎｍ程度となるまで研磨して形成する。ここでは、第２の絶縁膜２３４ｂが残らず除去され、第１の絶縁膜２３４ａのみが残存するように研磨する。このとき、表面平坦化されてなり、第１の絶縁膜２３４ａのみからなる層間絶縁膜２３４が形成される。
【０１３８】
層間絶縁膜２３４では、極低水分含有量で単独では表面平坦性に劣るはずの第１の絶縁膜２３４ａのみ残存するにも係わらず、強誘電体キャパシタ構造２３０を水分・水素の浸入から十分に防止するとともに、優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
ＣＭＰの後に、層間絶縁膜２３４の脱水及び表面改善化を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１３９】
その後、第２の実施形態と同様に、図２２（ｂ）〜図２４の各工程及び層間絶縁膜や更なる上層配線の形成等の諸工程を経て、図２７に示すように、本例によるスタック型のＦｅＲＡＭを完成させる。
【０１４０】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜２３４を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高いスタック型のＦｅＲＡＭが実現する。
【０１４１】
（変形例２）
図２８〜図３０は、第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
先ず、第２の実施形態と同様に、図１７（ａ）〜図２１（ａ）の各工程を経る。
【０１４２】
続いて、図２８に示すように、強誘電体キャパシタ構造２３０を覆うように全面に、第１の絶縁膜２３４ａと、第１の絶縁膜２３４ａを覆う薄い水素拡散防止膜２５０と、第２の絶縁膜２３４ｂとを順次成膜する。水素拡散防止膜２５０は、Ａｌ2Ｏ3（アルミナ）、Ａｌ窒素酸化物、Ｔａ酸化物、及びＴｉ酸化物よりなる群から選ばれた少なくとも一種の材料、ここではアルミナを材料として、スパッタ法又はＣＶＤ法（例えばＭＯＣＶＤ法）により形成される。ここで、第１の絶縁膜２３４ａを膜厚３００ｎｍ程度、水素拡散防止膜２５０を膜厚５０ｎｍ程度、第２の絶縁膜２３４ｂを膜厚１１００ｎｍ程度にそれぞれ形成する。
【０１４３】
続いて、図２９に示すように、第１の絶縁膜２３４ａを研磨して表面平坦化し、層間絶縁膜２５１を形成する。
詳細には、例えば図２８の破線Ｌで示す位置まで、ＣＭＰにより例えば膜厚が７００ｎｍ程度となるまで研磨して形成する。ここでは、第２の絶縁膜２３４ｂのみを研磨する。このとき、第２の絶縁膜２３４ｂが表面平坦化されてなり、第１の絶縁膜２３４ａ、水素拡散防止膜２５０及び第２の絶縁膜２３４ｂが順次積層されてなる層間絶縁膜２５１が形成される。
【０１４４】
層間絶縁膜２５１では、強誘電体キャパシタ構造２３０を覆う第１の絶縁膜２３４ａ及び水素拡散防止膜２５０により強誘電体キャパシタ構造２３０を水分・水素の浸入から十分に防止するとともに、第２の絶縁膜２３４ａにより優れた表面平坦性が得られる。具体的には、面内膜厚分布率が３％以下となる。
ＣＭＰの後に、層間絶縁膜２５１の脱水及び表面改善化を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【０１４５】
その後、第１の実施形態と同様に、図２２（ｂ）〜図２４の各工程及び層間絶縁膜や更なる上層配線の形成等の諸工程を経て、図３０に示すように、本例によるスタック型のＦｅＲＡＭを完成させる。
【０１４６】
以上説明したように、本例によれば、強誘電体キャパシタ構造２３０への水分・水素の浸入を可及的に防止するも、面内膜厚分布が極めて低く極めて優れた表面平坦性を有する層間絶縁膜２５１を形成し、誘電体特性への影響やコンタクト抵抗のバラツキ等を抑えた信頼性の高いスタック型のＦｅＲＡＭが実現する。
【０１４７】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１４８】
（付記１）半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造を覆うように形成されてなる層間絶縁膜と
を含み、
前記層間絶縁膜は、
前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高く形成されており、水分含有量の低い第１の絶縁材料からなる第１の絶縁膜と、
前記第１の絶縁膜の前記第２の部分上に形成されており、前記よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜と
を有しており、
前記第１の絶縁膜における前記第１の部分の上面から、前記第２の絶縁膜の上面にかけて、表面平坦化されてなることを特徴とする半導体装置。
【０１４９】
（付記２）前記第１の絶縁膜は面内膜厚分布率が５％以下であり、前記第２の絶縁膜は面内膜厚分布率が２％以下であることを特徴とする付記１に記載の半導体装置。
【０１５０】
（付記３）前記層間絶縁膜は、面内膜厚分布率が３％以下であることを特徴とする付記１又は２に記載の半導体装置。
【０１５１】
（付記４）前記キャパシタ膜が強誘電体材料からなることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【０１５２】
（付記５）半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造を覆うように形成されてなる層間絶縁膜と
を含み、
前記層間絶縁膜は、
前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高く形成されており、水分含有量の低い第１の絶縁材料からなる第１の絶縁膜と、
前記第１の層間絶縁膜を覆い、前記キャパシタ構造への水素拡散を防止する機能を有する水素拡散防止膜と、
前記水素拡散防止膜を覆い、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の層間絶縁膜と
を有しており、
前記第２の絶縁膜が表面平坦化されてなることを特徴とする半導体装置。
【０１５３】
（付記６）前記第１の絶縁膜は面内膜厚分布率が５％以下であり、前記第２の絶縁膜は面内膜厚分布率が２％以下であることを特徴とする付記５に記載の半導体装置。
【０１５４】
（付記７）前記層間絶縁膜は、面内膜厚分布率が３％以下であることを特徴とする付記５又は６に記載の半導体装置。
【０１５５】
（付記８）前記キャパシタ膜が強誘電体材料からなることを特徴とする付記５〜７のいずれか１項に記載の半導体装置。
【０１５６】
（付記９）半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造を覆う層間絶縁膜を形成する工程と
を含み、
前記層間絶縁膜を形成する工程は、
水分含有量の低い第１の絶縁材料を用いて、前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高くなるように第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜を形成する工程と、
前記第１の絶縁膜の少なくとも一部が露出するように、前記第１及び第２の絶縁膜を研磨して表面平坦化する工程と
を有し、
少なくとも前記第１の絶縁膜を有する前記層間絶縁膜を形成することを特徴とする半導体装置の製造方法。
【０１５７】
（付記１０）前記第１及び第２の絶縁膜を研磨して表面平坦化する工程において、前記第１の絶縁膜の前記第２の部分上に前記第２の絶縁膜が残存し、前記第１の絶縁膜における前記第１の部分の上面から、前記第２の絶縁膜の上面にかけて表面平坦化することを特徴とする付記９に記載の半導体装置の製造方法。
【０１５８】
（付記１１）前記第１及び第２の絶縁膜を研磨して表面平坦化する工程において、前記第２の絶縁膜を残存させることなく研磨除去し、前記第１の絶縁膜のみで表面平坦化することを特徴とする付記９に記載の半導体装置の製造方法。
【０１５９】
（付記１２）前記第１の絶縁膜は面内膜厚分布率が５％以下であり、前記第２の絶縁膜は面内膜厚分布率が２％以下であることを特徴とする付記９〜１１のいずれか１項に記載の半導体装置の製造方法。
【０１６０】
（付記１３）前記層間絶縁膜は、面内膜厚分布率が３％以下であることを特徴とする付記９〜１２のいずれか１項に記載の半導体装置の製造方法。
【０１６１】
（付記１４）前記第１及び第２の絶縁膜を、共にＴＥＯＳを原料ガスとするプラズマＣＶＤ法によるシリコン酸化膜として形成し、成膜時の圧力を前記第１の絶縁膜の形成時よりも前記第２の絶縁膜の形成時の方が低くなるように調節することを特徴とする付記９〜１３のいずれか１項に記載の半導体装置の製造方法。
【０１６２】
（付記１５）前記第１及び第２の絶縁膜を、共にＴＥＯＳを原料ガスとするプラズマＣＶＤ法によるシリコン酸化膜として形成し、前記原料ガス中の酸素量を前記第１の絶縁膜の形成時よりも前記第２の絶縁膜の形成時の方が少なくなるように調節することを特徴とする付記９〜１４のいずれか１項に記載の半導体装置の製造方法。
【０１６３】
（付記１６）前記層間絶縁膜を形成した後に、当該層間絶縁膜にプラズマ処理を施す工程を更に含むことを特徴とする付記９〜１５のいずれか１項に記載の半導体装置の製造方法。
【０１６４】
（付記１７）前記キャパシタ膜を強誘電体材料から形成することを特徴とする付記９〜１６のいずれか１項に記載の半導体装置の製造方法。
【０１６５】
（付記１８）半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造を覆う層間絶縁膜を形成する工程と
を含み、
前記層間絶縁膜を形成する工程は、
水分含有量の低い第１の絶縁材料を用いて、前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高くなるように第１の絶縁膜を形成する工程と、
前記第１の層間絶縁膜を覆い、前記キャパシタ構造への水素拡散を防止する機能を有する水素拡散防止膜を形成する工程と、
前記水素拡散防止膜を覆い、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を研磨して表面平坦化する工程と
を有し、
前記第１及び第２の絶縁膜と前記水素拡散防止膜とを有する前記層間絶縁膜を形成することを特徴とする半導体装置の製造方法。
【０１６６】
（付記１９）前記第１の絶縁材料は面内膜厚分布率が５％以下のものであり、前記第２の絶縁材料は面内膜厚分布率が２％以下のものであることを特徴とする付記１８に記載の半導体装置の製造方法。
【０１６７】
（付記２０）前記層間絶縁膜は、面内膜厚分布率が３％以下であることを特徴とする付記１８又は１９に記載の半導体装置の製造方法。
【０１６８】
（付記２１）前記キャパシタ膜を強誘電体材料から形成することを特徴とする付記１８〜２０のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１６９】
【図１】本発明における実験結果を示す特性図である。
【図２】第１及び第２の絶縁膜を積層形成した様子を示す概略断面図である。
【図３】積層膜をＣＭＰにより表面平坦化して層間絶縁膜を形成した様子を示す概略断面図である。
【図４】発明態様３の層間絶縁膜を形成する様子を示す概略断面図である。
【図５】第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第１の実施形態によるプレーナ型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図１１】第１の実施形態の変形例１によるプレーナ型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図１２】第１の実施形態の変形例１によるプレーナ型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図１３】第１の実施形態の変形例１によるプレーナ型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図１４】第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図１５】第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図１６】第１の実施形態の変形例２によるプレーナ型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図１７】第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図１８】図１７に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図１９】図１８に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図２０】図１９に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図２１】図２０に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図２２】図２１に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図２４】図２３に引き続き、第２の実施形態によるスタック型のＦｅＲＡＭの製造方法を工程順に示す概略断面図である。
【図２５】第２の実施形態の変形例１によるスタック型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図２６】第２の実施形態の変形例１によるスタック型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図２７】第２の実施形態の変形例１によるスタック型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図２８】第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図２９】第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【図３０】第２の実施形態の変形例２によるスタック型のＦｅＲＡＭの製造方法において、主要工程のみを示す概略断面図である。
【符号の説明】
【０１７０】
１ 基体
２，１３０，２３０ 強誘電体キャパシタ構造
３，１３３ａ，２３４ａ 第１の絶縁膜
４，１３３ａ，２３４ａ 第１の絶縁膜
１０，１１，１２，１３３，２３４，１５１，２５１ 層間絶縁膜
１５０，２５０ 水素拡散防止膜
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造を覆うように形成されてなる層間絶縁膜と
を含み、
前記層間絶縁膜は、
前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高く形成されており、水分含有量の低い第１の絶縁材料からなる第１の絶縁膜と、
前記第１の絶縁膜の前記第２の部分上に形成されており、前記よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜と
を有しており、
前記第１の絶縁膜における前記第１の部分の上面から、前記第２の絶縁膜の上面にかけて、表面平坦化されてなることを特徴とする半導体装置。
【請求項２】
前記層間絶縁膜は、面内膜厚分布率が３％以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャパシタ膜が強誘電体材料からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造を覆うように形成されてなる層間絶縁膜と
を含み、
前記層間絶縁膜は、
前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高く形成されており、水分含有量の低い第１の絶縁材料からなる第１の絶縁膜と、
前記第１の層間絶縁膜を覆い、前記キャパシタ構造への水素拡散を防止する機能を有する水素拡散防止膜と、
前記水素拡散防止膜を覆い、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の層間絶縁膜と
を有しており、
前記第２の絶縁膜が表面平坦化されてなることを特徴とする半導体装置。
【請求項５】
半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造を覆う層間絶縁膜を形成する工程と
を含み、
前記層間絶縁膜を形成する工程は、
水分含有量の低い第１の絶縁材料を用いて、前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高くなるように第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜を形成する工程と、
前記第１の絶縁膜の少なくとも一部が露出するように、前記第１及び第２の絶縁膜を研磨して表面平坦化する工程と
を有し、
少なくとも前記第１の絶縁膜を有する前記層間絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１及び第２の絶縁膜を研磨して表面平坦化する工程において、前記第１の絶縁膜の前記第２の部分上に前記第２の絶縁膜が残存し、前記第１の絶縁膜における前記第１の部分の上面から、前記第２の絶縁膜の上面にかけて表面平坦化することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１及び第２の絶縁膜を研磨して表面平坦化する工程において、前記第２の絶縁膜を残存させることなく研磨除去し、前記第１の絶縁膜のみで表面平坦化することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記層間絶縁膜は、面内膜厚分布率が３％以下であることを特徴とする請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１及び第２の絶縁膜を、共にＴＥＯＳを原料ガスとするプラズマＣＶＤ法によるシリコン酸化膜として形成し、成膜時の圧力を前記第１の絶縁膜の形成時よりも前記第２の絶縁膜の形成時の方が低くなるように調節することを特徴とする請求項５〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造を覆う層間絶縁膜を形成する工程と
を含み、
前記層間絶縁膜を形成する工程は、
水分含有量の低い第１の絶縁材料を用いて、前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高くなるように第１の絶縁膜を形成する工程と、
前記第１の層間絶縁膜を覆い、前記キャパシタ構造への水素拡散を防止する機能を有する水素拡散防止膜を形成する工程と、
前記水素拡散防止膜を覆い、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を研磨して表面平坦化する工程と
を有し、
前記第１及び第２の絶縁膜と前記水素拡散防止膜とを有する前記層間絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造を覆うように形成されてなる層間絶縁膜と
を含み、
前記層間絶縁膜は、
前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高く形成されており、水分含有量の低い第１の絶縁材料からなる第１の絶縁膜と、
前記第１の絶縁膜の前記第２の部分上に形成されており、前記よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜と
を有しており、
前記第１の絶縁膜における前記第１の部分の上面から、前記第２の絶縁膜の上面にかけて、表面平坦化されてなることを特徴とする半導体装置。
【請求項２】
前記層間絶縁膜は、面内膜厚分布率が３％以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャパシタ膜が強誘電体材料からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造と、
前記キャパシタ構造を覆うように形成されてなる層間絶縁膜と
を含み、
前記層間絶縁膜は、
前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高く形成されており、水分含有量の低い第１の絶縁材料からなる第１の絶縁膜と、
前記第１の層間絶縁膜を覆い、前記キャパシタ構造への水素拡散を防止する機能を有する水素拡散防止膜と、
前記水素拡散防止膜を覆い、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の層間絶縁膜と
を有しており、
前記第２の絶縁膜が表面平坦化されてなることを特徴とする半導体装置。
【請求項５】
半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造を覆う層間絶縁膜を形成する工程と
を含み、
前記層間絶縁膜を形成する工程は、
水分含有量の低い第１の絶縁材料を用いて、前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高くなるように第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜を形成する工程と、
前記第１の絶縁膜の少なくとも一部が露出するように、前記第１及び第２の絶縁膜を研磨して表面平坦化する工程と
を有し、
少なくとも前記第１の絶縁膜を有する前記層間絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１及び第２の絶縁膜を研磨して表面平坦化する工程において、前記第１の絶縁膜の前記第２の部分上に前記第２の絶縁膜が残存し、前記第１の絶縁膜における前記第１の部分の上面から、前記第２の絶縁膜の上面にかけて表面平坦化することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１及び第２の絶縁膜を研磨して表面平坦化する工程において、前記第２の絶縁膜を残存させることなく研磨除去し、前記第１の絶縁膜のみで表面平坦化することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記層間絶縁膜は、面内膜厚分布率が３％以下であることを特徴とする請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１及び第２の絶縁膜を、共にＴＥＯＳを原料ガスとするプラズマＣＶＤ法によるシリコン酸化膜として形成し、成膜時の圧力を前記第１の絶縁膜の形成時よりも前記第２の絶縁膜の形成時の方が低くなるように調節することを特徴とする請求項５〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、
前記キャパシタ構造を覆う層間絶縁膜を形成する工程と
を含み、
前記層間絶縁膜を形成する工程は、
水分含有量の低い第１の絶縁材料を用いて、前記キャパシタ構造を覆い、当該キャパシタ構造の上方に位置する第１の部分がその他の第２の部分よりも高くなるように第１の絶縁膜を形成する工程と、
前記第１の層間絶縁膜を覆い、前記キャパシタ構造への水素拡散を防止する機能を有する水素拡散防止膜を形成する工程と、
前記水素拡散防止膜を覆い、前記第１の絶縁材料よりも水分含有量が高く面内膜厚分布率が小さい第２の絶縁材料からなる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を研磨して表面平坦化する工程と
を有し、
前記第１及び第２の絶縁膜と前記水素拡散防止膜とを有する前記層間絶縁膜を形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２００８−１３５６６９（Ｐ２００８−１３５６６９Ａ）
【公開日】平成２０年６月１２日（２００８．６．１２）
【国際特許分類】
【出願番号】特願２００６−３２２３９８（Ｐ２００６−３２２３９８）
【出願日】平成１８年１１月２９日（２００６．１１．２９）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年６月１２日（２００８．６．１２）
【国際特許分類】
【出願日】平成１８年１１月２９日（２００６．１１．２９）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＦＲＡＭ
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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