【課題】ＳＯＩ層の膜厚が薄膜化してもＭＯＳトランジスタの駆動能力の向上を図ることができる半導体装置及びその製造方法を得る。
【解決手段】ＮＭＯＳ形成領域Ａ１に形成されるＮＭＯＳトランジスタＱ１１において、ソース・ドレイン領域１５は埋め込み酸化膜４を貫通して半導体基板１の閾値電圧制御拡散層１８に達して形成される。ＰＭＯＳ形成領域Ａ２に形成されるＰＭＯＳトランジスタＱ２１において、ソース・ドレイン領域２５は埋め込み酸化膜４を貫通して半導体基板１の閾値電圧制御拡散層２８に達して形成される。 （もっと読む）

【課題】メモリセル領域とその周辺回路領域とを含んで構成される半導体装置において、メモリを構成するＭＯＳＦＥＴのしきい値のばらつきを小さくできる半導体装置を提供する。
【解決手段】それぞれＭＯＳＦＥＴを有してなる複数のメモリセルが形成されたメモリセル領域とＭＯＳＦＥＴを回路が形成された周辺回路領域を備えた半導体装置において、メモリセル領域のＭＯＳＦＥＴは、周辺回路領域の少なくとも一部のＭＯＳＦＥＴとは異なるゲート構造を有し、ゲート絶縁膜及びゲート電極のうちの少なくとも一方の組成が一部のＭＯＳＦＥＴとは異なる。 （もっと読む）

【課題】素子の閾値電圧の上昇を抑制し、隣り合う素子の閾値電圧のミスマッチを防ぐ半導体装置を提供する。
【解決手段】基板１は、絶縁膜２上に素子形成膜を備えている。第１のボディ領域３１は、素子形成膜に形成されている。第１の素子は、素子形成膜に形成され絶縁膜に到達した第１の不純物拡散層９と、素子形成膜に形成され絶縁膜に到達していない第２の不純物拡散層７とを有している。第２の素子は、第１の素子に隣接し、素子形成膜に形成される第２のボディ領域３１と、第２の不純物拡散層７と、素子形成膜に形成され絶縁膜に到達した第３の不純物拡散層９とを有する。接続部１２は、素子形成膜における第２の不純物拡散層の下方に形成され、第１の素子のボディ領域と第２の素子のボディ領域とを電気的に接続する。 （もっと読む）

【課題】シェアードコンタクトホールの開口不良を抑制できる半導体装置およびフォトマスクを提供する。
【解決手段】シェアードコンタクトホールＳＣ１、ＳＣ２は、ゲート電極層ＧＥ１、ＧＥ２とドレイン領域ＰＩＲとの双方に達している。平面視において、ゲート電極層ＧＥ１、ＧＥ２の一方側壁Ｅ２が、一方側壁Ｅ１の仮想延長線Ｅ１ａよりも他方側壁Ｅ４側にずれて位置している。平面視において、ゲート電極層ＧＥ１、ＧＥ２のシェアードコンタクトホールＳＣ１、ＳＣ２が達する部分の線幅Ｄ１の中心線（Ｃ２−Ｃ２）が、ゲート電極層ＧＥ１、ＧＥ２のチャネル形成領域ＣＨＮ１、ＣＨＮ２上に位置する部分の線幅Ｄ２の中心線（Ｃ１−Ｃ１）に対してずれて位置している。 （もっと読む）

【課題】例えば、ＳＲＡＭ等の高集積回路において、スイッチング速度を低下させずに、リーク電流（スタンバイ電流）を低減できる半導体装置およびその製造方法を提供する。
【解決手段】第１トランジスタ構造Ｑ１および第２トランジスタ構造Ｑ２は、ソース・ドレイン領域１５ｂを共有している。第１トランジスタ構造Ｑ１のゲート電極２０は、Ｗ（タングステン）で構成し、一方、第２トランジスタ構造Ｑ２のゲート電極１０は、ｎ型Ｓｉで構成することにより、Ｗ（タングステン）の仕事関数はｎ型Ｓｉの仕事関数より大きいことから、第１トランジスタ構造Ｑ１の閾値電圧は、第２トランジスタ構造Ｑ２の閾値電圧より高くなる。 （もっと読む）

【課題】
電流方向を反転した時の特性が異なるＭＯＳトランジスタを含む半導体装置を提供する。
【解決手段】
半導体基板に形成された、第１導電型を有する複数の活性領域と、第１導電型を有する複数の活性領域の１つである第１活性領域の中間位置を横断して形成され、下方に第１チャネルを画定する第１絶縁ゲート電極と、第１絶縁ゲート電極の両側の第１活性領域中に形成され、第１導電型と逆の第２導電型を有する、一対の第１電流端子領域と、を有する半導体装置であって、第１絶縁ゲート電極の平面視形状が、一対の電流端子領域の一方に向かって凸の凸部と、他方に向かって凹の凹部とを有し、凸部と凹部とがチャネル幅方向で整合しており、第１電流端子領域の一方から他方に第２導電型キャリアを輸送するときの電気抵抗値と、第１電流端子領域の他方から一方に第２導電型キャリアを輸送するときの電気抵抗値が異なる。 （もっと読む）

【課題】極めて簡素な構成で製造工程及び製造コストの増加を招くことなく記憶ノードの容量を大幅に増加させ、更なる微細化の要請にも充分応えることを可能とする。
【解決手段】各インバータＩＶ１，ＩＶ２の記憶ノードＳＮ１，ＳＮ２と電気的に接続されるように、各記憶ノードＳＮ１，ＳＮ２の上層部分にそれぞれ導電層ＣＬ１，ＣＬ２を配置する。当該上層部分やその隣接層部分にはＶ_DD層及びＶ_SS層が配置されており、導電層ＣＬ１，ＣＬ２とＶ_DD層及びＶ_SS層との間、及び導電層ＣＬ１，ＣＬ２同士で容量結合して寄生容量が生じる。この構成により、記憶ノードＳＮ１，ＳＮ２の容量が増加することになる。 （もっと読む）

【課題】製造工程においてマスクが位置ずれしてもトランジスタ特性のバラツキを抑制できる半導体記憶装置及びその製造方法を提供する。
【解決手段】第１及び第２ドライバトランジスタ、第１及び第２ロードトランジスタ、第１及び第２転送トランジスタの６個のトランジスタを有するメモリセルが複数個集積され、第１転送トランジスタＴＴｒ１、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２及び第２転送トランジスタＴＴｒ２が、半導体基板に直線状に区分された第１半導体領域（Ｐ）において直列に接続されて配置され、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２が半導体基板に区分された第２半導体領域（Ｎ１）と第３半導体領域（Ｎ２）にそれぞれ配置され、第１半導体領域（Ｐ）が、第２半導体領域（Ｎ１）と第３半導体領域（Ｎ２）の間に挟まれるレイアウトとなっている。 （もっと読む）

【課題】動作マージンを改善することのできる半導体記憶装置およびその製造方法を提供する。
【解決手段】 半導体記憶装置は、スタティック型のメモリセル１を含む半導体記憶装置である。メモリセル１は、ノード５１と、ノード５２と、ｐ型トランジスタＬＴ１と、ｎ型トランジスタＡＴ１とを有している。ノード５１は、データに応じた電荷を保持する。ノード５２は、上記データが反転された反転データに応じた電荷を保持する。ｐ型トランジスタＬＴ１は、ドレインがノード５１に電気的に接続されている。ｎ型トランジスタＡＴ１は、ドレインがノード５１に電気的に接続されている。ｐ型トランジスタＬＴ１のゲート絶縁膜はｎ型トランジスタＡＴ１のゲート絶縁膜よりも厚く、かつｎ型トランジスタＡＴ１の実効チャネル長はｐ型トランジスタＬＴ１の実効チャネル長よりも長い。 （もっと読む）

【課題】複数の導電層を電気的に接続するコンタクト部の近傍におけるリーク電流を効果的に抑制可能な半導体装置を提供する。
【解決手段】半導体基板１の主表面に形成され、低濃度不純物領域５ｂと高濃度不純物領域５ａとを有する不純物領域と、低濃度不純物領域５ｂと隣り合う位置の上記主表面上に形成されたゲート電極４と、ゲート電極４の一方の側壁上に形成されたサイドウォール絶縁膜１２ａ，１２ｂと、低濃度不純物領域５ｂ上からゲート電極４の他方の側壁上に延在し高さの低いサイドウォール絶縁膜１２ａ，１２ｂと、この高さの低いサイドウォール絶縁膜１２ａ，１２ｂと低濃度不純物領域５ｂとを覆いゲート電極４の他方の側壁に達するシリコン窒化膜９ａと、シリコン窒化膜９ａを覆うように形成され上記不純物領域とゲート電極４との双方と電気的に接続されたプラグ１１とを備える。 （もっと読む）

【課題】ＭＯＳＦＥＴにおいて、ショートチャネル効果の抑制と移動度向上を両立させることを可能とする。
【解決手段】半導体基板１３上にダミーゲート絶縁膜３１を介してダミーゲート３４を形成する工程と、ダミーゲート３４の両側の半導体基板１３にソース・ドレイン不純物領域２３，２４を形成する工程と、ダミーゲート３４の両側の半導体基板１３上にエクステンション領域２５，２６を形成する工程と、ダミーゲート３４直下のソース側にソース不純物領域２３のオーバーラップ領域２７を形成する工程と、ダミーゲート３４を除去し、該除去領域に露出したダミーゲート絶縁膜３１を除去する工程と、除去領域に露出した半導体基板１３にリセス形状１５を形成する工程と、リセス形状１５を形成した半導体基板１３上にゲート絶縁膜２１とゲート電極２２とを順次形成する工程とを備えている。 （もっと読む）

【課題】駆動能力を高めることができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置５００ａにおいては、基板１０上に、ゲート酸化膜３１およびポリシリコン層３０を順次積層させたゲート構造が配置されている。ゲート構造の側面に沿って酸化膜４０が配置され、酸化膜４０の側面および基板１０の上面に沿って酸化膜５０が配置されている。酸化膜４０，５０からなるサイドウォール酸化膜において、ゲート構造の側面に沿った第１の層の厚みの最小値は、基板１０の上面に沿った第２の層の厚みより小さい。 （もっと読む）

【課題】製造コスト増加を抑制することができるＳＲＡＭ型半導体記憶装置の提供。
【解決手段】データを記憶する記憶回路と、第１アクセストランジスタと第２アクセストランジスタとを備え、データの読み出しと書き込みを制御するアクセス制御回路と、記憶回路とアクセス制御回路とに接地電圧を供給する接地電圧供給領域と、第１アクセストランジスタに備えられた第１ゲート電極と第１アクセストランジスタに備えられた第２ゲート電極とを接続する第２導電型のポリシリコン８とを具備するＳＲＡＭ型半導体記憶装置を構成する。その接地電圧供給領域１５は、接地電圧を供給する接地電圧供給コンタクトに接続され、一部分が第２導電型の半導体２２であり一部分を除く他の部分が第１導電型の半導体１５で構成される。 （もっと読む）

【課題】Ｓｉ（１１０）基板に形成され、シリサイド化されたソース／ドレイン領域を有するＮチャネルＭＩＳＦＥＴにおいて、オフリーク電流を抑制する。
【解決手段】半導体装置は、面方位が（１１０）面たる主表面を有する半導体基板上に形成され、ソース領域およびドレイン領域の少なくとも一方の上部にニッケルまたはニッケル合金のシリサイドを有するＮチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備える。そのうちチャネル幅が４００ｎｍ未満であるＮチャネルＭＩＳＦＥＴは、チャネル長方向を結晶方位＜１００＞となるようにレイアウトする。 （もっと読む）

【課題】直接相互拡散による特性劣化を低減することの可能な半導体装置を提供する。
【解決手段】ｐ型ポリシリコン層１４Ａ１およびシリサイド層１４Ａ２を有するゲート電極１４Ａと、ｎ型ポリシリコン層１４Ｂ１およびシリサイド層１４Ｂ２を有するゲート電極１４Ａとを備える。ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１は、互いに接合された接続部Ｐを素子分離層１２の直上に有し、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１の少なくとも一方は、素子分離層１２の直上に狭窄部１７を有する。狭窄部１７は、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち素子分離層１２との非対向領域の幅方向断面積よりも小さな幅方向断面積を有する。 （もっと読む）

【課題】セルサイズを縮小することのできるＳＲＡＭを提供する。
【解決手段】駆動ＭＩＳＦＥＴおよび転送ＭＩＳＦＥＴの上部には、縦型ＭＩＳＦＥＴ
が形成されている。縦型ＭＩＳＦＥＴは、下部半導体層（ドレイン）５７、中間半導体層
５８、上部半導体層（ソース）５９を積層した四角柱状の積層体（Ｐ_１、Ｐ_２）と、この積層体（Ｐ_１、Ｐ_２）の側壁にゲート絶縁膜６３を介して形成されたゲート電極６６とによって構成されている。縦型ＭＩＳＦＥＴは、下部半導体層５７がドレインを構成し、中間半導体層５８が基板（チャネル領域）を構成し、上部半導体層５９がソースを構成している。下部半導体層５７、中間半導体層５８、上部半導体層５９の夫々は、シリコン膜で構成され、下部半導体層５７および上部半導体層５９はｐ型にドープされ、ｐ型シリコン膜で構成される。 （もっと読む）

【課題】過渡応答が良いノイズ低減対策用のキャパシタを歩留まり良く形成する。
【解決手段】電源電位（ＶＤＤ）が印加される配線Ｍａおよび接地電位（ＧＮＤ）が印加される配線Ｍｂ上に窒化シリコン膜を堆積することによりキャパシタ絶縁膜ＣＺを形成し、このキャパシタ絶縁膜ＣＺ上にタングステン膜を堆積し、エッチングすることによりフローティング電極ＦＥを形成する。このフローティング電極ＦＥは、配線ＭａおよびＭｂ上に、分割された状態で延在している。この配線Ｍａ、Ｍｂ、キャパシタ絶縁膜ＣＺおよびフローティング電極ＦＥからなるキャパシタＣａ_１とＣａ_２により電源ノイズを低減することができる。また、フローティング電極ＦＥを分割したので、歩留まりの向上を図ることができる。 （もっと読む）

【課題】閾値の変動や接合リークの増大、コスト増加を招くことなく内部容量を増加することが可能なＳＲＡＭセルを提供する。
【解決手段】ドライバトランジスタＤＴ１、ＤＴ２、ロードトランジスタＬＴ１、ＬＴ２を含み、データを与えられて保持するデータ保持部と、データ保持部とビット線対ＢＬ、／ＢＬとの間にソース、ドレインが接続され、ゲートがワード線に接続されたトランスファゲートトランジスタＴＧＴ１、ＴＧＴ２を含み、ビット線対から転送されてきたデータをデータ保持部に転送し、あるいはデータ保持部に保持されたデータを与えられてビット線対に転送するデータ転送部とを備え、ドライバトランジスタとロードトランジスタの少なくともいずれか一つが、トランスファトランジスタよりゲートとソースとの間の容量、及びゲートとドレインとの間の容量が大きいことを特徴とする。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリの製造プロセスを大幅に変更することなく、１つの基板上に互いにメモリ機能の異なる複数種類のメモリを搭載する半導体装置を製造し、半導体装置の多機能化を実現することのできる技術を提供する。
【解決手段】第１導体膜によりＭＯＮＯＳセルの選択用ｎＭＩＳの選択ゲート電極４ｍと、ＤＲＡＭセルの選択用ｎＭＩＳのゲート電極４ｄと、ＦＬＡＳＨセルのメモリＭＩＳの浮遊ゲート電極４ｆとを形成し、第２導体膜によりＭＯＮＯＳセルのメモリ用ｎＭＩＳのメモリゲート電極ＭＧと、ＤＲＡＭセルの容量電極１１ｄと、ＦＬＡＳＨセルのメモリＭＩＳの制御ゲート電極１１ｆとを形成し、絶縁膜１０ｂ、電荷蓄積層ＣＳＬおよび絶縁膜１０ｔからなる積層膜によりＭＯＮＯＳセルの電荷保持用絶縁膜、ＤＲＡＭセルの容量絶縁膜およびＦＬＡＳＨセルの層間絶縁膜を形成することにより、半導体基板１に、ＭＯＮＯＳセル、ＤＲＡＭセルおよびＦＬＡＳＨセルを搭載する半導体装置を製造する。 （もっと読む）

【課題】ボディーコンタクトを有する半導体装置の製造において、通常のコンタクトホールへのレジストプラグ埋め込みを行わずに、ボディーコンタクト形成のエッチングによる活性領域のダメージを防止し、且つ形成面積の増大を抑制する。
【解決手段】
分離絶縁膜１４の下のＳＯＩ層１３にまで達する第１のコンタクト４５ａと、活性領域２１の上面まで達する第１のコンタクト４２ａとを、それぞれ異なるパターンのマスクを用いた別々のエッチング工程により形成する。 （もっと読む）