【課題】電源が切れても記憶状態を保持することができ、且つ揮発性メモリと同程度のコストで製造でき、且つ読み出しまたは書き込みの速度が揮発性メモリと同程度の半導体記憶装置を提供することを課題とする。
【解決手段】メモリセルを選択するためのトランジスタと、メモリセルの記憶状態を保持するためのラッチ回路を有し、ラッチ回路を構成するインバーター回路の高電位電源側にはダイオードが接続され、ラッチ回路に容量素子が接続される構成とする。ラッチ回路を具備する半導体記憶装置において、電源が切られた状態でもラッチ回路に接続された容量素子が電位を保持し、そしてラッチ回路を構成するインバーター回路の高電位電源側に接続されたダイオードが容量素子に保持された電荷のリークを防ぐことが出来る。その結果、不揮発性を有する半導体記憶装置を安価に提供することができる。 （もっと読む）

【課題】半導体基板の素子形成面に大きな段差が生じる場合でも、段差部底面の所望の部位に不純物を導入し得る半導体装置およびその製造方法を提供する。
【解決手段】同一極性の２つのMOS トランジスタがそれぞれのソース・ドレイン領域の各一方の不純物拡散層を共有するとともに２つのMOS トランジスタの各ポリシリコンゲート同士が隣り合う部分を有する半導体装置において、２つのMOS トランジスタの各ポリシリコンゲート１１の高さが150nm 以上、隣り合うポリシリコンゲート相互の間隔が87nm 以下であって、２つのMOS トランジスタで共有される不純物拡散層１５１は、拡散層表面部の不純物濃度が拡散層内部で最も高い。 （もっと読む）

半導体素子（１０）を半導体層（１６）に形成する。ゲート誘電体層（１８）を該半導体層の上に形成する。ゲート材料層（２０）を該ゲート誘電体層の上に形成する。該ゲート材料層をパターニングしてゲート構造（２０）を形成する。該ゲート構造をマスクとして使用して、該半導体層へのイオン注入（２４）を行なう。第１のパターニング済みゲート構造（２０）及びトレンチ（４２）を該半導体層（１６）に、該半導体層の第１部分（２８）及び第２部分（３０）、及び該ゲートを取り囲むように形成するために、該ゲート構造（２０）及び該半導体層（１６）を貫通するエッチングを行なう。該トレンチ（４２）に絶縁材料（４６）を充填する。
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【課題】トランジスタサイズの異なるメモリ、ロジックなどを混載する半導体装置において、トランジスタサイズに依存することなく、所望のチャネル幅が得られる拡散層を形成することが可能な半導体装置およびその製造方法を提供する。
【解決手段】第１の領域に形成され、第１のゲート電極３を有する第１のトランジスタ素子と、第２の領域に形成され、第１のゲート電極１３よりゲート幅が大きい第２のゲート電極を有する第２のトランジスタ素子と、第１のゲート電極３の側面に形成された第１の側壁４と、第２のゲート電極１３の側面に形成され、第１の側壁４より厚い第２の側壁１４と、第１のゲート電極３、第２のゲート電極１３のそれぞれ直下領域を挟むように形成される第１の拡散層５、第２の拡散層１５を備える。 （もっと読む）

【課題】ＳＲＡＭセルの形成面積の縮小化を図りつつ、各トランジスタの電気的特性のばらつきを抑制する。
【解決手段】ＳＯＩ基板に形成されたＳＲＡＭセルにおいて、ドライバトランジスタＱ２のドレイン領域（アクセストランジスタＱ１のソース／ドレイン領域でもある）とロードトランジスタＱ３のドレイン領域との電気的接続、およびドライバトランジスタＱ５のドレイン領域（アクセストランジスタＱ４のソース／ドレイン領域でもある）とロードトランジスタＱ６のドレイン領域との電気的接続を、それぞれ部分トレンチ分離である分離酸化膜４の下のＳＯＩ層３を用いて形成した配線構造体１５、１６により行う。 （もっと読む）

【課題】垂直方向のチャンネルを有するアクセス素子、これを含む半導体装置、及びアクセス素子の形成方法が開示される。
【解決手段】アクセス素子及びこれを形成する方法において、アクセス素子は、下部ソース／ドレイン領域と上部ソース／ドレイン領域を分離する垂直方向のチャンネル、チャンネル上に具備されるゲート絶縁膜、ゲート絶縁膜を横切って前記チャンネルを連結する一体型ゲート電極／連結ラインを含み、一体型ゲート電極／連結ラインはゲート絶縁膜と隣接するように具備され、下部ソース／ドレインの一部と少なくともオーバーレイされるディセンディングリップ領域を含むことができる。 （もっと読む）

【課題】セル面積の増大を抑制して書き込み特性の向上とデータ読み出し時における安定性を確保することが可能なスタティック型半導体記憶装置を提供する。
【解決手段】第１の転送トランジスタＮ１は、第１のビット線に接続された第１の拡散層１６ｂと、第１の記憶ノードに接続された第２の拡散層１６ａを有し、第１の拡散層１６ｂは基板１１に設けられ、第２の拡散層１６ａは、基板１１に設けられた凹部２１の底部内に設けられ、第１の転送トランジスタＮ１のチャネル領域ＣＨは第２の拡散層１６aと、第１の記憶ノード方向にオフセットされ、オフセット部が抵抗Ｒ１として機能する。 （もっと読む）

【課題】ＣＰＵ搭載無線タグのメモリ内のデータの書き換えを可能にした上で、ＣＰＵシステムを高速化し、無線タグの通信性能の向上を行う。
【解決手段】ＣＰＵが搭載されている無線タグにＲＦバッテリー付きのＳＲＡＭを搭載することで、ＣＰＵシステムの高速化による通信性能を向上させる。また、ＣＰＵ搭載無線タグのメモリ内のデータの書き換えを可能にした。ＲＦバッテリーは、アンテナ回路と、電源部と、蓄電装置と、を有する。ＳＲＡＭとＲＦバッテリーとを組み合わせることで、ＳＲＡＭに不揮発性メモリとしての機能を持たせる。 （もっと読む）

【課題】 開口部ＴＨの形成時におけるサイドウォールの膜減りにより、共通コンタクトの形成部分で配線層から半導体基板のウェル領域に電流漏れが生じるおそれがある。
【解決手段】 第１トランジスタのゲート電極と第２トランジスタの拡散領域とを第１開口部内で接続する第１配線層を備えるＳＲＡＭセルであって、第１配線層は、第１開口部内において、第１トランジスタ及び第２トランジスタが形成される半導体基板の主面と離間して形成される。 （もっと読む）

【課題】 メモリセルのように実質的に同一の複数の回路が反復して配置されている半導体装置の集積度を高める。
【解決手段】 繰返単位に含まれるメモリセルの各々が、第１導電チャネルＭＯＳを含む。第１の方向に並んだ複数の繰返単位の間に、第２導電型のウェルタップ領域を含むつなぎ部が設けられている。第１の方向に並んだ複数の繰返単位及びつなぎ部にまたがって第２導電型ウェル領域が形成されている。つなぎ部に隣接するメモリセルに含まれ、ウェルタップ領域に隣接して設けられた第１導電チャネルＭＯＳのソース領域から、ウェルタップ領域まで広がる領域を、金属シリサイド層が覆う。金属シリサイド層に接続された層間接続部材が設けられている。層間接続部材は、金属シリサイド層を介して、ソース領域とウェルタップ領域との双方に電気的に接続される。複数の繰返単位は、つなぎ部に隣接しないメモリセルを少なくとも１つ有する。 （もっと読む）

【課題】異なる垂直寸法のフィンを有するトリプル・ゲート・フィンＦＥＴおよびダブル・ゲート・フィン・ＦＥＴを含む半導体構造体と、半導体構造体の製造方法とを提供する。
【解決手段】垂直寸法を小さくすることが望まれる選ばれた半導体フィン１３’の底部部分３３にゲルマニウムを含む注入化学種が注入される。注入化学種を有する選ばれた半導体フィン１３’の底部部分３３は、注入化学種が存在しない半導体材料、すなわちその半導体フィンの上部部分２３と、注入化学種が存在しない他の半導体フィン１３との半導体材料に対して選択的にエッチングされる。従って、結果として、同じ半導体基板上に、完全な垂直寸法フィンを有しオン電流が高いＦｉｎＦＥＴと、垂直寸法が小さくなりオン電流が低いフィンＦＥＴとが得られる。注入化学種の深さを調節することによって、選ばれたフィンＦＥＴの中の半導体フィンの垂直寸法を調節することができる。 （もっと読む）

【課題】ＳＯＩ基板上に形成され、インバータを有する半導体装置のリーク電流の低減を図る。
【解決手段】半導体基板と、その上に形成された絶縁膜と、さらに、その上に設けられた半導体膜とを有するＳＯＩ基板上に形成され、交差接続されたインバータＩＮＶ１、ＩＮＶ２を有する論理回路であって、インバータＩＮＶ１を構成するｎチャネル型ＭＩＳＦＥＴＴＮ１およびｐチャネル型ＭＩＳＦＥＴＴＰ１の半導体基板に位置するバックゲート部７Ａを同電位とするとともにインバータＩＮＶ２の出力に接続し、インバータＩＮＶ２を構成するｎチャネル型ＭＩＳＦＥＴＴＮ２およびｐチャネル型ＭＩＳＦＥＴＴＰ２の半導体基板に位置するバックゲート部７Ｂを同電位とするとともにインバータＩＮＶ１の出力に接続する。 （もっと読む）

【課題】 セルの面積を大きくすることなく、かつ動作の安定性に優れた半導体装置を提供する。
【解決手段】 メモリセルが、第１及び第２のインバータ、及び第１及び第２の転送トランジスタを含む。第１の転送トランジスタは、半導体基板の表層部のうち一部の領域に形成された第１のウェル内に配置されている。第１のインバータの抵抗素子は、第１の転送トランジスタのドレインと第１のウェルとに逆方向バイアスを印加したときのリーク電流密度が、第１の転送トランジスタのソースと第１のウェルとに同一電圧の逆方向バイアスを印加したときのリーク電流密度よりも大きくなるような第１の高リーク電流構造を含む。第１の高リーク電流構造は、ドレインと第１のウェルとの界面に配置され、第１導電型の不純物濃度が第１のウェルの不純物濃度よりも高い高濃度領域を含む。第２の高リーク電流構造も同様の構成である。 （もっと読む）

【課題】ランダム成分によるトランジスタ特性のばらつきを抑制した、レトログレードチャネル構造を有するＭＩＳトランジスタを備えた半導体装置及びその製造方法を提供することにある。
【解決手段】レトログレードチャネル構造を有する第１のＭＩＳトランジスタのチャネル領域４ａを、通常の表面チャネル構造を有する第２のＭＩＳトランジスタの厚い第２のゲート絶縁膜３ｃ、３ｄの形成後に形成する。第２のＭＩＳトランジスタのチャネル領域４ｃ、４ｄは、第２のゲート絶縁膜３ｃ、３ｄが形成される前に形成される。 （もっと読む）

【課題】電流駆動能力を向上させ、リーク電流を防止する半導体記憶装置とその製造方法を提供する。
【解決手段】半導体基板の第１活性領域上に第１ゲート絶縁膜を介し、第２活性領域上に第２ゲート絶縁膜を介して形成され、第１Ｎチャネルトランジスタと第１Ｐチャネルトランジスタを構成する第１ゲート電極が、第２チャネルトランジスタの第２Ｐ型ソースドレインと接続され、半導体基板の第３活性領域上に第３ゲート絶縁膜を介し、第４活性領域上に第４ゲート絶縁膜を介して形成され、第２Ｎチャネルトランジスタと第２Ｐチャネルトランジスタを構成する第２ゲート電極が、第１Ｐチャネルトランジスタの第１Ｐ型ソースドレインと接続され、第２および第４ゲート絶縁膜は、第１および第３ゲート絶縁膜よりも厚く、各チャネルトランジスタを被覆して、各活性領域に対して応力を与える応力膜が形成されている。 （もっと読む）

【課題】ＳＲＡＭの蓄積ノード間容量と、アナログ容量を有する素子とを単一の基板上に形成した半導体集積回路装置の性能の向上を図る。
【解決手段】メモリセル形成領域（ＳＲＡＭ）の一対のｎチャネル型ＭＩＳＦＥＴ上の酸化シリコン膜２１中にプラグＰ１を形成し、酸化シリコン膜２１およびプラグＰ１の上部に、一対のｎチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとを接続する局所配線ＬＩｃ（Ｍ０ｃ）を形成した後、さらに、この上部に、容量絶縁膜２３および上部電極２４を形成し、また、アナログ容量形成領域（Ａｎａｌｏｇ Ｃａｐａｃｉｔｏｒ）の酸化シリコン膜２１およびこの膜中のプラグＰ１上に、メモリセル形成領域に形成される前記局所配線、容量絶縁膜および上部電極と同一工程で、局所配線ＬＩｃ（Ｍ０ｃ）、容量絶縁膜２３および上部電極２４を形成する。 （もっと読む）

【課題】ＭＯＳＦＥＴにおいて、ショートチャネル効果の抑制と移動度向上を両立させることを可能とする。
【解決手段】第１半導体面１１とこの面につながる面であり、かつ該第1半導体面に対して傾斜を有する第２半導体面１２を有する半導体領域１０と、第１、第２半導体面１１、１２上にゲート絶縁膜２１を介して第１、第２半導体面１１、１２境界上に設けられたゲート電極２２と、ゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするように半導体領域１０に形成されたソース不純物領域２３と、少なくとも第２半導体面１２直下の半導体領域１０に設けられたドレイン不純物領域２４と、ドレイン不純物領域２４と半導体領域１０との接合界面Ｊｄが、ソース不純物領域２３と半導体領域１０との接合界面Ｊｓより、第１、第２半導体面１１、１２の境界Ｂに近い状態に形成されている。 （もっと読む）

【課題】消費電力の低下が可能な半導体装置及びメモリ回路、並びにこれらの動作方法を提案することを課題とする。
【解決手段】演算回路１０２と制御回路１０３とを具備する演算処理回路１０１と、ＲＯＭ１０５とＲＡＭ１０６とを具備するメモリ回路１０４とを有し、演算処理回路１０１とメモリ回路１０４は、アドレスバス１０７及びデータバス１０８を介して接続され、ＲＯＭ１０５は、演算処理回路１０１を用いて実行される機械語プログラムのデータが格納されており、ＲＡＭ１０６は、複数のバンクを有し、機械語プログラムが実行した際の処理データが、複数のスタックに分割されて複数のバンクに格納され、複数のバンクに格納される複数のスタックにおいて、機械語プログラム終了まで使用されないスタックが省かれ、連続したスタックが同一のバンクに書き込まれるように、機械語プログラムに基づいて演算処理回路が動作する。 （もっと読む）

【課題】微細化に伴いトランジスタの特性ばらつきが増加するのを抑制することが可能な半導体記憶装置を提供する。
【解決手段】本発明のメモリセルＭＣにおいては、アクセストランジスタＮＱ３とドライバトランジスタＮＱ１とのチャネル幅ＷｄｒおよびＷａｃの関係をアクセストランジスタのチャネル幅Ｗａｃをドライバトランジスタのチャネル幅Ｗｄｒよりも大きくする。すなわち、アクセストランジスタＮＱ３は、最小設計寸法で設計されたドライバトランジスタＮＱ１よりもチャネル面積を増加させることができるためすなわちＬＷの面積を増加させることができるためアクセストランジスタＮＱ３の特性ばらつきの増加を抑制することが可能となる。 （もっと読む）

【課題】ＳＲＡＭ部とロジック部とを有する半導体装置において、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させることなく、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタ及びＳＲＡＭ部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性を確保する。
【解決手段】ＳＲＡＭ部とロジック部とを有する半導体装置であって、ＳＲＡＭ部での半導体基板１００上における第１の素子形成領域に、第１のゲート絶縁膜１０４を介して形成された第１のｎ型ゲート電極１０８Ｂを有する第１のｎ型ＭＩＳトランジスタと、ロジック部での半導体基板１００上における第２の素子形成領域に、第２のゲート絶縁膜１０５を介して形成された第２のｎ型ゲート電極１０９Ｂを有する第２のｎ型ＭＩＳトランジスタとを備え、第１のｎ型ゲート電極１０８Ｂの第１の不純物濃度は第２のｎ型ゲート電極１０９Ｂの第２の不純物濃度と比較して低い。 （もっと読む）