【課題】ＳＲＡＭ部とロジック部とを有する半導体装置において、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタとＳＲＡＭ部用ｐ型ＭＩＳトランジスタとの素子分離間隔を拡大させることなく、ＳＲＡＭ部用ｎ型ＭＩＳトランジスタ及びＳＲＡＭ部用ｐ型ＭＩＳトランジスタの各々のトランジスタ特性を確保する。
【解決手段】ＳＲＡＭ部とロジック部とを有する半導体装置であって、ＳＲＡＭ部での半導体基板１００上における第１の素子形成領域に、第１のゲート絶縁膜１０４を介して形成された第１のｎ型ゲート電極１０８Ｂを有する第１のｎ型ＭＩＳトランジスタと、ロジック部での半導体基板１００上における第２の素子形成領域に、第２のゲート絶縁膜１０５を介して形成された第２のｎ型ゲート電極１０９Ｂを有する第２のｎ型ＭＩＳトランジスタとを備え、第１のｎ型ゲート電極１０８Ｂの第１の不純物濃度は第２のｎ型ゲート電極１０９Ｂの第２の不純物濃度と比較して低い。 （もっと読む）

ソース（３０）の抵抗がドレイン（４０）よりも高いトランジスタ（２２）は、記憶回路（１０）におけるプル・アップ素子（２０）として最適である。トランジスタは、ソース抵抗を有するソース注入を備えたソース領域を有している。ソース領域はサリサイド化されない。トランジスタの電気伝導を制御するため、制御電極領域（５０）がソース領域に隣接している。ドレイン領域（４０）は、制御電極領域に隣接すると共に、ソース領域とは反対側に設けられている。ドレイン領域は、ドレイン抵抗を有しサリサイド化されたドレイン注入を有している。ソース領域の物理特性はドレイン領域とは異なるため、ソース抵抗はドレイン抵抗よりも高くなっている。
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【課題】ｎチャネルＭＩＳＦＥＴのソースおよびドレインにニッケルまたはニッケル合金のシリサイド領域を形成する場合であっても、オフリーク電流が増加しにくい半導体装置を実現する。
【解決手段】ソースおよびドレイン上にニッケルまたはニッケル合金のシリサイド領域が形成されたｎチャネルＭＩＳＦＥＴのチャネル長さ方向を、半導体基板の結晶方位＜１００＞に平行となるよう配置する。結晶方位＜１００＞の方向には、ニッケルまたはニッケル合金のシリサイド領域は延伸しにくいため、ｎチャネルＭＩＳＦＥＴのソースおよびドレインにニッケルまたはニッケル合金のシリサイド領域を形成する場合であっても、オフリーク電流が増加しにくい半導体装置が得られる。 （もっと読む）

【課題】例えば全体の製造コストを低減できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置２００は、半導体基板１１０と、ポリシリコン層３０と、サイドスペーサ４０と、第１シリサイド層２６２と、第２シリサイド層２６３と、金属膜２６１とを備える。半導体基板１１０は、拡散層１４を有する。ポリシリコン層３０は、半導体基板１１０の上において、拡散層１４の付近に形成されている。サイドスペーサ４０は、半導体基板１１０の上において、拡散層１４とポリシリコン層３０との間に形成されている。第１シリサイド層２６２は、拡散層１４の上に自己整合的に形成されている。第２シリサイド層２６３は、ポリシリコン層３０の上に自己整合的に形成されている。金属膜２６１は、第１シリサイド層２６２と第２シリサイド層２６３とを接続するように連続して延びている。 （もっと読む）

【課題】ＳＲＡＭのメモリセルにおいて、トランジスタのデバイス特性における非対称性不良を抑制する。
【解決手段】半導体装置は、入出力がクロスカップルするように接続され、ドライバトランジスタ及びロードトランジスタよりなるインバータの対と、インバータの対の各出力に接続されたアクセストランジスタの対とを含むＳＲＡＭセルを備える。インバータの対を構成するドライブトランジスタの対及びロードトランジスタの対、並びにアクセストランジスタの対のうちの少なくと１つのトランジスタの対は、ソースからドレインへの向きが互いに同じ向きになるように配置されている。 （もっと読む）

炭素、フッ素などの原子種（１１１Ｂ）をドレイン及びソース領域（１１５、２０６）とボディ領域（１０７、２０７）とに導入することで、ＳＯＩトランジスタ（１１０、２１０Ｍ）の接合部のリークが著しく増加し、これにより、蓄積した少数電荷キャリアに対してリークパス（１１９、２１９Ａ）が強化される。これにより、ボディポテンシャルの変動が著しく減り、その結果、最新のＳＯＩデバイス（１００）の全体のパフォーマンスが向上する。具体的な実施形態では、このメカニズムは、スタティックＲＡＭ領域（２５０Ｍ）などのしきい値電圧にセンシティブなデバイス領域に選択的に適用することができる。
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【課題】エクステンション領域がゲート電極の下側に広がることがなく且つシェアードコンタクトを形成する際に接合リーク電流が発生するおそれがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０における素子分離領域１１に囲まれた部分に形成された活性領域１２と、活性領域１２の上に形成されたゲート絶縁膜２１Ａ及び第１のゲート電極膜２２Ａを有する第１のゲート構造２３Ａと、第１のゲート構造２３Ａの側面上に形成され、第１のゲート構造２３Ａよりも高さが低い第１のオフセットスペーサ２４Ａと、第１のゲート構造２３Ａの側面上に、第１のオフセットスペーサ２４Ａの側面及び上端面を覆うように形成された第１のサイドウォール２５Ａとを備えている。 （もっと読む）

【課題】ＳＲＡＭのメモリセルの蓄積ノード容量を増やしてソフトエラー耐性を向上させる。
【解決手段】６個のＭＩＳＦＥＴでメモリセルを構成した完全ＣＭＯＳ型のＳＲＡＭにおいて、メモリセルの駆動用ＭＩＳＦＥＴＱｄ_１,Ｑｄ_２、転送用ＭＩＳＦＥＴＱｔ_１,Ｑｔ_２および負荷用ＭＩＳＦＥＴＱｐ_１,Ｑｐ_２のそれぞれのゲート電極を構成する第１導電層の上層に形成した高融点金属シリサイド層でＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線Ｌ_１,Ｌ_２を形成し、この局所配線Ｌ_１,Ｌ_２の上層に形成した基準電圧線を局所配線Ｌ_１,Ｌ_２と重なるように配置して蓄積ノード容量素子を形成する。局所配線Ｌ_１,Ｌ_２の一方は、この蓄積ノード容量素子の一方の電極を構成する。 （もっと読む）

【課題】ＳＲＡＭやシステムLSIに搭載されるオンチップメモリ、マイクロプロセッサ、あるいは、システムＬＳＩで用いられるＭＯＳトランジスタのゲートトンネルリーク電流やＧＩＤＬ電流を低減する半導体装置の製造方法を提供する。
【解決手段】Ｎチャネル型の第１と第２ＭＩＳトランジスタとを有する製造方法において、第１ＭＩＳトランジスタを形成する第１Ｐ型ウエル２１０と、第２ＭＩＳトランジスタを形成する第２Ｐ型ウエル２１２を形成する工程と、第１と第２Ｐ型ウエル上にゲート絶縁膜２２１と、ゲート電極２３０、２３３、２３４を形成する工程と、第１Ｐ型ウエル２１０に燐を注入する工程と、第２Ｐ型ウエル２１２に砒素を注入する工程と、第１と第２Ｐ型ウエルにそれぞれ燐と砒素を注入する工程後、ゲート電極の側壁膜を形成する工程と、ゲート電極の側壁膜を形成する工程後、第１と第２Ｐ型ウエル２１２に砒素を注入する工程とを有する。 （もっと読む）

【課題】集積回路を形成するパターンの微細化により、チップ面積の縮小を図った半導体装置の製造方法を提供することを目的とする。例えば、薄膜トランジスタで形成され、ＩＣカードまたはＩＣタグの用途として提供されるＩＣチップの縮小を目的とする。
【解決手段】ゲート電極を形成する工程、前記ゲート電極上に絶縁層を形成する工程、絶縁層を貫通する開口部を形成する工程を含み、ゲート電極を形成する工程と絶縁層を貫通する開口部を形成する工程の一方または双方は、位相シフトマスク若しくはホログラムマスクを用いた露光工程で行うことを要旨とする。それにより、ガラス基板等のように平坦度の低い基板に対しても微細なパターンを形成することができる。 （もっと読む）

【課題】駆動力の高い半導体装置を提供する。
【解決手段】半導体基板１１の活性領域１０に、ゲート絶縁膜１３およびゲート電極１４が形成されている。ゲート電極１４の側面上には、Ｌ字状の断面形状を有するサイドウォール１６が形成されている。半導体基板１１のうちゲート電極１４およびサイドウォール１６の外側に位置する領域にはソース・ドレイン領域１８が形成されている。ゲート電極１４の上面上およびサイドウォールの表面上には、応力を有するストレスライナー膜１９が形成されている。 （もっと読む）

【課題】 半導体装置の面積を増大させること無く、半導体装置のドレイン電流を向上させることができる半導体装置を提供する。
【解決手段】 半導体基板１０と、半導体基板１０上に形成され、ゲート絶縁膜１６を介して形成されるゲート電極１８と、半導体基板１０に形成され、ゲート電極１８の両側方に位置する領域に形成されるｎ型のソース／ドレイン拡散層２４と、半導体基板１０上のゲート電極１８両側部に形成され、ゲート電極１８のチャネル領域に応力を与えるtensile膜２６と、ソース／ドレイン拡散層２４上にtensile膜２６を貫通して形成される、導電体材料が埋め込まれたコンタクト３０を備える。そして、ゲート電極１８とソースコンタクト３４間距離が、ゲート電極１８とドレインコンタクト３２間距離よりも広いことを特徴としている。 （もっと読む）

【課題】 本発明によれば、リーク電流の発生が抑制された半導体集積回路装置及びその製造方法を提供することができる。
【解決手段】 半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板内に前記第１のゲート電極に対して自己整合的に形成された第１の不純物拡散領域と、前記第１の不純物領域に接続されたコンタクトと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記半導体基板内に前記ゲート電極に対して自己整合的に形成された第２の不純物拡散領域と、前記第２のゲート電極と前記第２の不純物拡散領域とに共通に接続されたシェアドコンタクトと、を有する半導体集積回路装置において、前記第２のゲート絶縁膜の誘電率は、前記第１のゲート絶縁膜の誘電率に比べて大きいことを特徴とする半導体集積回路装置。 （もっと読む）

半導体構造体１０は記憶領域３４と論理領域３６とを有する基板１２を含む。第一のｐ型デバイスは記憶領域３４に形成され、第二のｐ型デバイスは論理領域３６に形成される。第一のｐ型デバイスの半導体ゲートの少なくとも一部は第二のｐ型デバイスの半導体ゲートの少なくとも一部よりもより低いｐ型ドーパント濃度を有する。第一及び第二のｐ型デバイスの半導体ゲートの各々は、ゼロではないｐ型ドーパント濃度を有する。
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【課題】トランジスタの駆動力を調整する。
【解決手段】ＳＲＡＭアクセス領域ＳＡにおけるＮ型のＭＩＳトランジスタの上に、圧縮応力含有絶縁膜５０および引っ張り応力含有絶縁膜５１を形成する。一方、ＳＲＡＭドライブ領域ＳＤにおけるＮ型のＭＩＳトランジスタの上に、引っ張り応力含有絶縁膜５１を形成する。 （もっと読む）

【課題】ロジック領域におけるトランジスタの上を応力を有する膜で覆って能力を向上させると共に、ＳＲＡＭ領域において、各トランジスタの能力のバランスを保持する。また、リーク電流の発生を抑制する。
【解決手段】本発明の半導体装置では、Ｎ型ロジック領域ＮＬにおけるトランジスタが引っ張り応力を有する膜５０により覆われ、Ｐ型ロジック領域ＰＬにおけるトランジスタが圧縮応力を有する膜５５により覆われている。そして、Ｐ型ＳＲＡＭ領域ＰＳにおけるトランジスタおよびＮ型ＳＲＡＭ領域ＮＳにおけるトランジスタは、膜５０、５５よりも応力の小さい低応力含有絶縁膜６０により覆われている。 （もっと読む）

【課題】 ソフトエラー耐性を向上させることが可能なＳＲＡＭセルを備えた半導体装置とその製造方法を提供する。
【解決手段】 半導体基板に形成されたＳＲＡＭセルと、前記ＳＲＡＭセルのｎ−ウエル２ａとｐ−ウエル２ｂの境界を分離する第１のディープトレンチ３と、前記ＳＲＡＭセルを単位ビットセル１３毎に分離する第２のディープトレンチ１４と、前記第１及び第２のディープトレンチにより分離された領域に、少なくとも1箇所以上の基板電位を取るコンタクト１２を備える。 （もっと読む）

【課題】ロジック領域におけるトランジスタの上を応力を有する膜で覆って能力を向上させると共に、ＳＲＡＭ領域において、各トランジスタの能力のバランスを保持し、リーク電流の発生を抑制する事ができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置では、Ｎ型ロジック領域ＮＬにおけるトランジスタが引っ張り応力を有する膜５０により覆われ、Ｐ型ロジック領域ＰＬにおけるトランジスタが圧縮応力を有する膜５５により覆われている。そして、Ｐ型ＳＲＡＭ領域ＰＳにおけるトランジスタおよびＮ型ＳＲＡＭ領域ＮＳにおけるトランジスタは、引っ張り応力を有する膜５０ａおよび圧縮応力を有する膜５５ａからなる積層膜により覆われている。 （もっと読む）

【課題】ＳＲＡＭの動作には、書き込みと読み出しがあり、この動作を行っているときにはメモリ全体の一部だけが動作し、他の部分は値を保持しているだけである。この値を保持する期間に消費される電流を低くすることによって、低消費電力化を図った半導体装置を提供することを課題とする。
【解決手段】値を書き込む期間又は読み出す期間と比べて、保持する期間における駆動電圧を低くする半導体装置である。このような半導体装置は、ワード線が接続されたＯＲと、ＯＲに接続されたインバーター回路と、ＯＲ及びインバーター回路に接続されたトランジスタと、を有する電源制御回路を有する。 （もっと読む）

【課題】 歩留まりを低下することなく且つ安価に膜厚の異なる金属化合物膜を形成可能な半導体装置の製造方法を提供する。
【解決手段】 複数のストライプ状の素子分離絶縁膜を最上部が基板１０の表面より高くなるように基板１０に埋め込み素子分離絶縁膜で挟まれた基板１０の表面を第１の方向に測って互いに異なる幅を有する第１及び第２の素子領域として定義する工程と、第１の方向に沿って延伸するようにゲート電極１５１，１５ｘを形成する工程と、第１及び第２の素子領域に第１の方向と直交する方向にゲート電極１５１，１５ｘを挟んでソース領域１３１，１３ｘ及びドレイン領域１４１，１４ｘを形成する工程と、第１の方向に平行な面において基板１０表面に対して斜め方向から金属膜を堆積する工程と、熱処理により金属化合物膜１７１，１７ｘ，１８１，１８ｘを形成する工程とを含む。 （もっと読む）