半導体装置およびその製造方法
【課題】ロジック領域におけるトランジスタの上を応力を有する膜で覆って能力を向上させると共に、ＳＲＡＭ領域において、各トランジスタの能力のバランスを保持し、リーク電流の発生を抑制する事ができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置では、Ｎ型ロジック領域ＮＬにおけるトランジスタが引っ張り応力を有する膜５０により覆われ、Ｐ型ロジック領域ＰＬにおけるトランジスタが圧縮応力を有する膜５５により覆われている。そして、Ｐ型ＳＲＡＭ領域ＰＳにおけるトランジスタおよびＮ型ＳＲＡＭ領域ＮＳにおけるトランジスタは、引っ張り応力を有する膜５０ａおよび圧縮応力を有する膜５５ａからなる積層膜により覆われている。
【解決手段】半導体装置では、Ｎ型ロジック領域ＮＬにおけるトランジスタが引っ張り応力を有する膜５０により覆われ、Ｐ型ロジック領域ＰＬにおけるトランジスタが圧縮応力を有する膜５５により覆われている。そして、Ｐ型ＳＲＡＭ領域ＰＳにおけるトランジスタおよびＮ型ＳＲＡＭ領域ＮＳにおけるトランジスタは、引っ張り応力を有する膜５０ａおよび圧縮応力を有する膜５５ａからなる積層膜により覆われている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置分野において急速な微細化による高速化および低消費電力化が進んでいる。そのため、トランジスタ能力向上が急務となっているが、微細化だけでは能力の向上が図れない状況になってきている。そこで、トランジスタにストレスを与えるなどの新規技術で能力向上を実現するケースが増加している。
【０００３】
例えば、図１３に示すように、Ｎチャネル型ＭＩＳトランジスタ１０１を引っ張り応力の発生するＬＰ−ＣＶＤ（Low Pressure - Chemical Vapor Deposition）膜１０３で覆い、Ｐチャネル型ＭＩＳトランジスタ１０２を圧縮応力の発生するプラズマＣＶＤ膜１０４で覆うことにより、各トランジスタの能力を向上する方法が提案されている（例えば特許文献１参照）。
【特許文献１】特開２００３−２７３２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の方法では次のような不具合が生じてしまう。
【０００５】
ＳＲＡＭ部では、Ｎチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタが密に形成されるため、これらのトランジスタの上に応力方向の異なる別々の膜を形成することは困難である。そのため、Ｎチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタの上を、応力を有する一種類の膜でカバーすると、Ｎチャネル型ＭＩＳトランジスタとＰチャネル型ＭＩＳトランジスタとの能力の差が大きくなってしまう。
【０００６】
また、ＳＲＡＭ部において、Ｎチャネル型ＭＩＳトランジスタとＰチャネル型ＭＩＳトランジスタとを応力方向の異なる別々の膜で覆うことが可能であるとしても、全体に応力を有する絶縁膜を形成した後に、どちらかのＭＩＳトランジスタの上に位置する部分を除去する際に、ゲート電極の側壁上に形成されたサイドウォールが後退してしまう。そのため、ゲート電極からソース・ドレイン領域に跨るシェアードコンタクトを形成すると、これらの間が短絡するおそれが生じる。
【０００７】
そこで、本発明は、応力を有する絶縁膜が形成された構成で、ＮチャネルトランジスタおよびＰチャネルトランジスタの能力のバランスを保つことができる半導体装置およびその製造方法を提供することを目的とする。
【０００８】
また、ロジック領域においてＮチャネル型ＭＩＳトランジスタ及びＰチャネル型ＭＩＳトランジスタの両方の能力を向上させると共に、ＳＲＡＭ領域において、Ｎチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタの能力のバランスを保ちつつ、かつ、シェアードコンタクトを形成した場合にも、リーク電流の発生を抑制することも目的とする。
【課題を解決するための手段】
【０００９】
本発明における一形態の半導体装置は、半導体層からなる第１の活性領域の上方に形成された第１のゲート電極と、前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成された第１のソース・ドレイン領域を有するＮチャネル型の第１のＭＩＳトランジスタと、前記半導体層からなる第２の活性領域の上方に形成された第２のゲート電極と、前記第２の活性領域のうち前記第２のゲート電極の側方に位置する領域に形成された第２のソース・ドレイン領域を有するＰチャネル型の第２のＭＩＳトランジスタと、前記第１のゲート電極、前記第１の活性領域、前記第２のゲート電極および前記第２の活性領域を覆う、引っ張り応力を有する第１の絶縁膜と圧縮応力を有する第２の絶縁膜からなる積層膜と、前記積層膜上に形成された層間絶縁膜とを備える。
【００１０】
本発明における一形態の半導体装置によると、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタの上の積層膜により、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタの能力を同程度にすることができる。よって、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタが密接して形成されている場合など、別々の膜によって覆うのが困難である場合であっても、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタのバランスを安定したものとすることができる。また、第１の絶縁膜は引っ張り歪みを有しており、第２の絶縁膜は圧縮歪みを有するため、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタのそれぞれの応力をバランス良く緩和することができる。
【００１１】
本発明における一形態の半導体装置では、前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタはＳＲＡＭを構成してもよい。
【００１２】
本発明における一形態の半導体装置では、前記半導体層からなる第３の活性領域に形成された第３のゲート電極と、前記第３の活性領域のうち前記第３のゲート電極の側方に位置する領域に形成された第３のソース・ドレイン領域を有するＮチャネル型の第３のＭＩＳトランジスタと、前記第３のゲート電極および前記第３の活性領域を覆う、引っ張り応力を有する第３の絶縁膜とをさらに備え、前記第３の活性領域の上方には、前記第２の絶縁膜は形成されていなくてもよい。
【００１３】
本発明における一形態の半導体装置では、前記第１の絶縁膜の膜厚は、前記第３の絶縁膜の膜厚よりも薄くてもよい。
【００１４】
本発明における一形態の半導体装置では、前記第３のトランジスタはロジック部に設けられていてもよい。
【００１５】
本発明における一形態の半導体装置では、前記第１のゲート電極の側面上には第１のサイドウォールが形成され、前記積層膜は、前記第１のソース・ドレイン領域、前記第１のサイドウォールおよび前記第１のゲート電極を覆い、前記層間絶縁膜および前記積層膜を貫通して前記第１のソース・ドレイン領域、前記第１のサイドウォールおよび前記第１のゲート電極に到達する第１のシェアードコンタクトとをさらに備えていてもよい。
【００１６】
本発明における一形態の半導体装置では、前記半導体層からなる第４の活性領域に形成された第４のゲート電極と、前記第４の活性領域のうち前記第４のゲート電極の側方に位置する領域に形成された第４のソース・ドレイン領域を有するＰチャネル型の第４のＭＩＳトランジスタと、前記第４のゲート電極および前記第４の活性領域を覆う、圧縮応力を有する第４の絶縁膜とをさらに備え、前記第４の活性領域の上方には、前記第１の絶縁膜は形成されていなくてもよい。
【００１７】
本発明における一形態の半導体装置では、前記第２の絶縁膜の膜厚は、前記第４の絶縁膜の膜厚よりも薄くてもよい。
【００１８】
本発明における一形態の半導体装置では、前記第４のトランジスタはロジック部に設けられていてもよい。
【００１９】
本発明における一形態の半導体装置では、前記第２のゲート電極の側面上には第２のサイドウォールが形成され、前記積層膜は、前記第２のソース・ドレイン領域、前記第２のサイドウォールおよび前記第２のゲート電極を覆い、前記層間絶縁膜および前記積層膜を貫通して前記第２のソース・ドレイン領域、前記第２のサイドウォールおよび前記第２のゲート電極に到達する第２のシェアードコンタクトとをさらに備えていてもよい。
【００２０】
本発明における一形態の半導体装置の製造方法は、半導体層からなる第１の活性領域の上方に形成された第１のゲート電極と前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成された第１のソース・ドレイン領域とを有するＮチャネル型の第１のＭＩＳトランジスタと、前記半導体層からなる第２の活性領域の上方に形成された第２のゲート電極と前記第２の活性領域のうち前記第２のゲート電極の側方に位置する領域に形成された第２のソース・ドレイン領域とを有するＰチャネル型の第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、前記第１のゲート電極、前記第１の活性領域、前記第２のゲート電極および前記第２の活性領域を覆う、引っ張り応力を有する第１の絶縁膜と圧縮応力を有する第２の絶縁膜からなる積層膜を形成する工程（ａ）と、前記積層膜上に層間絶縁膜を形成する工程（ｂ）とを備えている。
【００２１】
本発明における一形態の製造方法では、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタの上を第１の絶縁膜および第２の絶縁膜により覆うことにより、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタの能力を同程度にすることができる。よって、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタを密接させて形成する場合など、別々の膜によって覆うのが困難である場合であっても、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタのバランスを安定したものとすることができる。また、第１の絶縁膜は引っ張り歪みを有しており、第２の絶縁膜は圧縮歪みを有するため、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタのそれぞれの応力をバランス良く緩和することができる。
【００２２】
本発明における一形態の半導体装置の製造方法において、前記工程（ａ）では、前記第１の絶縁膜を形成した後、前記第１の絶縁膜上に前記第２の絶縁膜を形成することにより前記積層膜を形成してもよい。
【００２３】
本発明における一形態の半導体装置の製造方法において、前記工程（ａ）では、前記第２の絶縁膜を形成した後、前記第２の絶縁膜上に前記第１の絶縁膜を形成することにより前記積層膜を形成してもよい。
【００２４】
本発明における一形態の半導体装置の製造方法において、前記半導体層からなる第３の活性領域に形成された第３のゲート電極と、前記第３の活性領域のうち前記第３のゲート電極の側方に位置する領域に形成された第３のソース・ドレイン領域とを有するＮチャネル型の第３のＭＩＳトランジスタとをさらに備え、前記工程（ａ）では、前記第３のゲート電極および前記第３の活性領域を覆う、前記第１の絶縁膜と共通の膜からなる引っ張り応力を有する第３の絶縁膜を形成し、前記工程（ｂ）では、前記層間絶縁膜形成前の前記第３の活性領域の上方には前記第２の絶縁膜が形成されておらず、前記第３の絶縁膜上に前記層間絶縁膜を形成してもよい。
【００２５】
本発明における一形態の半導体装置の製造方法において、前記工程（ａ）は、前記第１の絶縁膜の膜厚を前記第３の絶縁膜よりも薄くする工程をさらに有していてもよい。
【００２６】
本発明における一形態の半導体装置の製造方法において、前記半導体層からなる第４の活性領域に形成された第４のゲート電極と、前記第４の活性領域のうち前記第４のゲート電極の側方に位置する領域に形成された第４のソース・ドレイン領域とを有するＰチャネル型の第４のＭＩＳトランジスタとをさらに備え、前記工程（ａ）では、前記第４のゲート電極および前記第４の活性領域を覆う、前記第２の絶縁膜と共通の膜からなる圧縮応力を有する第４の絶縁膜を形成し、前記工程（ｂ）では、前記層間絶縁膜形成前の前記第４の活性領域の上方には前記第１の絶縁膜が形成されておらず、前記第４の絶縁膜上に前記層間絶縁膜を形成してもよい。
【００２７】
本発明における一形態の半導体装置の製造方法において、前記工程（ａ）は、前記第２の絶縁膜の膜厚を前記第４の絶縁膜よりも薄くする工程をさらに有していてもよい。
【００２８】
本発明における一形態の半導体装置の製造方法において、前記第１のＭＩＳトランジスタおよび前記第２のＭＩＳトランジスタはＳＲＡＭを構成してもよい。
【００２９】
本発明における一形態の半導体装置の製造方法において、前記工程（ａ）の前に、前記第１のゲート電極の側面上に第１のサイドウォールを形成する工程（ｃ）と、前記工程（ｂ）の後に、前記層間絶縁膜及び前記積層膜を貫通して、前記第１のＭＩＳトランジスタにおける前記第１のゲート電極、前記第１のサイドウォールおよび前記第１の活性領域に到達する第１のシェアードコンタクトを形成する工程（ｄ）とをさらに備えていてもよい。
【００３０】
本発明における一形態の半導体装置の製造方法において、前記工程（ａ）の前に、前記第２のゲート電極の側面上に第２のサイドウォールを形成する工程（ｃ）と、前記工程（ｂ）の後に、前記層間絶縁膜及び前記積層膜を貫通して、前記第２のＭＩＳトランジスタにおける前記第２のゲート電極、前記第２のサイドウォールおよび前記第２の活性領域に到達する第２のシェアードコンタクトを形成する工程（ｄ）とをさらに備えていてもよい。
【発明の効果】
【００３１】
本発明によると、半導体装置におけるバランスを安定したものとすることができる。また、シェアードコンタクトを形成した場合にリークの発生を抑制することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の半導体装置およびその製造方法について、図面を参照しながら説明する。
【００３３】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体装置の構造を示す断面図である。図１に示すように、本実施形態の半導体装置では、ロジック用Ｎチャネル型ＭＩＳトランジスタを形成するＮ型ロジック領域ＮＬ、ロジック用Ｐチャネル型ＭＩＳトランジスタを形成するＰ型ロジック領域ＰＬ、ＳＲＡＭ用Ｐチャネル型ＭＩＳトランジスタを形成するＰ型ＳＲＡＭ領域ＰＳおよびＳＲＡＭ用Ｎチャネル型ＭＩＳトランジスタを形成するＮ型ＳＲＡＭ領域ＮＳが配置している。各領域ＮＬ、ＰＬ、ＰＳ、ＮＳはシャロートレンチ素子分離２によって互いに電気的に分離されている。
【００３４】
Ｎ型ロジック領域ＮＬには、半導体基板１の上に、ゲート絶縁膜１１を挟んでゲート電極１２が形成されている。そして、ゲート電極１２の側面上には、オフセットサイドウォール１３ａと、オフセットサイドウォール１３ａの外側に配置するサイドウォール１３ｂとが形成されている。半導体基板１のうちオフセットサイドウォール１３ａ及びサイドウォール１３ｂの下に位置する領域には、Ｎ型エクステンション領域１４が形成され、Ｎ型エクステンション領域１４の下に位置する領域にはＰ型ポケット領域１５が形成されている。また、半導体基板１のうちサイドウォール１３ｂの外側に位置する領域には、Ｎ型ソース・ドレイン領域１６が形成されている。また、ゲート電極１２およびＮ型ソース・ドレイン領域１６の上にはシリサイド層１７が形成されている。
【００３５】
Ｎ型ロジック領域ＮＬにおけるゲート電極１２、オフセットサイドウォール１３ａ、サイドウォール１３ｂおよびＮ型ソース・ドレイン領域１６の上には、ＬＰ−ＣＶＤ法によるシリコン窒化膜からなる引っ張り応力を有する引っ張り応力含有絶縁膜５０が形成されている。なお、本実施形態における引っ張り応力とは、ゲート電極下に位置するチャネル領域のゲート長方向に対して印加される応力を意味するものである。
【００３６】
Ｐ型ロジック領域ＰＬには、半導体基板１の上に、ゲート絶縁膜２１を挟んでゲート電極２２が形成されている。そして、ゲート電極２２の側面上には、オフセットサイドウォール２３ａと、オフセットサイドウォール２３ａの外側に配置するサイドウォール２３ｂとが形成されている。半導体基板１のうちオフセットサイドウォール２３ａ及びサイドウォール２３ｂの下に位置する領域には、Ｐ型エクステンション領域２４が形成され、Ｐ型エクステンション領域２４の下に位置する領域にはＮ型ポケット領域２５が形成されている。また、半導体基板１のうちサイドウォール２３ｂの外側に位置する領域にはＰ型ソース・ドレイン領域２６が形成されている。また、ゲート電極２２およびＰ型ソース・ドレイン領域２６の上にはシリサイド層２７が形成されている。
【００３７】
Ｐ型ロジック領域ＰＬにおけるゲート電極２２、オフセットサイドウォール２３ａ、サイドウォール２３ｂおよびＰ型ソース・ドレイン領域２６の上には、プラズマＣＶＤ法によるシリコン窒化膜からなる圧縮応力を有する圧縮応力含有絶縁膜５５が形成されている。なお、本実施形態における圧縮応力とは、ゲート電極下に位置するチャネル領域のゲート長方向に対して印加される応力を意味するものである。
【００３８】
また、Ｐ型ＳＲＡＭ領域ＰＳには、半導体基板１の上に、ゲート絶縁膜３１を挟んでゲート電極３２が形成されている。そして、ゲート電極３２の側面上には、オフセットサイドウォール３３ａと、オフセットサイドウォール３３ａの外側に配置するサイドウォール３３ｂとが形成されている。半導体基板１のうちサイドウォール３３ｂの下に位置する領域には、Ｐ型エクステンション領域３４が形成され、Ｐ型エクステンション領域３４の下に位置する領域には、Ｎ型ポケット領域３５が形成されている。また、半導体基板１のうちサイドウォール３３ｂの外側に位置する領域には、Ｐ型ソース・ドレイン領域３６が形成されている。また、ゲート電極３２およびＰ型ソース・ドレイン領域３６の上にはシリサイド層３７が形成されている。
【００３９】
Ｐ型ＳＲＡＭ領域ＰＳにおけるゲート電極３２、オフセットサイドウォール３３ａ、サイドウォール３３ｂおよびＰ型ソース・ドレイン領域３６の上には、ＬＰ−ＣＶＤ法によるシリコン窒化膜からなる引っ張り応力を有する引っ張り応力含有薄膜絶縁膜５０ａと、プラズマＣＶＤ法によるシリコン窒化膜からなる圧縮応力を有する圧縮応力含有薄膜絶縁膜５５ａとが積層されている。ここで、引っ張り応力含有薄膜絶縁膜５０ａの膜厚は、Ｎ型ロジック領域ＮＬにおける引っ張り応力含有絶縁膜５０の膜厚よりも薄く、圧縮応力含有薄膜絶縁膜５５ａは、Ｐ型ロジック領域ＰＬにおける圧縮応力含有絶縁膜５５よりも薄い。
【００４０】
Ｎ型ＳＲＡＭ領域ＮＳには、半導体基板１の上に、ゲート絶縁膜４１を挟んでゲート電極４２が形成されている。そして、ゲート電極４２の側面上には、オフセットサイドウォール４３ａと、オフセットサイドウォール４３ａの外側に配置するサイドウォール４３ｂとが形成されている。半導体基板１のうちオフセットサイドウォール４３ａ及びサイドウォール４３ｂの下に位置する領域には、Ｎ型エクステンション領域４４が形成され、Ｎ型エクステンション領域４４の下に位置する領域には、Ｐ型ポケット領域４５が形成されている。また、半導体基板１のうちサイドウォール４３ｂの外側に位置する領域には、Ｎ型ソース・ドレイン領域４６が形成されている。また、ゲート電極４２およびＮ型ソース・ドレイン領域４６の上にはシリサイド層４７が形成されている。
【００４１】
Ｎ型ＳＲＡＭ領域ＮＳにおけるゲート電極４２、オフセットサイドウォール４３ａ、サイドウォール４３ｂおよびＮ型ソース・ドレイン領域４６の上には、ＬＰ−ＣＶＤ法によるシリコン窒化膜からなる引っ張り応力を有する引っ張り応力含有薄膜絶縁膜５０ａと、プラズマＣＶＤ法によるシリコン窒化膜からなる圧縮応力を有する圧縮応力含有薄膜絶縁膜５５ａとが積層されている。ここで、引っ張り応力含有薄膜絶縁膜５０ａの膜厚は、Ｎ型ロジック領域ＮＬにおける引っ張り応力含有絶縁膜５０の膜厚よりも薄く、圧縮応力含有薄膜絶縁膜５５ａは、Ｐ型ロジック領域ＰＬにおける圧縮応力含有絶縁膜５５よりも薄い。
【００４２】
そして、各領域ＮＬ、ＰＬ、ＰＳ、ＮＳにおいて、引っ張り応力含有絶縁膜５０、圧縮応力含有絶縁膜５５、引っ張り応力含有薄膜絶縁膜５０ａおよび圧縮応力含有薄膜絶縁膜５５ａの上は、層間絶縁膜３によって覆われている。そして、各領域ＮＬ、ＰＬ、ＰＳ、ＮＳには、引っ張り応力含有絶縁膜５０、圧縮応力含有絶縁膜５５、引っ張り応力含有薄膜絶縁膜５０ａ、圧縮応力含有薄膜絶縁膜５５ａおよび層間絶縁膜３を貫通してシリサイド層１７、２７、３７、４７に到達するコンタクト電極４が形成されている。また、Ｐ型ＳＲＡＭ領域ＰＳにおいて、ゲート電極３２の上に位置するシリサイド層３７から、オフセットサイドウォール３３ａ、サイドウォール３３ｂおよびＰ型ソース・ドレイン領域３６の上に位置するシリサイド層３７までに亘って、シェアードコンタクト電極５が接触して形成されている。
【００４３】
次に、本実施形態における半導体装置の製造方法について、図２（ａ）〜図７（ｂ）を参照しながら説明する。図２（ａ）〜図７（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【００４４】
本発明の製造方法では、まず図２（ａ）に示す工程で、半導体基板１に形成されたシャロートレンチ素子分離領域２によって区画されたＮ型ロジック領域ＮＬ、Ｐ型ロジック領域ＰＬ、Ｐ型ＳＲＡＭ領域ＰＳ、Ｎ型ＳＲＡＭ領域ＮＳの半導体基板１からなる各活性領域上に、ゲート絶縁膜１１、２１、３１、４１およびゲート電極１２、２２、３２、４２を形成する。次に、ゲート電極１２、２２、３２、４２の側面上に、オフセットサイドウォール１３ａ、２３ａ、３３ａ、４３ａを形成する。
【００４５】
続いて、Ｎ型ロジック領域ＮＬおよびＮ型ＳＲＡＭ領域ＮＳに、Ｎ型不純物である例えばヒ素イオンを、加速エネルギー３ＫｅＶ、ドーズ量１．５×１０15個／ｃｍ2、ＴＩＬＴ角０度の条件で注入し、Ｎ型エクステンション領域１４、４４を形成する。次に、Ｐ型不純物である例えばボロンイオンを、加速エネルギー１０ＫｅＶ、ドーズ量８．０×１０12個／ｃｍ2、ＴＩＬＴ角２５度の条件で４回転注入（ウェハを回転させて４方向から注入）し、Ｐ型ポケット領域１５、４５を形成する。このＰ型ポケット領域１５、４５は、Ｎ型エクステンション領域１４、４４の底面を覆うように形成する。
【００４６】
次に、Ｐ型ロジック領域ＰＬおよびＰ型ＳＲＡＭ領域ＰＳに、Ｐ型不純物である例えばボロンイオンを、加速エネルギー０．５ＫｅＶ、ドーズ量３．０×１０14個／ｃｍ2、ＴＩＬＴ角０度の条件で注入し、Ｐ型エクステンション領域２４、３４を形成する。次に、Ｎ型不純物である例えばリンイオンを、加速エネルギー３０ＫｅＶ、ドーズ量７．０×１０12個／ｃｍ2、ＴＩＬＴ角２５度の条件で４回転注入し、Ｎ型ポケット領域２５、３５を形成する。このＮ型ポケット領域２５、３５は、Ｐ型エクステンション領域２４、３４の底面を覆うように形成する。
【００４７】
次に、基板上の全面に、ＬＰ−ＣＶＤ法によるシリコン窒化膜を形成する。その後、エッチバック法によりシリコン窒化膜をエッチングして、各ゲート電極１２、２２、３２、４２の側壁上に、サイドウォール１３ｂ、２３ｂ、３３ｂ、４３ｂを形成する。その後、Ｎ型ロジック領域ＮＬおよびＮ型ＳＲＡＭ領域ＮＳに、Ｎ型不純物である例えば砒素イオンを、加速エネルギー２０ＫｅＶ、ドーズ量４．０×１０15個／ｃｍ2、ＴＩＬＴ角０度の条件で注する。さらに、Ｎ型不純物である例えばリンイオンを、加速エネルギー１０ＫｅＶ、ドーズ量１．０×１０15個／ｃｍ2、ＴＩＬＴ角７度の条件で注入する。これにより、Ｎ型ソース・ドレイン領域１６、４６を形成する。
【００４８】
次に、Ｐ型ロジック領域ＰＬおよびＰ型ＳＲＡＭ領域ＰＳに、Ｐ型不純物である例えばボロンイオンを、加速エネルギー２ＫｅＶ、ドーズ量４．０×１０15個／ｃｍ2、ＴＩＬＴ角７度の条件で注入し、Ｐ型ソース・ドレイン領域２６、３６を形成する。
【００４９】
次に、各ゲート電極１２、２２、３２、４２の上およびソース・ドレイン領域１６、２６、３６、４６の上に、サリサイド技術を用いてシリサイド層１７、２７、３７、４７を選択的に形成する。
【００５０】
次に、図２（ｂ）に示す工程で、基板上の全面に、ＬＰ−ＣＶＤ法によるシリコン窒化膜からなる引っ張り応力を有する引っ張り応力含有絶縁膜５０を膜厚５０ｎｍで形成する。
【００５１】
次に、図３（ａ）に示す工程で、基板上に、Ｎ型ロジック領域ＮＬ、Ｎ型ＳＲＡＭ領域ＮＳ及びＰ型ＳＲＡＭ領域ＰＳを覆い、Ｐ型ロジック領域ＰＬに開口５２を有するレジストからなる第１のマスク５１を形成する。その後、第１のマスク５１をエッチングマスクにしてエッチングを行うことにより、Ｐ型ロジック領域ＰＬにおける引っ張り応力含有絶縁膜５０を除去する。
【００５２】
次に、図３（ｂ）に示す工程で、第１のマスク５１を除去する。
【００５３】
次に、図４（ａ）に示す工程で、基板上に、Ｎ型ロジック領域ＮＬ及びＰ型ロジック領域ＰＬを覆い、Ｎ型ＳＲＡＭ領域ＮＳ及びＰ型ＳＲＡＭ領域ＰＳに開口５４を有するレジストからなる第２のマスク５３を形成する。その後、第２のマスク５３をエッチングマスクにして、Ｎ型ＳＲＡＭ領域ＮＳおよびＰ型ＳＲＡＭ領域ＰＳにおける引っ張り応力含有絶縁膜５０を厚さ３０ｎｍ程度エッチングして、厚さ２０ｎｍ程度まで薄膜化された引っ張り応力含有薄膜絶縁膜５０ａを形成する。
【００５４】
次に、図４（ｂ）に示す工程で、第２のマスク５３を除去する。
【００５５】
次に、図５（ａ）に示す工程で、基板上の全面に、プラズマＣＶＤ法によるシリコン窒化膜からなる圧縮応力を有する圧縮応力含有絶縁膜５５を膜厚５０ｎｍで形成する。
【００５６】
続いて、図５（ｂ）に示す工程で、基板上に、Ｐ型ロジック領域ＰＬ、Ｐ型ＳＲＡＭ領域ＰＳ及びＮ型ＳＲＡＭ領域ＮＳを覆い、Ｎ型ロジック領域ＮＬに開口５７を有するレジストからなる第３のマスク５６を形成する。その後、第３のマスク５６をエッチングマスクにしてエッチングを行うことにより、Ｎ型ロジック領域ＮＬにおける圧縮応力含有絶縁膜５５を除去する。
【００５７】
次に、図６（ａ）に示す工程で、第３のマスク５６（図５（ｂ）に示す）を除去した後、基板の上全体に、Ｎ型ロジック領域ＮＬ及びＰ型ロジック領域ＰＬを覆い、Ｐ型ＳＲＡＭ領域ＰＳ及びＮ型ＳＲＡＭ領域ＮＳに開口５９を有するレジストからなる第４のマスク５８を形成する。その後、第４のマスク５８をエッチングマスクにして、Ｎ型ＳＲＡＭ領域ＮＳおよびＰ型ＳＲＡＭ領域ＰＳにおける圧縮応力含有絶縁膜５５を厚さ３０ｎｍ程度エッチングして、厚さ２０ｎｍ程度まで薄膜化された圧縮応力含有薄膜絶縁膜５５ａを形成する。
【００５８】
次に、図６（ｂ）に示す工程で、第４のマスク５８を除去する。
【００５９】
次に、図７（ａ）に示す工程で、基板上の全面に層間絶縁膜３を形成した後、リソグラフィー法およびエッチング法を用いて、層間絶縁膜３、引っ張り応力含有絶縁膜５０、引っ張り応力含有薄膜絶縁膜５０ａ、圧縮応力含有絶縁膜５５及び圧縮応力含有薄膜絶縁膜５５ａをエッチングして、シリサイド層１７、２７、３７、４７に到達するコンタクトホール４ａおよびシェアードコンタクトホール５ａを形成する。
【００６０】
次に、図７（ｂ）に示す工程で、コンタクトホール４ａおよびシェアードコンタクトホール５ａに、埋め込みコンタクト電極４およびシェアードコンタクト電極５を形成する。なお、埋め込みコンタクト電極４およびシェアードコンタクト電極５は、ＴｉＮなどのバリア膜とタングステンなどの金属膜によって構成されている。以上の工程により、本実施形態の半導体装置が形成される。
【００６１】
本実施形態の半導体装置によると、Ｎ型ロジック領域ＮＬにおけるゲート電極１２及びＮ型ソース・ドレイン領域（活性領域）１６は、引っ張り応力含有絶縁膜５０で覆っている。この構成によって、Ｎ型ロジック領域ＮＬにおけるロジック用Ｎチャネル型ＭＩＳトランジスタのトランジスタ能力（駆動能力）を向上することができる。また、Ｐ型ロジック領域ＰＬにおけるゲート電極２２及びＰ型ソース・ドレイン領域（活性領域）２６は、圧縮応力含有絶縁膜５５で覆っている。この構成によって、Ｐ型ロジック領域ＰＬにおけるロジック用Ｐチャネル型ＭＩＳトランジスタのトランジスタ能力（駆動能力）を向上することができる。
【００６２】
また、Ｐ型ＳＲＡＭ領域ＰＳにおけるゲート電極３２及びＰ型ソース・ドレイン領域（活性領域）３６とＮ型ＳＲＡＭ領域ＮＳにおけるゲート電極４２及びＮ型ソース・ドレイン領域（活性領域）４６は、引っ張り応力含有薄膜絶縁膜５０ａおよび圧縮応力含有薄膜絶縁膜５５ａからなる積層膜で覆っている。この構成によれば、引っ張り応力含有薄膜絶縁膜５０ａの引っ張り応力と圧縮応力含有薄膜絶縁膜５５ａの圧縮応力によって互いの応力に対して相殺作用が生じる。このため、Ｐ型ＳＲＡＭ領域ＰＳにおける活性領域及びＮ型ＳＲＡＭ領域ＮＳにおける活性領域に対して印加される応力が、どちらか一方の絶縁膜で覆う場合に比べて低減される。したがって、Ｎ型ＳＲＡＭ領域ＮＳにおけるＳＲＡＭ用Ｎチャネル型ＭＩＳトランジスタと、Ｐ型ＳＲＡＭ領域ＰＳにおけるＳＲＡＭ用Ｐチャネル型ＭＩＳトランジスタとを同程度の能力にすることができる。よって、ＳＲＡＭ領域におけるＭＩＳトランジスタを、応力を有する一種類の膜で覆う場合と比較して、ＳＲＡＭ全体のバランスを安定したものとすることができる。
【００６３】
さらに、引っ張り応力含有薄膜絶縁膜５０ａおよび圧縮応力含有薄膜絶縁膜５５ａの膜厚を、Ｎ型ロジック領域ＮＬにおける引っ張り応力含有絶縁膜５０およびＰ型ロジック領域ＰＬにおける圧縮応力含有絶縁膜５５よりも薄くすることにより、基板等に及ぼす応力をＳＲＡＭ部のトランジスタに適した量に調整することができる。
【００６４】
また、本実施形態の製造方法では、図７（ａ）に示す工程で、サイドウォール３３ｂを引っ張り応力含有薄膜絶縁膜５０ａおよび圧縮応力含有薄膜絶縁膜５５ａで覆った状態で、シェアードコンタクトホール５ａを形成している。したがって、これらの膜を形成しない従来と比較して、サイドウォール３３ｂの後退を抑制することができ、ゲート電極３２とＰ型ソース・ドレイン領域３６との間にリークが発生するのを防止することができる。
【００６５】
なお、本実施形態では、Ｐ型ＳＲＡＭ領域ＰＳおよびＮ型ＳＲＡＭ領域ＮＳにおいて、引っ張り応力含有薄膜絶縁膜５０ａの上に圧縮応力含有薄膜絶縁膜５５ａがそれぞれ形成されている場合について説明した。しかしながら、これらは逆の順番で積層されていてもよい。この場合にも上述した効果と同様の効果が得られる。
【００６６】
なお、本実施形態ではＳＲＡＭ領域を形成する場合について説明した。一般に、ＳＲＡＭを構成する各トランジスタには均一な能力が要求されるため、本発明を適用すると効果的である。しかしながら、本発明が適用できるのはＳＲＡＭ領域に限られない。つまり、Ｐ型ＭＩＳトランジスタとＮ型ＭＩＳトランジスタが１つの基板上に形成されている場合に、これらのトランジスタの上に上述の積層膜を形成すれば、トランジスタ同士のバランスを安定したものとすることができる。特に、Ｐ型ＭＩＳトランジスタとＮ型ＭＩＳトランジスタとが密接して形成されている場合には、これらのトランジスタを別々の膜で覆うことは困難であるため、この方法を適用すると効果的である。
【００６７】
（第２の実施形態）
図８は、本発明の第２の実施形態における半導体装置の構造を示す断面図である。図８に示すように、本実施形態の半導体装置では、Ｎ型ＳＲＡＭ領域ＮＳおよびＰ型ＳＲＡＭ領域ＰＳにおける引っ張り応力含有絶縁膜６０の膜厚が、Ｎ型ロジック領域ＮＬにおける引っ張り応力含有絶縁膜６０の膜厚と実質的に同じである。同様に、Ｎ型ＳＲＡＭ領域ＮＳおよびＰ型ＳＲＡＭ領域ＰＳにおける圧縮応力含有絶縁膜６３の膜厚も、Ｐ型ロジック領域ＰＬにおける圧縮応力含有絶縁膜６３の膜厚と実質的に同じである。それ以外の構造は第１の実施形態と同様であるので、詳細な説明は省略する。なお、「膜厚が実質的に同じ」範囲には、同一条件で膜を形成した場合に、場所によって生じる膜厚のばらつきの範囲を含む。
【００６８】
図９（ａ）〜図１２（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。本実施形態における製造方法では、図９（ａ）に示す工程で、第１の実施形態で述べた方法と同様の方法によりゲート電極１２、２２、３２、４２等を形成する。その後、基板の上全体に、ＬＰ―ＣＶＤ法によるシリコン窒化膜からなる引っ張り応力を有する引っ張り応力含有絶縁膜６０を膜厚３０ｎｍで形成する。
【００６９】
次に、図９（ｂ）に示す工程で、基板上に、Ｎ型ロジック領域ＮＬ、Ｎ型ＳＲＡＭ領域ＮＳ及びＰ型ＳＲＡＭ領域ＰＳを覆い、Ｐ型ロジック領域ＰＬに開口６２を有するレジストからなる第１のマスク６１を形成する。その後、第１のマスク６１をエッチングマスクにしてエッチングを行うことにより、Ｐ型ロジック領域ＰＬにおける引っ張り応力含有絶縁膜６０を除去する。
【００７０】
次に、図１０（ａ）に示す工程で、第１のマスク６１を除去する。
【００７１】
次に、図１０（ｂ）に示す工程で、基板上の全面に、プラズマＣＶＤ法によるシリコン窒化膜からなる圧縮応力を有する圧縮応力含有絶縁膜６３を膜厚３０ｎｍで形成する。
【００７２】
次に、図１１（ａ）に示す工程で、基板上に、Ｐ型ロジック領域ＰＬ、Ｐ型ＳＲＡＭ領域ＰＳ及びＮ型ＳＲＡＭ領域ＮＳを覆い、Ｎ型ロジック領域ＮＬに開口６５を有するレジストからなる第２のマスク６４を形成する。その後、第２のマスク６４をエッチングマスクにしてエッチングを行うことにより、Ｎ型ロジック領域ＮＬにおける圧縮応力含有絶縁膜６３を除去する。
【００７３】
次に、図１１（ｂ）に示す工程で、第２のマスク６４を除去する。
【００７４】
次に、図１２（ａ）に示す工程で、基板上の全面に層間絶縁膜３を形成した後、リソグラフィー法およびエッチング法を用いて、層間絶縁膜３、引っ張り応力含有絶縁膜６０及び圧縮応力含有絶縁膜６３をエッチングして、シリサイド層１７、２７、３７、４７に到達するコンタクトホール４ａおよびシェアードコンタクトホール５ａを形成する。
【００７５】
次に、図１２（ｂ）に示す工程で、コンタクトホール４ａおよびシェアードコンタクトホール５ａに、埋め込みコンタクト電極４およびシェアードコンタクト電極５を形成する。以上の工程により、本実施形態の半導体装置が形成される。
【００７６】
本実施形態の半導体装置によると、Ｎ型ロジック領域ＮＬにおけるゲート電極１２及びＮ型ソース・ドレイン領域（活性領域）１６は、引っ張り応力含有絶縁膜６０で覆っている。この構成によって、Ｎ型ロジック領域ＮＬにおけるロジック用Ｎチャネル型ＭＩＳトランジスタのトランジスタ能力（駆動能力）を向上することができる。また、Ｐ型ロジック領域ＰＬにおけるゲート電極２２及びＰ型ソース・ドレイン領域（活性領域）２６は、圧縮応力含有絶縁膜６３で覆っている。この構成によって、Ｐ型ロジック領域ＰＬにおけるロジック用Ｐチャネル型ＭＩＳトランジスタのトランジスタ能力（駆動能力）を向上することができる。
【００７７】
また、Ｐ型ＳＲＡＭ領域ＰＳにおけるゲート電極３２及びＰ型ソース・ドレイン領域（活性領域）３６とＮ型ＳＲＡＭ領域ＮＳにおけるゲート電極４２及びＮ型ソース・ドレイン領域（活性領域）４６は、引っ張り応力含有絶縁膜６０および圧縮応力含有絶縁膜６３からなる積層膜で覆っている。この構成によれば、引っ張り応力含有絶縁膜６０の引っ張り応力と圧縮応力含有絶縁膜６３の圧縮応力によって互いの応力に対して相殺作用が生じる。このため、Ｐ型ＳＲＡＭ領域ＰＳにおける活性領域及びＮ型ＳＲＡＭ領域ＮＳにおける活性領域に対して印加される応力が、どちらか一方の絶縁膜で覆う場合に比べて低減される。したがって、Ｎ型ＳＲＡＭ領域ＮＳにおけるＳＲＡＭ用Ｎチャネル型ＭＩＳトランジスタと、Ｐ型ＳＲＡＭ領域ＰＳにおけるＳＲＡＭ用Ｐチャネル型ＭＩＳトランジスタとを同程度の能力にすることができる。よって、ＳＲＡＭ領域におけるＭＩＳトランジスタを、応力を有する一種類の膜で覆う場合と比較して、ＳＲＡＭ全体のバランスを安定したものとすることができる。
【００７８】
また、本実施形態の製造方法では、図１２（ａ）に示す工程で、サイドウォール３３ｂを引っ張り応力含有絶縁膜６０および圧縮応力含有絶縁膜６３で覆った状態で、シェアードコンタクトホール５ａを形成している。したがって、これらの膜を形成しない従来と比較して、サイドウォール３３ｂの後退を抑制することができ、ゲート電極３２とＰ型ソース・ドレイン領域３６との間にリークが発生するのを防止することができる。
【００７９】
なお、本実施形態では、Ｐ型ＳＲＡＭ領域ＰＳおよびＮ型ＳＲＡＭ領域ＮＳにおいて、引っ張り応力含有絶縁膜６０の上に圧縮応力含有絶縁膜６３がそれぞれ形成されている場合について説明した。しかしながら、これらは逆の順番で積層されていてもよい。この場合にも上述した効果と同様の効果が得られる。
【産業上の利用可能性】
【００８０】
以上のように、本発明は、Ｎチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタを有する半導体装置における絶縁膜の応力緩和等に有用である。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施形態における半導体装置の構造を示す断面図である。
【図２】（ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図３】（ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図４】（ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図５】（ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図６】（ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図７】（ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図８】本発明の第２の実施形態における半導体装置の構造を示す断面図である。
【図９】（ａ）、（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。
【図１０】（ａ）、（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。
【図１１】（ａ）、（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。
【図１２】（ａ）、（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。
【図１３】従来のトランジスタの構造を示す断面図である。
【符号の説明】
【００８２】
１ 半導体基板
２ シャロートレンチ素子分離領域
３ 層間絶縁膜
４ コンタクト電極
４ａ コンタクトホール
５ シェアードコンタクト電極
５ａ シェアードコンタクトホール
１１、２１、３１、４１ ゲート絶縁膜
１２、２２、３２、４２ ゲート電極
１３ａ、２３ａ、３３ａ、４３ａ オフセットサイドウォール
１３ｂ、２３ｂ、３３ｂ、４３ｂ サイドウォール
１４、４４ Ｎ型エクステンション領域
１５、４５ Ｐ型ポケット領域
１６、４６ Ｎ型ソース・ドレイン領域
１７、２７、３７、４７ シリサイド層
２４、３４ Ｐ型エクステンション領域
２５、３５ Ｎ型ポケット領域
２６、３６ Ｐ型ソース・ドレイン領域
５０ 引っ張り応力含有絶縁膜
５０ａ 引っ張り応力含有薄膜絶縁膜
５１ 第１のマスク
５２ 開口
５３ 第２のマスク
５４ 開口
５５ 圧縮応力含有絶縁膜
５５ａ 圧縮応力含有薄膜絶縁膜
５６ 第３のマスク
５７ 開口
５８ 第４のマスク
５９ 開口
６０ 引っ張り応力含有絶縁膜
６１ 第１のマスク
６２ 開口
６３ 圧縮応力含有絶縁膜
６４ 第２のマスク
６５ 開口
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置分野において急速な微細化による高速化および低消費電力化が進んでいる。そのため、トランジスタ能力向上が急務となっているが、微細化だけでは能力の向上が図れない状況になってきている。そこで、トランジスタにストレスを与えるなどの新規技術で能力向上を実現するケースが増加している。
【０００３】
例えば、図１３に示すように、Ｎチャネル型ＭＩＳトランジスタ１０１を引っ張り応力の発生するＬＰ−ＣＶＤ（Low Pressure - Chemical Vapor Deposition）膜１０３で覆い、Ｐチャネル型ＭＩＳトランジスタ１０２を圧縮応力の発生するプラズマＣＶＤ膜１０４で覆うことにより、各トランジスタの能力を向上する方法が提案されている（例えば特許文献１参照）。
【特許文献１】特開２００３−２７３２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の方法では次のような不具合が生じてしまう。
【０００５】
ＳＲＡＭ部では、Ｎチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタが密に形成されるため、これらのトランジスタの上に応力方向の異なる別々の膜を形成することは困難である。そのため、Ｎチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタの上を、応力を有する一種類の膜でカバーすると、Ｎチャネル型ＭＩＳトランジスタとＰチャネル型ＭＩＳトランジスタとの能力の差が大きくなってしまう。
【０００６】
また、ＳＲＡＭ部において、Ｎチャネル型ＭＩＳトランジスタとＰチャネル型ＭＩＳトランジスタとを応力方向の異なる別々の膜で覆うことが可能であるとしても、全体に応力を有する絶縁膜を形成した後に、どちらかのＭＩＳトランジスタの上に位置する部分を除去する際に、ゲート電極の側壁上に形成されたサイドウォールが後退してしまう。そのため、ゲート電極からソース・ドレイン領域に跨るシェアードコンタクトを形成すると、これらの間が短絡するおそれが生じる。
【０００７】
そこで、本発明は、応力を有する絶縁膜が形成された構成で、ＮチャネルトランジスタおよびＰチャネルトランジスタの能力のバランスを保つことができる半導体装置およびその製造方法を提供することを目的とする。
【０００８】
また、ロジック領域においてＮチャネル型ＭＩＳトランジスタ及びＰチャネル型ＭＩＳトランジスタの両方の能力を向上させると共に、ＳＲＡＭ領域において、Ｎチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタの能力のバランスを保ちつつ、かつ、シェアードコンタクトを形成した場合にも、リーク電流の発生を抑制することも目的とする。
【課題を解決するための手段】
【０００９】
本発明における一形態の半導体装置は、半導体層からなる第１の活性領域の上方に形成された第１のゲート電極と、前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成された第１のソース・ドレイン領域を有するＮチャネル型の第１のＭＩＳトランジスタと、前記半導体層からなる第２の活性領域の上方に形成された第２のゲート電極と、前記第２の活性領域のうち前記第２のゲート電極の側方に位置する領域に形成された第２のソース・ドレイン領域を有するＰチャネル型の第２のＭＩＳトランジスタと、前記第１のゲート電極、前記第１の活性領域、前記第２のゲート電極および前記第２の活性領域を覆う、引っ張り応力を有する第１の絶縁膜と圧縮応力を有する第２の絶縁膜からなる積層膜と、前記積層膜上に形成された層間絶縁膜とを備える。
【００１０】
本発明における一形態の半導体装置によると、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタの上の積層膜により、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタの能力を同程度にすることができる。よって、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタが密接して形成されている場合など、別々の膜によって覆うのが困難である場合であっても、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタのバランスを安定したものとすることができる。また、第１の絶縁膜は引っ張り歪みを有しており、第２の絶縁膜は圧縮歪みを有するため、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタのそれぞれの応力をバランス良く緩和することができる。
【００１１】
本発明における一形態の半導体装置では、前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタはＳＲＡＭを構成してもよい。
【００１２】
本発明における一形態の半導体装置では、前記半導体層からなる第３の活性領域に形成された第３のゲート電極と、前記第３の活性領域のうち前記第３のゲート電極の側方に位置する領域に形成された第３のソース・ドレイン領域を有するＮチャネル型の第３のＭＩＳトランジスタと、前記第３のゲート電極および前記第３の活性領域を覆う、引っ張り応力を有する第３の絶縁膜とをさらに備え、前記第３の活性領域の上方には、前記第２の絶縁膜は形成されていなくてもよい。
【００１３】
本発明における一形態の半導体装置では、前記第１の絶縁膜の膜厚は、前記第３の絶縁膜の膜厚よりも薄くてもよい。
【００１４】
本発明における一形態の半導体装置では、前記第３のトランジスタはロジック部に設けられていてもよい。
【００１５】
本発明における一形態の半導体装置では、前記第１のゲート電極の側面上には第１のサイドウォールが形成され、前記積層膜は、前記第１のソース・ドレイン領域、前記第１のサイドウォールおよび前記第１のゲート電極を覆い、前記層間絶縁膜および前記積層膜を貫通して前記第１のソース・ドレイン領域、前記第１のサイドウォールおよび前記第１のゲート電極に到達する第１のシェアードコンタクトとをさらに備えていてもよい。
【００１６】
本発明における一形態の半導体装置では、前記半導体層からなる第４の活性領域に形成された第４のゲート電極と、前記第４の活性領域のうち前記第４のゲート電極の側方に位置する領域に形成された第４のソース・ドレイン領域を有するＰチャネル型の第４のＭＩＳトランジスタと、前記第４のゲート電極および前記第４の活性領域を覆う、圧縮応力を有する第４の絶縁膜とをさらに備え、前記第４の活性領域の上方には、前記第１の絶縁膜は形成されていなくてもよい。
【００１７】
本発明における一形態の半導体装置では、前記第２の絶縁膜の膜厚は、前記第４の絶縁膜の膜厚よりも薄くてもよい。
【００１８】
本発明における一形態の半導体装置では、前記第４のトランジスタはロジック部に設けられていてもよい。
【００１９】
本発明における一形態の半導体装置では、前記第２のゲート電極の側面上には第２のサイドウォールが形成され、前記積層膜は、前記第２のソース・ドレイン領域、前記第２のサイドウォールおよび前記第２のゲート電極を覆い、前記層間絶縁膜および前記積層膜を貫通して前記第２のソース・ドレイン領域、前記第２のサイドウォールおよび前記第２のゲート電極に到達する第２のシェアードコンタクトとをさらに備えていてもよい。
【００２０】
本発明における一形態の半導体装置の製造方法は、半導体層からなる第１の活性領域の上方に形成された第１のゲート電極と前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成された第１のソース・ドレイン領域とを有するＮチャネル型の第１のＭＩＳトランジスタと、前記半導体層からなる第２の活性領域の上方に形成された第２のゲート電極と前記第２の活性領域のうち前記第２のゲート電極の側方に位置する領域に形成された第２のソース・ドレイン領域とを有するＰチャネル型の第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、前記第１のゲート電極、前記第１の活性領域、前記第２のゲート電極および前記第２の活性領域を覆う、引っ張り応力を有する第１の絶縁膜と圧縮応力を有する第２の絶縁膜からなる積層膜を形成する工程（ａ）と、前記積層膜上に層間絶縁膜を形成する工程（ｂ）とを備えている。
【００２１】
本発明における一形態の製造方法では、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタの上を第１の絶縁膜および第２の絶縁膜により覆うことにより、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタの能力を同程度にすることができる。よって、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタを密接させて形成する場合など、別々の膜によって覆うのが困難である場合であっても、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタのバランスを安定したものとすることができる。また、第１の絶縁膜は引っ張り歪みを有しており、第２の絶縁膜は圧縮歪みを有するため、第１のＭＩＳトランジスタおよび第２のＭＩＳトランジスタのそれぞれの応力をバランス良く緩和することができる。
【００２２】
本発明における一形態の半導体装置の製造方法において、前記工程（ａ）では、前記第１の絶縁膜を形成した後、前記第１の絶縁膜上に前記第２の絶縁膜を形成することにより前記積層膜を形成してもよい。
【００２３】
本発明における一形態の半導体装置の製造方法において、前記工程（ａ）では、前記第２の絶縁膜を形成した後、前記第２の絶縁膜上に前記第１の絶縁膜を形成することにより前記積層膜を形成してもよい。
【００２４】
本発明における一形態の半導体装置の製造方法において、前記半導体層からなる第３の活性領域に形成された第３のゲート電極と、前記第３の活性領域のうち前記第３のゲート電極の側方に位置する領域に形成された第３のソース・ドレイン領域とを有するＮチャネル型の第３のＭＩＳトランジスタとをさらに備え、前記工程（ａ）では、前記第３のゲート電極および前記第３の活性領域を覆う、前記第１の絶縁膜と共通の膜からなる引っ張り応力を有する第３の絶縁膜を形成し、前記工程（ｂ）では、前記層間絶縁膜形成前の前記第３の活性領域の上方には前記第２の絶縁膜が形成されておらず、前記第３の絶縁膜上に前記層間絶縁膜を形成してもよい。
【００２５】
本発明における一形態の半導体装置の製造方法において、前記工程（ａ）は、前記第１の絶縁膜の膜厚を前記第３の絶縁膜よりも薄くする工程をさらに有していてもよい。
【００２６】
本発明における一形態の半導体装置の製造方法において、前記半導体層からなる第４の活性領域に形成された第４のゲート電極と、前記第４の活性領域のうち前記第４のゲート電極の側方に位置する領域に形成された第４のソース・ドレイン領域とを有するＰチャネル型の第４のＭＩＳトランジスタとをさらに備え、前記工程（ａ）では、前記第４のゲート電極および前記第４の活性領域を覆う、前記第２の絶縁膜と共通の膜からなる圧縮応力を有する第４の絶縁膜を形成し、前記工程（ｂ）では、前記層間絶縁膜形成前の前記第４の活性領域の上方には前記第１の絶縁膜が形成されておらず、前記第４の絶縁膜上に前記層間絶縁膜を形成してもよい。
【００２７】
本発明における一形態の半導体装置の製造方法において、前記工程（ａ）は、前記第２の絶縁膜の膜厚を前記第４の絶縁膜よりも薄くする工程をさらに有していてもよい。
【００２８】
本発明における一形態の半導体装置の製造方法において、前記第１のＭＩＳトランジスタおよび前記第２のＭＩＳトランジスタはＳＲＡＭを構成してもよい。
【００２９】
本発明における一形態の半導体装置の製造方法において、前記工程（ａ）の前に、前記第１のゲート電極の側面上に第１のサイドウォールを形成する工程（ｃ）と、前記工程（ｂ）の後に、前記層間絶縁膜及び前記積層膜を貫通して、前記第１のＭＩＳトランジスタにおける前記第１のゲート電極、前記第１のサイドウォールおよび前記第１の活性領域に到達する第１のシェアードコンタクトを形成する工程（ｄ）とをさらに備えていてもよい。
【００３０】
本発明における一形態の半導体装置の製造方法において、前記工程（ａ）の前に、前記第２のゲート電極の側面上に第２のサイドウォールを形成する工程（ｃ）と、前記工程（ｂ）の後に、前記層間絶縁膜及び前記積層膜を貫通して、前記第２のＭＩＳトランジスタにおける前記第２のゲート電極、前記第２のサイドウォールおよび前記第２の活性領域に到達する第２のシェアードコンタクトを形成する工程（ｄ）とをさらに備えていてもよい。
【発明の効果】
【００３１】
本発明によると、半導体装置におけるバランスを安定したものとすることができる。また、シェアードコンタクトを形成した場合にリークの発生を抑制することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の半導体装置およびその製造方法について、図面を参照しながら説明する。
【００３３】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体装置の構造を示す断面図である。図１に示すように、本実施形態の半導体装置では、ロジック用Ｎチャネル型ＭＩＳトランジスタを形成するＮ型ロジック領域ＮＬ、ロジック用Ｐチャネル型ＭＩＳトランジスタを形成するＰ型ロジック領域ＰＬ、ＳＲＡＭ用Ｐチャネル型ＭＩＳトランジスタを形成するＰ型ＳＲＡＭ領域ＰＳおよびＳＲＡＭ用Ｎチャネル型ＭＩＳトランジスタを形成するＮ型ＳＲＡＭ領域ＮＳが配置している。各領域ＮＬ、ＰＬ、ＰＳ、ＮＳはシャロートレンチ素子分離２によって互いに電気的に分離されている。
【００３４】
Ｎ型ロジック領域ＮＬには、半導体基板１の上に、ゲート絶縁膜１１を挟んでゲート電極１２が形成されている。そして、ゲート電極１２の側面上には、オフセットサイドウォール１３ａと、オフセットサイドウォール１３ａの外側に配置するサイドウォール１３ｂとが形成されている。半導体基板１のうちオフセットサイドウォール１３ａ及びサイドウォール１３ｂの下に位置する領域には、Ｎ型エクステンション領域１４が形成され、Ｎ型エクステンション領域１４の下に位置する領域にはＰ型ポケット領域１５が形成されている。また、半導体基板１のうちサイドウォール１３ｂの外側に位置する領域には、Ｎ型ソース・ドレイン領域１６が形成されている。また、ゲート電極１２およびＮ型ソース・ドレイン領域１６の上にはシリサイド層１７が形成されている。
【００３５】
Ｎ型ロジック領域ＮＬにおけるゲート電極１２、オフセットサイドウォール１３ａ、サイドウォール１３ｂおよびＮ型ソース・ドレイン領域１６の上には、ＬＰ−ＣＶＤ法によるシリコン窒化膜からなる引っ張り応力を有する引っ張り応力含有絶縁膜５０が形成されている。なお、本実施形態における引っ張り応力とは、ゲート電極下に位置するチャネル領域のゲート長方向に対して印加される応力を意味するものである。
【００３６】
Ｐ型ロジック領域ＰＬには、半導体基板１の上に、ゲート絶縁膜２１を挟んでゲート電極２２が形成されている。そして、ゲート電極２２の側面上には、オフセットサイドウォール２３ａと、オフセットサイドウォール２３ａの外側に配置するサイドウォール２３ｂとが形成されている。半導体基板１のうちオフセットサイドウォール２３ａ及びサイドウォール２３ｂの下に位置する領域には、Ｐ型エクステンション領域２４が形成され、Ｐ型エクステンション領域２４の下に位置する領域にはＮ型ポケット領域２５が形成されている。また、半導体基板１のうちサイドウォール２３ｂの外側に位置する領域にはＰ型ソース・ドレイン領域２６が形成されている。また、ゲート電極２２およびＰ型ソース・ドレイン領域２６の上にはシリサイド層２７が形成されている。
【００３７】
Ｐ型ロジック領域ＰＬにおけるゲート電極２２、オフセットサイドウォール２３ａ、サイドウォール２３ｂおよびＰ型ソース・ドレイン領域２６の上には、プラズマＣＶＤ法によるシリコン窒化膜からなる圧縮応力を有する圧縮応力含有絶縁膜５５が形成されている。なお、本実施形態における圧縮応力とは、ゲート電極下に位置するチャネル領域のゲート長方向に対して印加される応力を意味するものである。
【００３８】
また、Ｐ型ＳＲＡＭ領域ＰＳには、半導体基板１の上に、ゲート絶縁膜３１を挟んでゲート電極３２が形成されている。そして、ゲート電極３２の側面上には、オフセットサイドウォール３３ａと、オフセットサイドウォール３３ａの外側に配置するサイドウォール３３ｂとが形成されている。半導体基板１のうちサイドウォール３３ｂの下に位置する領域には、Ｐ型エクステンション領域３４が形成され、Ｐ型エクステンション領域３４の下に位置する領域には、Ｎ型ポケット領域３５が形成されている。また、半導体基板１のうちサイドウォール３３ｂの外側に位置する領域には、Ｐ型ソース・ドレイン領域３６が形成されている。また、ゲート電極３２およびＰ型ソース・ドレイン領域３６の上にはシリサイド層３７が形成されている。
【００３９】
Ｐ型ＳＲＡＭ領域ＰＳにおけるゲート電極３２、オフセットサイドウォール３３ａ、サイドウォール３３ｂおよびＰ型ソース・ドレイン領域３６の上には、ＬＰ−ＣＶＤ法によるシリコン窒化膜からなる引っ張り応力を有する引っ張り応力含有薄膜絶縁膜５０ａと、プラズマＣＶＤ法によるシリコン窒化膜からなる圧縮応力を有する圧縮応力含有薄膜絶縁膜５５ａとが積層されている。ここで、引っ張り応力含有薄膜絶縁膜５０ａの膜厚は、Ｎ型ロジック領域ＮＬにおける引っ張り応力含有絶縁膜５０の膜厚よりも薄く、圧縮応力含有薄膜絶縁膜５５ａは、Ｐ型ロジック領域ＰＬにおける圧縮応力含有絶縁膜５５よりも薄い。
【００４０】
Ｎ型ＳＲＡＭ領域ＮＳには、半導体基板１の上に、ゲート絶縁膜４１を挟んでゲート電極４２が形成されている。そして、ゲート電極４２の側面上には、オフセットサイドウォール４３ａと、オフセットサイドウォール４３ａの外側に配置するサイドウォール４３ｂとが形成されている。半導体基板１のうちオフセットサイドウォール４３ａ及びサイドウォール４３ｂの下に位置する領域には、Ｎ型エクステンション領域４４が形成され、Ｎ型エクステンション領域４４の下に位置する領域には、Ｐ型ポケット領域４５が形成されている。また、半導体基板１のうちサイドウォール４３ｂの外側に位置する領域には、Ｎ型ソース・ドレイン領域４６が形成されている。また、ゲート電極４２およびＮ型ソース・ドレイン領域４６の上にはシリサイド層４７が形成されている。
【００４１】
Ｎ型ＳＲＡＭ領域ＮＳにおけるゲート電極４２、オフセットサイドウォール４３ａ、サイドウォール４３ｂおよびＮ型ソース・ドレイン領域４６の上には、ＬＰ−ＣＶＤ法によるシリコン窒化膜からなる引っ張り応力を有する引っ張り応力含有薄膜絶縁膜５０ａと、プラズマＣＶＤ法によるシリコン窒化膜からなる圧縮応力を有する圧縮応力含有薄膜絶縁膜５５ａとが積層されている。ここで、引っ張り応力含有薄膜絶縁膜５０ａの膜厚は、Ｎ型ロジック領域ＮＬにおける引っ張り応力含有絶縁膜５０の膜厚よりも薄く、圧縮応力含有薄膜絶縁膜５５ａは、Ｐ型ロジック領域ＰＬにおける圧縮応力含有絶縁膜５５よりも薄い。
【００４２】
そして、各領域ＮＬ、ＰＬ、ＰＳ、ＮＳにおいて、引っ張り応力含有絶縁膜５０、圧縮応力含有絶縁膜５５、引っ張り応力含有薄膜絶縁膜５０ａおよび圧縮応力含有薄膜絶縁膜５５ａの上は、層間絶縁膜３によって覆われている。そして、各領域ＮＬ、ＰＬ、ＰＳ、ＮＳには、引っ張り応力含有絶縁膜５０、圧縮応力含有絶縁膜５５、引っ張り応力含有薄膜絶縁膜５０ａ、圧縮応力含有薄膜絶縁膜５５ａおよび層間絶縁膜３を貫通してシリサイド層１７、２７、３７、４７に到達するコンタクト電極４が形成されている。また、Ｐ型ＳＲＡＭ領域ＰＳにおいて、ゲート電極３２の上に位置するシリサイド層３７から、オフセットサイドウォール３３ａ、サイドウォール３３ｂおよびＰ型ソース・ドレイン領域３６の上に位置するシリサイド層３７までに亘って、シェアードコンタクト電極５が接触して形成されている。
【００４３】
次に、本実施形態における半導体装置の製造方法について、図２（ａ）〜図７（ｂ）を参照しながら説明する。図２（ａ）〜図７（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【００４４】
本発明の製造方法では、まず図２（ａ）に示す工程で、半導体基板１に形成されたシャロートレンチ素子分離領域２によって区画されたＮ型ロジック領域ＮＬ、Ｐ型ロジック領域ＰＬ、Ｐ型ＳＲＡＭ領域ＰＳ、Ｎ型ＳＲＡＭ領域ＮＳの半導体基板１からなる各活性領域上に、ゲート絶縁膜１１、２１、３１、４１およびゲート電極１２、２２、３２、４２を形成する。次に、ゲート電極１２、２２、３２、４２の側面上に、オフセットサイドウォール１３ａ、２３ａ、３３ａ、４３ａを形成する。
【００４５】
続いて、Ｎ型ロジック領域ＮＬおよびＮ型ＳＲＡＭ領域ＮＳに、Ｎ型不純物である例えばヒ素イオンを、加速エネルギー３ＫｅＶ、ドーズ量１．５×１０15個／ｃｍ2、ＴＩＬＴ角０度の条件で注入し、Ｎ型エクステンション領域１４、４４を形成する。次に、Ｐ型不純物である例えばボロンイオンを、加速エネルギー１０ＫｅＶ、ドーズ量８．０×１０12個／ｃｍ2、ＴＩＬＴ角２５度の条件で４回転注入（ウェハを回転させて４方向から注入）し、Ｐ型ポケット領域１５、４５を形成する。このＰ型ポケット領域１５、４５は、Ｎ型エクステンション領域１４、４４の底面を覆うように形成する。
【００４６】
次に、Ｐ型ロジック領域ＰＬおよびＰ型ＳＲＡＭ領域ＰＳに、Ｐ型不純物である例えばボロンイオンを、加速エネルギー０．５ＫｅＶ、ドーズ量３．０×１０14個／ｃｍ2、ＴＩＬＴ角０度の条件で注入し、Ｐ型エクステンション領域２４、３４を形成する。次に、Ｎ型不純物である例えばリンイオンを、加速エネルギー３０ＫｅＶ、ドーズ量７．０×１０12個／ｃｍ2、ＴＩＬＴ角２５度の条件で４回転注入し、Ｎ型ポケット領域２５、３５を形成する。このＮ型ポケット領域２５、３５は、Ｐ型エクステンション領域２４、３４の底面を覆うように形成する。
【００４７】
次に、基板上の全面に、ＬＰ−ＣＶＤ法によるシリコン窒化膜を形成する。その後、エッチバック法によりシリコン窒化膜をエッチングして、各ゲート電極１２、２２、３２、４２の側壁上に、サイドウォール１３ｂ、２３ｂ、３３ｂ、４３ｂを形成する。その後、Ｎ型ロジック領域ＮＬおよびＮ型ＳＲＡＭ領域ＮＳに、Ｎ型不純物である例えば砒素イオンを、加速エネルギー２０ＫｅＶ、ドーズ量４．０×１０15個／ｃｍ2、ＴＩＬＴ角０度の条件で注する。さらに、Ｎ型不純物である例えばリンイオンを、加速エネルギー１０ＫｅＶ、ドーズ量１．０×１０15個／ｃｍ2、ＴＩＬＴ角７度の条件で注入する。これにより、Ｎ型ソース・ドレイン領域１６、４６を形成する。
【００４８】
次に、Ｐ型ロジック領域ＰＬおよびＰ型ＳＲＡＭ領域ＰＳに、Ｐ型不純物である例えばボロンイオンを、加速エネルギー２ＫｅＶ、ドーズ量４．０×１０15個／ｃｍ2、ＴＩＬＴ角７度の条件で注入し、Ｐ型ソース・ドレイン領域２６、３６を形成する。
【００４９】
次に、各ゲート電極１２、２２、３２、４２の上およびソース・ドレイン領域１６、２６、３６、４６の上に、サリサイド技術を用いてシリサイド層１７、２７、３７、４７を選択的に形成する。
【００５０】
次に、図２（ｂ）に示す工程で、基板上の全面に、ＬＰ−ＣＶＤ法によるシリコン窒化膜からなる引っ張り応力を有する引っ張り応力含有絶縁膜５０を膜厚５０ｎｍで形成する。
【００５１】
次に、図３（ａ）に示す工程で、基板上に、Ｎ型ロジック領域ＮＬ、Ｎ型ＳＲＡＭ領域ＮＳ及びＰ型ＳＲＡＭ領域ＰＳを覆い、Ｐ型ロジック領域ＰＬに開口５２を有するレジストからなる第１のマスク５１を形成する。その後、第１のマスク５１をエッチングマスクにしてエッチングを行うことにより、Ｐ型ロジック領域ＰＬにおける引っ張り応力含有絶縁膜５０を除去する。
【００５２】
次に、図３（ｂ）に示す工程で、第１のマスク５１を除去する。
【００５３】
次に、図４（ａ）に示す工程で、基板上に、Ｎ型ロジック領域ＮＬ及びＰ型ロジック領域ＰＬを覆い、Ｎ型ＳＲＡＭ領域ＮＳ及びＰ型ＳＲＡＭ領域ＰＳに開口５４を有するレジストからなる第２のマスク５３を形成する。その後、第２のマスク５３をエッチングマスクにして、Ｎ型ＳＲＡＭ領域ＮＳおよびＰ型ＳＲＡＭ領域ＰＳにおける引っ張り応力含有絶縁膜５０を厚さ３０ｎｍ程度エッチングして、厚さ２０ｎｍ程度まで薄膜化された引っ張り応力含有薄膜絶縁膜５０ａを形成する。
【００５４】
次に、図４（ｂ）に示す工程で、第２のマスク５３を除去する。
【００５５】
次に、図５（ａ）に示す工程で、基板上の全面に、プラズマＣＶＤ法によるシリコン窒化膜からなる圧縮応力を有する圧縮応力含有絶縁膜５５を膜厚５０ｎｍで形成する。
【００５６】
続いて、図５（ｂ）に示す工程で、基板上に、Ｐ型ロジック領域ＰＬ、Ｐ型ＳＲＡＭ領域ＰＳ及びＮ型ＳＲＡＭ領域ＮＳを覆い、Ｎ型ロジック領域ＮＬに開口５７を有するレジストからなる第３のマスク５６を形成する。その後、第３のマスク５６をエッチングマスクにしてエッチングを行うことにより、Ｎ型ロジック領域ＮＬにおける圧縮応力含有絶縁膜５５を除去する。
【００５７】
次に、図６（ａ）に示す工程で、第３のマスク５６（図５（ｂ）に示す）を除去した後、基板の上全体に、Ｎ型ロジック領域ＮＬ及びＰ型ロジック領域ＰＬを覆い、Ｐ型ＳＲＡＭ領域ＰＳ及びＮ型ＳＲＡＭ領域ＮＳに開口５９を有するレジストからなる第４のマスク５８を形成する。その後、第４のマスク５８をエッチングマスクにして、Ｎ型ＳＲＡＭ領域ＮＳおよびＰ型ＳＲＡＭ領域ＰＳにおける圧縮応力含有絶縁膜５５を厚さ３０ｎｍ程度エッチングして、厚さ２０ｎｍ程度まで薄膜化された圧縮応力含有薄膜絶縁膜５５ａを形成する。
【００５８】
次に、図６（ｂ）に示す工程で、第４のマスク５８を除去する。
【００５９】
次に、図７（ａ）に示す工程で、基板上の全面に層間絶縁膜３を形成した後、リソグラフィー法およびエッチング法を用いて、層間絶縁膜３、引っ張り応力含有絶縁膜５０、引っ張り応力含有薄膜絶縁膜５０ａ、圧縮応力含有絶縁膜５５及び圧縮応力含有薄膜絶縁膜５５ａをエッチングして、シリサイド層１７、２７、３７、４７に到達するコンタクトホール４ａおよびシェアードコンタクトホール５ａを形成する。
【００６０】
次に、図７（ｂ）に示す工程で、コンタクトホール４ａおよびシェアードコンタクトホール５ａに、埋め込みコンタクト電極４およびシェアードコンタクト電極５を形成する。なお、埋め込みコンタクト電極４およびシェアードコンタクト電極５は、ＴｉＮなどのバリア膜とタングステンなどの金属膜によって構成されている。以上の工程により、本実施形態の半導体装置が形成される。
【００６１】
本実施形態の半導体装置によると、Ｎ型ロジック領域ＮＬにおけるゲート電極１２及びＮ型ソース・ドレイン領域（活性領域）１６は、引っ張り応力含有絶縁膜５０で覆っている。この構成によって、Ｎ型ロジック領域ＮＬにおけるロジック用Ｎチャネル型ＭＩＳトランジスタのトランジスタ能力（駆動能力）を向上することができる。また、Ｐ型ロジック領域ＰＬにおけるゲート電極２２及びＰ型ソース・ドレイン領域（活性領域）２６は、圧縮応力含有絶縁膜５５で覆っている。この構成によって、Ｐ型ロジック領域ＰＬにおけるロジック用Ｐチャネル型ＭＩＳトランジスタのトランジスタ能力（駆動能力）を向上することができる。
【００６２】
また、Ｐ型ＳＲＡＭ領域ＰＳにおけるゲート電極３２及びＰ型ソース・ドレイン領域（活性領域）３６とＮ型ＳＲＡＭ領域ＮＳにおけるゲート電極４２及びＮ型ソース・ドレイン領域（活性領域）４６は、引っ張り応力含有薄膜絶縁膜５０ａおよび圧縮応力含有薄膜絶縁膜５５ａからなる積層膜で覆っている。この構成によれば、引っ張り応力含有薄膜絶縁膜５０ａの引っ張り応力と圧縮応力含有薄膜絶縁膜５５ａの圧縮応力によって互いの応力に対して相殺作用が生じる。このため、Ｐ型ＳＲＡＭ領域ＰＳにおける活性領域及びＮ型ＳＲＡＭ領域ＮＳにおける活性領域に対して印加される応力が、どちらか一方の絶縁膜で覆う場合に比べて低減される。したがって、Ｎ型ＳＲＡＭ領域ＮＳにおけるＳＲＡＭ用Ｎチャネル型ＭＩＳトランジスタと、Ｐ型ＳＲＡＭ領域ＰＳにおけるＳＲＡＭ用Ｐチャネル型ＭＩＳトランジスタとを同程度の能力にすることができる。よって、ＳＲＡＭ領域におけるＭＩＳトランジスタを、応力を有する一種類の膜で覆う場合と比較して、ＳＲＡＭ全体のバランスを安定したものとすることができる。
【００６３】
さらに、引っ張り応力含有薄膜絶縁膜５０ａおよび圧縮応力含有薄膜絶縁膜５５ａの膜厚を、Ｎ型ロジック領域ＮＬにおける引っ張り応力含有絶縁膜５０およびＰ型ロジック領域ＰＬにおける圧縮応力含有絶縁膜５５よりも薄くすることにより、基板等に及ぼす応力をＳＲＡＭ部のトランジスタに適した量に調整することができる。
【００６４】
また、本実施形態の製造方法では、図７（ａ）に示す工程で、サイドウォール３３ｂを引っ張り応力含有薄膜絶縁膜５０ａおよび圧縮応力含有薄膜絶縁膜５５ａで覆った状態で、シェアードコンタクトホール５ａを形成している。したがって、これらの膜を形成しない従来と比較して、サイドウォール３３ｂの後退を抑制することができ、ゲート電極３２とＰ型ソース・ドレイン領域３６との間にリークが発生するのを防止することができる。
【００６５】
なお、本実施形態では、Ｐ型ＳＲＡＭ領域ＰＳおよびＮ型ＳＲＡＭ領域ＮＳにおいて、引っ張り応力含有薄膜絶縁膜５０ａの上に圧縮応力含有薄膜絶縁膜５５ａがそれぞれ形成されている場合について説明した。しかしながら、これらは逆の順番で積層されていてもよい。この場合にも上述した効果と同様の効果が得られる。
【００６６】
なお、本実施形態ではＳＲＡＭ領域を形成する場合について説明した。一般に、ＳＲＡＭを構成する各トランジスタには均一な能力が要求されるため、本発明を適用すると効果的である。しかしながら、本発明が適用できるのはＳＲＡＭ領域に限られない。つまり、Ｐ型ＭＩＳトランジスタとＮ型ＭＩＳトランジスタが１つの基板上に形成されている場合に、これらのトランジスタの上に上述の積層膜を形成すれば、トランジスタ同士のバランスを安定したものとすることができる。特に、Ｐ型ＭＩＳトランジスタとＮ型ＭＩＳトランジスタとが密接して形成されている場合には、これらのトランジスタを別々の膜で覆うことは困難であるため、この方法を適用すると効果的である。
【００６７】
（第２の実施形態）
図８は、本発明の第２の実施形態における半導体装置の構造を示す断面図である。図８に示すように、本実施形態の半導体装置では、Ｎ型ＳＲＡＭ領域ＮＳおよびＰ型ＳＲＡＭ領域ＰＳにおける引っ張り応力含有絶縁膜６０の膜厚が、Ｎ型ロジック領域ＮＬにおける引っ張り応力含有絶縁膜６０の膜厚と実質的に同じである。同様に、Ｎ型ＳＲＡＭ領域ＮＳおよびＰ型ＳＲＡＭ領域ＰＳにおける圧縮応力含有絶縁膜６３の膜厚も、Ｐ型ロジック領域ＰＬにおける圧縮応力含有絶縁膜６３の膜厚と実質的に同じである。それ以外の構造は第１の実施形態と同様であるので、詳細な説明は省略する。なお、「膜厚が実質的に同じ」範囲には、同一条件で膜を形成した場合に、場所によって生じる膜厚のばらつきの範囲を含む。
【００６８】
図９（ａ）〜図１２（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。本実施形態における製造方法では、図９（ａ）に示す工程で、第１の実施形態で述べた方法と同様の方法によりゲート電極１２、２２、３２、４２等を形成する。その後、基板の上全体に、ＬＰ―ＣＶＤ法によるシリコン窒化膜からなる引っ張り応力を有する引っ張り応力含有絶縁膜６０を膜厚３０ｎｍで形成する。
【００６９】
次に、図９（ｂ）に示す工程で、基板上に、Ｎ型ロジック領域ＮＬ、Ｎ型ＳＲＡＭ領域ＮＳ及びＰ型ＳＲＡＭ領域ＰＳを覆い、Ｐ型ロジック領域ＰＬに開口６２を有するレジストからなる第１のマスク６１を形成する。その後、第１のマスク６１をエッチングマスクにしてエッチングを行うことにより、Ｐ型ロジック領域ＰＬにおける引っ張り応力含有絶縁膜６０を除去する。
【００７０】
次に、図１０（ａ）に示す工程で、第１のマスク６１を除去する。
【００７１】
次に、図１０（ｂ）に示す工程で、基板上の全面に、プラズマＣＶＤ法によるシリコン窒化膜からなる圧縮応力を有する圧縮応力含有絶縁膜６３を膜厚３０ｎｍで形成する。
【００７２】
次に、図１１（ａ）に示す工程で、基板上に、Ｐ型ロジック領域ＰＬ、Ｐ型ＳＲＡＭ領域ＰＳ及びＮ型ＳＲＡＭ領域ＮＳを覆い、Ｎ型ロジック領域ＮＬに開口６５を有するレジストからなる第２のマスク６４を形成する。その後、第２のマスク６４をエッチングマスクにしてエッチングを行うことにより、Ｎ型ロジック領域ＮＬにおける圧縮応力含有絶縁膜６３を除去する。
【００７３】
次に、図１１（ｂ）に示す工程で、第２のマスク６４を除去する。
【００７４】
次に、図１２（ａ）に示す工程で、基板上の全面に層間絶縁膜３を形成した後、リソグラフィー法およびエッチング法を用いて、層間絶縁膜３、引っ張り応力含有絶縁膜６０及び圧縮応力含有絶縁膜６３をエッチングして、シリサイド層１７、２７、３７、４７に到達するコンタクトホール４ａおよびシェアードコンタクトホール５ａを形成する。
【００７５】
次に、図１２（ｂ）に示す工程で、コンタクトホール４ａおよびシェアードコンタクトホール５ａに、埋め込みコンタクト電極４およびシェアードコンタクト電極５を形成する。以上の工程により、本実施形態の半導体装置が形成される。
【００７６】
本実施形態の半導体装置によると、Ｎ型ロジック領域ＮＬにおけるゲート電極１２及びＮ型ソース・ドレイン領域（活性領域）１６は、引っ張り応力含有絶縁膜６０で覆っている。この構成によって、Ｎ型ロジック領域ＮＬにおけるロジック用Ｎチャネル型ＭＩＳトランジスタのトランジスタ能力（駆動能力）を向上することができる。また、Ｐ型ロジック領域ＰＬにおけるゲート電極２２及びＰ型ソース・ドレイン領域（活性領域）２６は、圧縮応力含有絶縁膜６３で覆っている。この構成によって、Ｐ型ロジック領域ＰＬにおけるロジック用Ｐチャネル型ＭＩＳトランジスタのトランジスタ能力（駆動能力）を向上することができる。
【００７７】
また、Ｐ型ＳＲＡＭ領域ＰＳにおけるゲート電極３２及びＰ型ソース・ドレイン領域（活性領域）３６とＮ型ＳＲＡＭ領域ＮＳにおけるゲート電極４２及びＮ型ソース・ドレイン領域（活性領域）４６は、引っ張り応力含有絶縁膜６０および圧縮応力含有絶縁膜６３からなる積層膜で覆っている。この構成によれば、引っ張り応力含有絶縁膜６０の引っ張り応力と圧縮応力含有絶縁膜６３の圧縮応力によって互いの応力に対して相殺作用が生じる。このため、Ｐ型ＳＲＡＭ領域ＰＳにおける活性領域及びＮ型ＳＲＡＭ領域ＮＳにおける活性領域に対して印加される応力が、どちらか一方の絶縁膜で覆う場合に比べて低減される。したがって、Ｎ型ＳＲＡＭ領域ＮＳにおけるＳＲＡＭ用Ｎチャネル型ＭＩＳトランジスタと、Ｐ型ＳＲＡＭ領域ＰＳにおけるＳＲＡＭ用Ｐチャネル型ＭＩＳトランジスタとを同程度の能力にすることができる。よって、ＳＲＡＭ領域におけるＭＩＳトランジスタを、応力を有する一種類の膜で覆う場合と比較して、ＳＲＡＭ全体のバランスを安定したものとすることができる。
【００７８】
また、本実施形態の製造方法では、図１２（ａ）に示す工程で、サイドウォール３３ｂを引っ張り応力含有絶縁膜６０および圧縮応力含有絶縁膜６３で覆った状態で、シェアードコンタクトホール５ａを形成している。したがって、これらの膜を形成しない従来と比較して、サイドウォール３３ｂの後退を抑制することができ、ゲート電極３２とＰ型ソース・ドレイン領域３６との間にリークが発生するのを防止することができる。
【００７９】
なお、本実施形態では、Ｐ型ＳＲＡＭ領域ＰＳおよびＮ型ＳＲＡＭ領域ＮＳにおいて、引っ張り応力含有絶縁膜６０の上に圧縮応力含有絶縁膜６３がそれぞれ形成されている場合について説明した。しかしながら、これらは逆の順番で積層されていてもよい。この場合にも上述した効果と同様の効果が得られる。
【産業上の利用可能性】
【００８０】
以上のように、本発明は、Ｎチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタを有する半導体装置における絶縁膜の応力緩和等に有用である。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施形態における半導体装置の構造を示す断面図である。
【図２】（ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図３】（ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図４】（ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図５】（ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図６】（ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図７】（ａ）、（ｂ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図８】本発明の第２の実施形態における半導体装置の構造を示す断面図である。
【図９】（ａ）、（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。
【図１０】（ａ）、（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。
【図１１】（ａ）、（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。
【図１２】（ａ）、（ｂ）は、本発明の第２の実施形態における半導体装置の製造工程を示す断面図である。
【図１３】従来のトランジスタの構造を示す断面図である。
【符号の説明】
【００８２】
１ 半導体基板
２ シャロートレンチ素子分離領域
３ 層間絶縁膜
４ コンタクト電極
４ａ コンタクトホール
５ シェアードコンタクト電極
５ａ シェアードコンタクトホール
１１、２１、３１、４１ ゲート絶縁膜
１２、２２、３２、４２ ゲート電極
１３ａ、２３ａ、３３ａ、４３ａ オフセットサイドウォール
１３ｂ、２３ｂ、３３ｂ、４３ｂ サイドウォール
１４、４４ Ｎ型エクステンション領域
１５、４５ Ｐ型ポケット領域
１６、４６ Ｎ型ソース・ドレイン領域
１７、２７、３７、４７ シリサイド層
２４、３４ Ｐ型エクステンション領域
２５、３５ Ｎ型ポケット領域
２６、３６ Ｐ型ソース・ドレイン領域
５０ 引っ張り応力含有絶縁膜
５０ａ 引っ張り応力含有薄膜絶縁膜
５１ 第１のマスク
５２ 開口
５３ 第２のマスク
５４ 開口
５５ 圧縮応力含有絶縁膜
５５ａ 圧縮応力含有薄膜絶縁膜
５６ 第３のマスク
５７ 開口
５８ 第４のマスク
５９ 開口
６０ 引っ張り応力含有絶縁膜
６１ 第１のマスク
６２ 開口
６３ 圧縮応力含有絶縁膜
６４ 第２のマスク
６５ 開口
【特許請求の範囲】
【請求項１】
半導体層からなる第１の活性領域の上方に形成された第１のゲート電極と、前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成された第１のソース・ドレイン領域を有するＮチャネル型の第１のＭＩＳトランジスタと、
前記半導体層からなる第２の活性領域の上方に形成された第２のゲート電極と、前記第２の活性領域のうち前記第２のゲート電極の側方に位置する領域に形成された第２のソース・ドレイン領域を有するＰチャネル型の第２のＭＩＳトランジスタと、
前記第１のゲート電極、前記第１の活性領域、前記第２のゲート電極および前記第２の活性領域を覆う、引っ張り応力を有する第１の絶縁膜と圧縮応力を有する第２の絶縁膜からなる積層膜と、
前記積層膜上に形成された層間絶縁膜とを備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタはＳＲＡＭを構成する、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記半導体層からなる第３の活性領域に形成された第３のゲート電極と、前記第３の活性領域のうち前記第３のゲート電極の側方に位置する領域に形成された第３のソース・ドレイン領域を有するＮチャネル型の第３のＭＩＳトランジスタと、
前記第３のゲート電極および前記第３の活性領域を覆う、引っ張り応力を有する第３の絶縁膜とをさらに備え、
前記第３の活性領域の上方には、前記第２の絶縁膜は形成されていない、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第１の絶縁膜の膜厚は、前記第３の絶縁膜の膜厚よりも薄い、半導体装置。
【請求項５】
請求項３又は４に記載の半導体装置であって、
前記第３のトランジスタはロジック部に設けられている、半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
前記第１のゲート電極の側面上には第１のサイドウォールが形成され、
前記積層膜は、前記第１のソース・ドレイン領域、前記第１のサイドウォールおよび前記第１のゲート電極を覆い、
前記層間絶縁膜および前記積層膜を貫通して前記第１のソース・ドレイン領域、前記第１のサイドウォールおよび前記第１のゲート電極に到達する第１のシェアードコンタクトとをさらに備える、半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置であって、
前記半導体層からなる第４の活性領域に形成された第４のゲート電極と、前記第４の活性領域のうち前記第４のゲート電極の側方に位置する領域に形成された第４のソース・ドレイン領域を有するＰチャネル型の第４のＭＩＳトランジスタと、
前記第４のゲート電極および前記第４の活性領域を覆う、圧縮応力を有する第４の絶縁膜とをさらに備え、
前記第４の活性領域の上方には、前記第１の絶縁膜は形成されていない、半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記第２の絶縁膜の膜厚は、前記第４の絶縁膜の膜厚よりも薄い、半導体装置。
【請求項９】
請求項７又は８に記載の半導体装置であって、
前記第４のトランジスタはロジック部に設けられている、半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置であって、
前記第２のゲート電極の側面上には第２のサイドウォールが形成され、
前記積層膜は、前記第２のソース・ドレイン領域、前記第２のサイドウォールおよび前記第２のゲート電極を覆い、
前記層間絶縁膜および前記積層膜を貫通して前記第２のソース・ドレイン領域、前記第２のサイドウォールおよび前記第２のゲート電極に到達する第２のシェアードコンタクトとをさらに備える、半導体装置。
【請求項１１】
半導体層からなる第１の活性領域の上方に形成された第１のゲート電極と前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成された第１のソース・ドレイン領域とを有するＮチャネル型の第１のＭＩＳトランジスタと、前記半導体層からなる第２の活性領域の上方に形成された第２のゲート電極と前記第２の活性領域のうち前記第２のゲート電極の側方に位置する領域に形成された第２のソース・ドレイン領域とを有するＰチャネル型の第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
前記第１のゲート電極、前記第１の活性領域、前記第２のゲート電極および前記第２の活性領域を覆う、引っ張り応力を有する第１の絶縁膜と圧縮応力を有する第２の絶縁膜からなる積層膜を形成する工程（ａ）と、
前記積層膜上に層間絶縁膜を形成する工程（ｂ）とを備える、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記工程（ａ）では、前記第１の絶縁膜を形成した後、前記第１の絶縁膜上に前記第２の絶縁膜を形成することにより前記積層膜を形成する、半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法であって、
前記工程（ａ）では、前記第２の絶縁膜を形成した後、前記第２の絶縁膜上に前記第１の絶縁膜を形成することにより前記積層膜を形成する、半導体装置の製造方法。
【請求項１４】
請求項１１〜１３のうちいずれか１項に記載の半導体装置の製造方法であって、
前記半導体層からなる第３の活性領域に形成された第３のゲート電極と、前記第３の活性領域のうち前記第３のゲート電極の側方に位置する領域に形成された第３のソース・ドレイン領域とを有するＮチャネル型の第３のＭＩＳトランジスタとをさらに備え、
前記工程（ａ）では、前記第３のゲート電極および前記第３の活性領域を覆う、前記第１の絶縁膜と共通の膜からなる引っ張り応力を有する第３の絶縁膜を形成し、
前記工程（ｂ）では、前記層間絶縁膜形成前の前記第３の活性領域の上方には前記第２の絶縁膜が形成されておらず、前記第３の絶縁膜上に前記層間絶縁膜を形成する、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法であって、
前記工程（ａ）は、前記第１の絶縁膜の膜厚を前記第３の絶縁膜よりも薄くする工程をさらに有する、半導体装置の製造方法。
【請求項１６】
請求項１１〜１５のうちいずれか１項に記載の半導体装置の製造方法であって、
前記半導体層からなる第４の活性領域に形成された第４のゲート電極と、前記第４の活性領域のうち前記第４のゲート電極の側方に位置する領域に形成された第４のソース・ドレイン領域とを有するＰチャネル型の第４のＭＩＳトランジスタとをさらに備え、
前記工程（ａ）では、前記第４のゲート電極および前記第４の活性領域を覆う、前記第２の絶縁膜と共通の膜からなる圧縮応力を有する第４の絶縁膜を形成し、
前記工程（ｂ）では、前記層間絶縁膜形成前の前記第４の活性領域の上方には前記第１の絶縁膜が形成されておらず、前記第４の絶縁膜上に前記層間絶縁膜を形成する、半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法であって、
前記工程（ａ）は、前記第２の絶縁膜の膜厚を前記第４の絶縁膜よりも薄くする工程をさらに有する、半導体装置の製造方法。
【請求項１８】
請求項１１〜１７のうちいずれか１項に記載の半導体装置の製造方法であって、
前記第１のＭＩＳトランジスタおよび前記第２のＭＩＳトランジスタはＳＲＡＭを構成する、半導体装置の製造方法。
【請求項１９】
請求項１１〜１８のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ａ）の前に、前記第１のゲート電極の側面上に第１のサイドウォールを形成する工程（ｃ）と、
前記工程（ｂ）の後に、前記層間絶縁膜及び前記積層膜を貫通して、前記第１のＭＩＳトランジスタにおける前記第１のゲート電極、前記第１のサイドウォールおよび前記第１の活性領域に到達する第１のシェアードコンタクトを形成する工程（ｄ）とをさらに備える、半導体装置の製造方法。
【請求項２０】
請求項１１〜１８のいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ａ）の前に、前記第２のゲート電極の側面上に第２のサイドウォールを形成する工程（ｃ）と、
前記工程（ｂ）の後に、前記層間絶縁膜及び前記積層膜を貫通して、前記第２のＭＩＳトランジスタにおける前記第２のゲート電極、前記第２のサイドウォールおよび前記第２の活性領域に到達する第２のシェアードコンタクトを形成する工程（ｄ）とをさらに備える、半導体装置の製造方法。
【請求項１】
半導体層からなる第１の活性領域の上方に形成された第１のゲート電極と、前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成された第１のソース・ドレイン領域を有するＮチャネル型の第１のＭＩＳトランジスタと、
前記半導体層からなる第２の活性領域の上方に形成された第２のゲート電極と、前記第２の活性領域のうち前記第２のゲート電極の側方に位置する領域に形成された第２のソース・ドレイン領域を有するＰチャネル型の第２のＭＩＳトランジスタと、
前記第１のゲート電極、前記第１の活性領域、前記第２のゲート電極および前記第２の活性領域を覆う、引っ張り応力を有する第１の絶縁膜と圧縮応力を有する第２の絶縁膜からなる積層膜と、
前記積層膜上に形成された層間絶縁膜とを備える、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタはＳＲＡＭを構成する、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記半導体層からなる第３の活性領域に形成された第３のゲート電極と、前記第３の活性領域のうち前記第３のゲート電極の側方に位置する領域に形成された第３のソース・ドレイン領域を有するＮチャネル型の第３のＭＩＳトランジスタと、
前記第３のゲート電極および前記第３の活性領域を覆う、引っ張り応力を有する第３の絶縁膜とをさらに備え、
前記第３の活性領域の上方には、前記第２の絶縁膜は形成されていない、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第１の絶縁膜の膜厚は、前記第３の絶縁膜の膜厚よりも薄い、半導体装置。
【請求項５】
請求項３又は４に記載の半導体装置であって、
前記第３のトランジスタはロジック部に設けられている、半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
前記第１のゲート電極の側面上には第１のサイドウォールが形成され、
前記積層膜は、前記第１のソース・ドレイン領域、前記第１のサイドウォールおよび前記第１のゲート電極を覆い、
前記層間絶縁膜および前記積層膜を貫通して前記第１のソース・ドレイン領域、前記第１のサイドウォールおよび前記第１のゲート電極に到達する第１のシェアードコンタクトとをさらに備える、半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置であって、
前記半導体層からなる第４の活性領域に形成された第４のゲート電極と、前記第４の活性領域のうち前記第４のゲート電極の側方に位置する領域に形成された第４のソース・ドレイン領域を有するＰチャネル型の第４のＭＩＳトランジスタと、
前記第４のゲート電極および前記第４の活性領域を覆う、圧縮応力を有する第４の絶縁膜とをさらに備え、
前記第４の活性領域の上方には、前記第１の絶縁膜は形成されていない、半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記第２の絶縁膜の膜厚は、前記第４の絶縁膜の膜厚よりも薄い、半導体装置。
【請求項９】
請求項７又は８に記載の半導体装置であって、
前記第４のトランジスタはロジック部に設けられている、半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置であって、
前記第２のゲート電極の側面上には第２のサイドウォールが形成され、
前記積層膜は、前記第２のソース・ドレイン領域、前記第２のサイドウォールおよび前記第２のゲート電極を覆い、
前記層間絶縁膜および前記積層膜を貫通して前記第２のソース・ドレイン領域、前記第２のサイドウォールおよび前記第２のゲート電極に到達する第２のシェアードコンタクトとをさらに備える、半導体装置。
【請求項１１】
半導体層からなる第１の活性領域の上方に形成された第１のゲート電極と前記第１の活性領域のうち前記第１のゲート電極の側方に位置する領域に形成された第１のソース・ドレイン領域とを有するＮチャネル型の第１のＭＩＳトランジスタと、前記半導体層からなる第２の活性領域の上方に形成された第２のゲート電極と前記第２の活性領域のうち前記第２のゲート電極の側方に位置する領域に形成された第２のソース・ドレイン領域とを有するＰチャネル型の第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
前記第１のゲート電極、前記第１の活性領域、前記第２のゲート電極および前記第２の活性領域を覆う、引っ張り応力を有する第１の絶縁膜と圧縮応力を有する第２の絶縁膜からなる積層膜を形成する工程（ａ）と、
前記積層膜上に層間絶縁膜を形成する工程（ｂ）とを備える、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記工程（ａ）では、前記第１の絶縁膜を形成した後、前記第１の絶縁膜上に前記第２の絶縁膜を形成することにより前記積層膜を形成する、半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法であって、
前記工程（ａ）では、前記第２の絶縁膜を形成した後、前記第２の絶縁膜上に前記第１の絶縁膜を形成することにより前記積層膜を形成する、半導体装置の製造方法。
【請求項１４】
請求項１１〜１３のうちいずれか１項に記載の半導体装置の製造方法であって、
前記半導体層からなる第３の活性領域に形成された第３のゲート電極と、前記第３の活性領域のうち前記第３のゲート電極の側方に位置する領域に形成された第３のソース・ドレイン領域とを有するＮチャネル型の第３のＭＩＳトランジスタとをさらに備え、
前記工程（ａ）では、前記第３のゲート電極および前記第３の活性領域を覆う、前記第１の絶縁膜と共通の膜からなる引っ張り応力を有する第３の絶縁膜を形成し、
前記工程（ｂ）では、前記層間絶縁膜形成前の前記第３の活性領域の上方には前記第２の絶縁膜が形成されておらず、前記第３の絶縁膜上に前記層間絶縁膜を形成する、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法であって、
前記工程（ａ）は、前記第１の絶縁膜の膜厚を前記第３の絶縁膜よりも薄くする工程をさらに有する、半導体装置の製造方法。
【請求項１６】
請求項１１〜１５のうちいずれか１項に記載の半導体装置の製造方法であって、
前記半導体層からなる第４の活性領域に形成された第４のゲート電極と、前記第４の活性領域のうち前記第４のゲート電極の側方に位置する領域に形成された第４のソース・ドレイン領域とを有するＰチャネル型の第４のＭＩＳトランジスタとをさらに備え、
前記工程（ａ）では、前記第４のゲート電極および前記第４の活性領域を覆う、前記第２の絶縁膜と共通の膜からなる圧縮応力を有する第４の絶縁膜を形成し、
前記工程（ｂ）では、前記層間絶縁膜形成前の前記第４の活性領域の上方には前記第１の絶縁膜が形成されておらず、前記第４の絶縁膜上に前記層間絶縁膜を形成する、半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法であって、
前記工程（ａ）は、前記第２の絶縁膜の膜厚を前記第４の絶縁膜よりも薄くする工程をさらに有する、半導体装置の製造方法。
【請求項１８】
請求項１１〜１７のうちいずれか１項に記載の半導体装置の製造方法であって、
前記第１のＭＩＳトランジスタおよび前記第２のＭＩＳトランジスタはＳＲＡＭを構成する、半導体装置の製造方法。
【請求項１９】
請求項１１〜１８のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ａ）の前に、前記第１のゲート電極の側面上に第１のサイドウォールを形成する工程（ｃ）と、
前記工程（ｂ）の後に、前記層間絶縁膜及び前記積層膜を貫通して、前記第１のＭＩＳトランジスタにおける前記第１のゲート電極、前記第１のサイドウォールおよび前記第１の活性領域に到達する第１のシェアードコンタクトを形成する工程（ｄ）とをさらに備える、半導体装置の製造方法。
【請求項２０】
請求項１１〜１８のいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ａ）の前に、前記第２のゲート電極の側面上に第２のサイドウォールを形成する工程（ｃ）と、
前記工程（ｂ）の後に、前記層間絶縁膜及び前記積層膜を貫通して、前記第２のＭＩＳトランジスタにおける前記第２のゲート電極、前記第２のサイドウォールおよび前記第２の活性領域に到達する第２のシェアードコンタクトを形成する工程（ｄ）とをさらに備える、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００７−５９４７３（Ｐ２００７−５９４７３Ａ）
【公開日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【出願番号】特願２００５−２４００８５（Ｐ２００５−２４００８５）
【出願日】平成１７年８月２２日（２００５．８．２２）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【出願日】平成１７年８月２２日（２００５．８．２２）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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