【課題】スタティックノイズマージンの低下を抑制すること。
【解決手段】ビット線１８はロードトランジスタ１４のウェルに接続され、反転ビット線１８はロードトランジスタ１３のウェルに接続されている。ノードＮ１は“Ｌ”レベル、ノードＮ２は“Ｈ”レベルである。リード時にはビット線１８，１９は“Ｈ”レベルにプリチャージされる。ワード線１７が“Ｈ”レベルに立ち上がるとドライバトランジスタ１１にカラム電流が流れる。ビット線１８の電位が“Ｌ”レベルに変化すると、同時にロードトランジスタ１４のウェル電位が“Ｌ”レベルに変化するのでロードトランジスタ１４の電流駆動能力が向上し、ノードＮ１の電位がノイズ等によって上昇しドライバトランジスタ１２が僅かにオン動作してもノードＮ２の電位が“Ｈ”レベルから低下するのが抑制されビット線１８，１９の電位差読み取りが可能になりリード時の誤動作が低減される。 （もっと読む）

【課題】ボディコンタクトを有するＳＯＩデバイスにおいて、ボディコンタクトとボディ領域との間に所望の抵抗値を持たせると共に、当該抵抗値のばらつきを抑制する。
【解決手段】ＳＯＩ層３におけるコンタクト６１との接続部分（即ち、素子分離絶縁膜４１の下）に、不純物濃度の高いＰ⁺領域を形成せずに、ＳＯＩ層３とボディコンタクト６１とをショットキー接合させる。また、ボディコンタクト６１の表面にはバリアメタル６１ａが形成されており、ボディコンタクト６１とＳＯＩ層３との間に、バリアメタル６１ａとＳＯＩ層３とが反応したシリサイド７０が形成される。 （もっと読む）

【課題】 ＳＲＡＭセルの動作マージンを広く確保することができる半導体装置及びその製造方法を提供し、また、ソフトエラー耐性を向上することができる半導体装置及びその製造方法を提供する。
【解決手段】 ｐ型のＳｉ基板１に素子分離絶縁膜２を形成した後、ＳＲＡＭセル領域のＮ−ＬＶ領域内にｎ型の埋め込み層２０を形成する。その後、ｐウェル及びｎウェルを形成する。そして、チャネルドープ層の形成の際には、論理回路領域のＮ−ＬＶへのイオン注入と並行して、ＳＲＡＭセル領域のＮ−ＬＶ領域内にもイオン注入を行い、更に、Ｉ／Ｏ領域のＮ−ＭＶへのイオン注入と並行して、ＳＲＡＭセル領域のＮ−ＬＶ領域内にもイオン注入を行う。 （もっと読む）

【課題】 従来技術の問題およびその他の問題を解決するメモリセル構造のシステムを提供する。
【解決手段】 ＳＲＡＭデバイスは基板中のディープＮウェル領域中にあるＳＲＡＭセルを含む。ＳＲＡＭセル中のＰウェル領域は、ＳＲＡＭセルの６５％よりも少ないセル領域を占める。ＳＲＡＭセルは、セル領域の長辺と短辺との比率が１．８よりも大きい。ＳＲＡＭセル中の複数のＮＭＯＳトランジスタ中にある活性領域が占める総面積は、ＳＲＡＭセル領域の２５％よりも少ない。ＳＲＡＭセル中のプルアップトランジスタのチャネル幅とＳＲＡＭセル中のプルダウントランジスタのチャネル幅との比率は０．８よりも大きい。ＳＲＡＭセルは、ホウ素を含まない層間絶縁膜層と、誘電率が３よりも小さい金属間絶縁膜層と、厚みが２０ミクロンよりも小さいポリイミド層とをさらに含む。 （もっと読む）

【課題】半導体装置及びその装置の配置及び製造方法を提供する。
【解決手段】複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイ、ロウアドレスをデコーディングして複数のワードライン選択信号を発生するロウデコーダ、及びカラムアドレスをデコーディングして複数のカラム選択信号を発生するカラムデコーダを備える。ロウ及びカラムデコーダは、複数のインバータ及び複数のＮＡＮＤゲートを備える。複数のインバータそれぞれは、少なくとも一つの第１プルアップトランジスタ及び第１プルダウントランジスタを備る。複数のＮＡＮＤゲートそれぞれは、少なくとも２個の第２プルアップトランジスタ及び少なくとも２個の第２プルダウントランジスタを備える。第１及び第２プルアップトランジスタ及び第１及び第２プルダウントランジスタは、少なくとも２層に積層して配置され。 （もっと読む）

【課題】 ＳＲＡＭセルにＭＩＭノードキャパシタを備えた構造のものであって、このＭＩＭキャパシタを簡単な構造で形成できソフトエラー対策を施すことができるようにする。
【解決手段】 シリコン半導体基板１に対して垂直柱状に形成された第１および第２のコンタクトプラグＰ１およびＰ２の上に第１のノード接続導電層ＮＣ１が形成されている。第３および第４のコンタクトプラグＰ３およびＰ４の上に第２のノード接続導電層ＮＣ２が形成されている。これらの第１および第２のノード接続導電層ＮＣ１およびＮＣ２の上にキャパシタ絶縁膜ＣＩおよびキャパシタ電極層ＣＥが形成されている。 （もっと読む）

【課題】 ＳＲＡＭセルのサイズが縮小化された場合、ゲート電極配線の抵抗要素の抵抗値を調整してＳＲＡＭセルを形成できるようにする。
【解決手段】 ＳＲＡＭセルの製造時において、１回目に不純物イオンを注入するときにはイオン濃度を比較的高く低加速電圧の条件でイオン注入し、ソース／ドレイン拡散層１３を形成する。２回目に不純物イオンを注入するときには、イオン濃度を比較的低く高加速電圧の条件でイオン注入し、第１の多結晶シリコン膜６の抵抗値を調整する。 （もっと読む）

【課題】 信頼性の高い半導体装置を実現するために、寄生容量の大きな半導体装置を提供する。
【解決手段】 半導体装置は、第１方向に延在する突出部１ｂを有する半導体基板１を含む。ゲート絶縁膜１１は、突出部の上面上および第１方向に沿う側面上に配設される。ゲート電極１２は、第１部分１２ａと第２部分１２ｂを有する。第１部分は、突出部と交差し、且つ突出部の上面上のゲート絶縁膜上に配設される。第２部分は、突出部の側面上のゲート絶縁膜上に配設され、且つ第１方向における長さが第１部分の第１方向における長さより長い。１対のソース／ドレイン領域１３が、ゲート電極の第１部分の下方の領域を挟むように突出部の表面に形成される。 （もっと読む）

【課題】 より優れたソフトエラー耐性を有するＳＯＩ基板を用いた高信頼性のＣＭＯＳ・ＳＲＡＭセルを備える半導体装置及びその製造方法を提供することを目的とする。
【解決手段】 ＳＯＩ基板の表面半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極の両側の表面半導体層に形成された第１導電型ソース／ドレイン領域とから構成される半導体装置であって、前記第１導電型ソース／ドレイン領域の双方又は一方に接して第２導電型引出拡散層が形成され、少なくとも前記第１導電型ソース／ドレイン領域上から第２導電型引出拡散層上にわたってシリサイド層が形成されており、シリサイド層に接地電位が与えられてなる半導体装置。 （もっと読む）