【課題】ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる技術を提供する。
【解決手段】本発明におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本発明では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない。 （もっと読む）

【課題】製造工程の増加を抑えて、通常のコンタクトとシェアードコンタクトとをそれぞれ良好なコンタクト特性を有するようにする。
【解決手段】半導体装置１００は、第１の不純物拡散領域１０６ａに接続するとともに、第１のゲート電極１１２ａとは接続しないように形成された第１のコンタクト１２４と、第２のゲート電極１１２ｂおよび第２の不純物拡散領域１０６ｂに共通して接続するように形成された第２のコンタクト１２６とを含む。第１のコンタクト１２４および第２のコンタクト１２６は、それぞれ、層間絶縁膜１２２の表面から基板１０１に向かう途中の位置でテーパー角度が小さくなるように変化する形状を有し、第２のコンタクト１２６においてテーパー角度が変化する位置が、第１のコンタクト１２４においてテーパー角度が変化する位置よりも基板１０１に近い。 （もっと読む）

【課題】スタティックノイズマージンの低下を抑制できるスタティック・ランダム・アクセス・メモリを得ること。
【解決手段】スタティック・ランダム・アクセス・メモリのメモリセルにおける一対のロードトランジスタは、それぞれ、第１のＳｉＧｅ膜がシリコン基板のソース領域と第１のシリサイド膜との間に存在し、第２のＳｉＧｅ膜がシリコン基板のドレイン領域と第２のシリサイド膜との間に存在し、前記第１のＳｉＧｅ膜ならびに前記第２のＳｉＧｅ膜は、前記前記ソース領域と前記ドレイン領域の間のチャネル領域のシリコン基板の表面よりも低い位置に存在することを特徴とする。 （もっと読む）

【課題】容易に製造することができ、トランジスタの性能を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上にゲート絶縁膜２及びゲート電極３が形成されている。半導体基板１の表面の、平面視でゲート電極３を挟む位置に２個の不純物拡散層４が形成されている。２個の不純物拡散層４の表面に、ゲート絶縁膜２と半導体基板１との界面より低くなった掘り込み部６が設けられている。更に、半導体基板１のゲート絶縁膜２下の領域（チャネル）に応力を付加する応力付加膜が、少なくとも掘り込み部６内に位置している。 （もっと読む）

【課題】しきい値電圧の絶対値が互いに異なる複数のＭＩＳトランジスタが用いられる場合において、しきい値電圧の絶対値が大きい方のＭＩＳトランジスタの駆動電流の低下を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】第２のｎＭＩＳトランジスタＴ２ｎのしきい値電圧は、第１のｎＭＩＳトランジスタＴ１ｎのしきい値電圧よりも大きく、第２のｎＭＩＳトランジスタＴ２ｎが有する第２のｎＭＩＳ高誘電率膜Ｈ２ｎにおけるランタン原子濃度およびマグネシウム原子濃度の和は、第１のｎＭＩＳトランジスタＴ１ｎが有する第１のｎＭＩＳ高誘電率膜Ｈ１ｎにおけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。 （もっと読む）

【課題】ＭＩＳＦＥＴのしきい値のばらつきを抑制する。
【解決手段】半導体基板１に素子分離領域２を形成し、ＭＩＳＦＥＴのしきい値調整用のチャネルドープイオン注入を行なってから、ゲート絶縁膜５ａ，５ｂおよびゲート電極ＧＥ１，ＧＥ２を形成する。それから、イオン注入によりエクステンション領域７ａ，７ｂおよびハロー領域８ａ，８ｂを形成し、更に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上をイオン注入することにより拡散防止領域１０ａ，１０ｂを形成する。その後、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォールＳＷを形成してから、イオン注入により、ソース・ドレイン用のｎ^＋型半導体領域１１ａおよびｐ^＋型半導体領域１１ｂを形成して、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される。 （もっと読む）

【課題】本発明は、しきい値電圧のばらつきが大きいトランジスタのしきい値電圧を調整してしきい値電圧のばらつきを低減することを可能にする。
【解決手段】基板１１と絶縁層１２とシリコン層１３が積層されてなるＳＯＩ基板１０の該シリコン層１３の表面側にトランジスタ２０を形成する工程と、ＳＯＩ基板１０上に、トランジスタ２０を被覆する第１絶縁膜３０と、トランジスタ２０に電気的に接続される配線部４０とを形成する工程と、配線部４０を通じてトランジスタ２０のしきい値電圧を測定する工程と、第１絶縁膜３０表面に第２絶縁膜を介して支持基板を形成する工程と、ＳＯＩ基板１０の裏面側の基板１１と絶縁層１２の少なくとも一部を除去する工程と、測定されたしきい値電圧に基づいてトランジスタ２０のしきい値電圧を調整する工程を有する。 （もっと読む）

【課題】微細化が進んだ半導体装置の短チャネル効果を防ぎ、特性を向上させることができる半導体装置の提供を課題とする。
【解決手段】単結晶シリコン基板上に形成された酸化膜と、酸化膜上に形成された単結晶シリコン層と、単結晶シリコン層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極を有する半導体装置であって、単結晶シリコン層はチャネル形成領域、ソース領域、ドレイン領域を有し、チャネル形成領域には、ソース領域、ドレイン領域とは逆の導電型の不純物元素が添加され、チャネル形成領域の不純物元素が添加された領域は、上面から見て主軸がソース領域からドレイン領域にかけて伸びるフィッシュボーン形状を有し、フィッシュボーン形状は単結晶シリコン層の表面から底部にかけて形成され、チャネル形成領域の不純物元素が添加された領域は、空乏層を抑止する機能を有することを特徴としている半導体装置を提供する。 （もっと読む）

【課題】ＳＲＡＭにおいてＮＭＯＳ及びＰＭＯＳトランジスタのバランスを確保して、ＰＭＯＳトランジスタの閾値電圧を高くできる半導体装置及びその製造方法を提供する。
【解決手段】メモリ領域において、基板の第１半導体領域（１２，１３）の第１チャネル形成領域上に第１ゲート絶縁膜（２０，２１）を介して第１ゲート電極が形成され、第１半導体領域に第１ソースドレイン領域（１６，１７）が形成されて第１トランジスタが形成され、ロジック領域において、基板の第２半導体領域（１４，１５）の第２チャネル形成領域上に第２ゲート絶縁膜（２２，２３）を介して第２ゲート電極が形成され、第２半導体領域に第２ソースドレイン領域（１８，１９）が形成されて第２トランジスタが形成され、第１ゲート電極の第１ゲート絶縁膜に接する部分が金属（４０，４１）からなり、第２ゲート電極の第２ゲート絶縁膜に接する部分が半導体（２６，２７）からなる。 （もっと読む）

【課題】 トランジスタと抵抗等複数種類の半導体素子を簡略化した工程で作成する。
【解決手段】 半導体装置の製造方法は、半導体基板にアスペクト比１以上の素子分離領域を形成し、ゲート絶縁膜を形成し、シリコン層を堆積し、パターニングしてゲート電極と抵抗素子を形成し、ゲート電極の側壁サイドウォールを形成し、第１の活性領域に高濃度の燐を、第２の活性領域及び抵抗素子に高濃度のｐ型不純物を、イオン注入し、５００℃以下の温度でサリサイドブロック層を形成し、サリサイドブロック層を覆うように金属層を堆積し、選択的に金属シリサイド層を形成する。厚いゲート絶縁膜と著しく薄いゲート絶縁膜を形成し、サイドウォール形成前、厚いゲート絶縁膜は貫通しない第１導電型のイオン注入と、厚いゲート絶縁膜も貫通する逆導電型の斜めイオン注入を行う。 （もっと読む）

【課題】スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、信頼度を低減することなく高集積化を実現する。
【解決手段】メモリ用ｎＭＩＳのメモリゲート電極ＭＧの高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さよりも２０〜１００ｎｍ高く形成することにより、メモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を、所望するメモリセルＭＣ１のディスターブ特性を得るために必要とする大きさとする。また、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さ以下とすることにより、ゲート電極Ｇ２の側面に形成されるサイドウォールＳＷ３の幅を小さくして、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防ぐ。 （もっと読む）

【課題】隣接するシェアードコンタクト間の短絡が発生するおそれの少ないＳＲＡＭセルを有する半導体装置を提供する。
【解決手段】半導体基板と、半導体基板上に形成された、トランスファトランジスタＴ、ドライバトランジスタＤおよびロードトランジスタＬをそれぞれ２つずつ含むＳＲＡＭセル１０と、ＳＲＡＭセル１０上に形成された層間絶縁膜と、トランスファトランジスタＴの第１のゲート電極１２ａ、および，ドライバトランジスタＤとロードトランジスタＬに共有される第２のゲート電極１２ｂと、第２のゲート電極１２ｂと、ロードトランジスタＬのソース・ドレイン領域１１ｅとの両方に接続される、層間絶縁膜中に形成されたシェアードコンタクト１４と、を有し、ＳＲＡＭセル１０内において、２つの第２のゲート電極１２ｂがそれらのゲート長方向に重なりをもたないように配置される。 （もっと読む）

【課題】ゲート絶縁膜に高誘電率膜を用いたＭＩＳトランジスタのトランジスタ特性を向上する。
【解決手段】基板の主面上に形成した酸化シリコン（ＳｉＯ_２）膜上に、ハフニウムおよび酸素を含むベース絶縁膜を形成する。次いで、ベース絶縁膜上に、ベース絶縁膜より薄く、かつ、金属元素のみからなる金属薄膜を形成し、その金属薄膜上に、耐湿性および耐酸化性を有する保護膜を形成する。その後、保護膜を有する状態で、ベース絶縁膜に金属薄膜の金属元素をすべて拡散することによって、酸化シリコン膜上に、酸化シリコン膜より厚く、かつ、酸化シリコンより誘電率が高く、ベース絶縁膜のハフニウムおよび酸素と、金属薄膜の金属元素とを含む混合膜（高誘電率膜）を形成する。 （もっと読む）

【課題】 所望のＶｔｈが異なる複数種類のＭＯＳＦＥＴに対してＶｔｈを選択的に制御することが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板４０上の複数種類のＭＯＳＦＥＴ（Ｔｒ１−Ｔｒｎ）を形成する領域に、二酸化シリコンを含む第１ゲート絶縁膜４５と、金属酸化物を含む第２ゲート絶縁膜４６を形成する工程と、第１ゲート絶縁膜４５及び第２ゲート絶縁膜４６上にポリシリコンを含むゲート電極４７を形成する工程とを有する。この方法は更に、ゲート電極４７の形成後、複数種類のＭＯＳＦＥＴ（Ｔｒ１−Ｔｒｎ）のうち、１種類以上のＭＯＳＦＥＴ（Ｔｒｎ）の温度を、他の種類のＭＯＳＦＥＴ（Ｔｒ１−Ｔｒ３）の温度と異ならせるように熱処理する工程を有する。 （もっと読む）

【課題】シェアードコンタクトを備えるフルCMOS型のSRAMメモリセルにおいて、安定した低電圧動作を得る。
【解決手段】半導体記憶装置は、第１の配線が、第３のドレイン活性領域と第２のゲート電極用配線を開口するように配置された一つの第１のコンタクトを介して、第３のドレイン活性領域と第２のゲート電極用配線に電気的に接続されるとともに、第２の配線が、第４のドレイン活性領域と第１のゲート電極用配線を開口するように配置された一つの第２のコンタクトを介して、第４のドレイン活性領域と第１のゲート電極用配線に電気的に接続されており、第１から第４のいずれかのドレイン活性領域と離れた部分もしくは連続した部分に活性領域を備え、活性領域と前記第１ゲート若しくは前記第２ゲート電極用配線が重なる。 （もっと読む）

【課題】ＳＴＩの圧縮応力を減少し、チャネル方向とチャネル幅方向の応力を印加することにより、駆動能力を増大したＣＭＯＳ半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、ＮＭＯＳＦＥＴ用活性領域ＡＲ１、ＰＭＯＳＦＥＴ用活性領域ＡＲ２を画定する素子分離溝ＳＴと、素子分離溝の下部のみを埋め、その上に凹部を画定する酸化シリコン膜ＯＸと、ＮＭＯＳＦＥＴ領域ＡＲ１に形成されたＮＭＯＳＦＥＴと、ＰＭＯＳＦＥＴ領域ＡＲ２に形成されたＰＭＯＳＦＥＴと、ＮＭＯＳＦＥＴ構造を覆い、ＮＭＯＳＦＥＴ用活性領域ＡＲ１の周囲における凹部上及びＰＭＯＳＦＥＴ用活性領域ＡＲ２のゲート幅方向外側における凹部上に延在して形成された引張応力膜ＴＳＦと、ＰＭＯＳＦＥＴ構造を覆い、ＰＭＯＳＦＥＴ用活性領域ＡＲ２のチャネル長方向外側における凹部上に延在して形成された圧縮応力膜ＣＳＦとを有する。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタにおいて低電圧下で急峻なスイッチング特性を有する半導体素子を提供する。
【解決手段】大規模集積回路に用いられているプレーナ型のロジック回路用ＭＯＳＦＥＴにおいて、ドレイン拡散層電極のなかに、ダイオード素子と抵抗素子が並列配置されるように形成することで、低電圧であってもゲート電圧変化に対してドレイン電流が急峻な変化を示す高性能トランジスタが実現できる。 （もっと読む）

【課題】半導体基板を不必要に露出させることなく、半導体装置の信頼性を向上できる技術を提供する。
【解決手段】半導体基板１Ｓ上にゲート電極Ｇ１とゲート電極Ｇ２を形成した後、ｎチャネル型ＭＩＳＦＥＴ形成領域を酸化シリコン膜で覆う一方、ｐチャネル型ＭＩＳＦＥＴ形成領域を露出する。続いて、半導体基板１Ｓの全面に例えば酸化アルミニウム膜よりなる元素供給膜７を形成した後、熱処理を実施する。これにより、ゲート電極Ｇ２直下の第１絶縁膜にアルミニウムを拡散させて高濃度ＨｆＡｌＯ膜８ａと低濃度ＨｆＡｌＯ膜８ｂを形成する。その後、元素供給膜として例えば酸化マグネシウム膜を使用してゲート電極Ｇ１直下の第１絶縁膜にマグネシウムを拡散させて高濃度ＨｆＭｇＯ膜と低濃度ＨｆＭｇＯ膜を形成する。 （もっと読む）

【課題】リーク電流を低減することのできる、スタティック型のメモリセルを含む半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルと、複数のビット線と、複数のワード線と、制御用ｎ型トランジスタＴｒ１とを備えている。制御用ｎ型トランジスタＴｒ１は、複数のワード線または複数のビット線の各々の電位を制御するためのものである。複数のメモリセルの各々は、データを保持するためのメモリセル用ｎ型トランジスタＴｒ２を有している。メモリセル用ｎ型トランジスタＴｒ２のゲート電極ＧＥ２におけるｎ型不純物の濃度は、制御用ｎ型トランジスタＴｒ１のゲート電極ＧＥ１におけるｎ型不純物の濃度よりも低い。この結果、メモリセル用ｎ型トランジスタ（トランジスタＴｒ２）の閾値電圧Ｖthを高くすることができるので、半導体記憶装置のリーク電流を低減することができる。 （もっと読む）

【課題】傾斜付きイオン注入に起因するシャドーイング効果を緩和する。
【解決手段】半導体装置は、シリコン層と、シリコン層上に設けられたトランジスタ・ゲートと、１対のソース／ドレイン領域と、シリコン層内のチャネル領域と、を含む第１電界効果型トランジスタと、を具備する。シリコン層は、シリコン層のチャネル領域に隣接する部分と同じゼロでない濃度の特定のタイプのイオンがチャネル領域の一部に注入されるように、第１電界効果型トランジスタに隣接する第２電界効果型トランジスタの高さに基づいた角度でイオンをドープされている。 （もっと読む）