【課題】フィンＦＥＴＣＭＯＳとその製造方法及びそれを備えるメモリ素子を提供する。
【解決手段】基板上に備えられたｎ型トランジスタ、ｎ型トランジスタ上に積層された層間絶縁層、及び層間絶縁層上に備えられたｐ型トランジスタ、を備えるが、ｎ型及びｐ型トランジスタは、共通のゲート絶縁膜とフィンゲートとを有することを特徴とするＣＭＯＳ素子である。 （もっと読む）

【課題】 小面積かつ高速なデータ読出が可能なＳＲＡＭセルを有する半導体記憶装置を提供する。
【解決手段】 本発明に係る半導体記憶装置は、トランジスタＱＮ１〜ＱＮ４およびトランジスタＭＮ１およびＭＮ２とで構成される。そして、トランジスタＱＮ３およびＱＮ４は非導通に設定される。これに伴い、トランジスタＱＮ１およびＱＮ４の組で対称な構造が形成される。また、トランジスタＱＮ３およびＱＮ２の組で対称な構造が形成される。サブスレッショルドリーク電流は互いの組で同じ値となるため２本の互いに相補のビット線の電位レベルは同じ値を維持する。 （もっと読む）

【目的】ＣＭＯＳ構造を有する半導体装置において、精密なしきい値電圧の制御を行うための技術を提供する。
【構成】ＣＭＯＳ回路を作製するにあたって、ゲイト絶縁膜を形成する前の段階で、Ｐチャネル型半導体装置の活性層に対してＰ型を付与する不純物元素を添加する。その後、活性層に対して熱酸化処理を施すことで、不純物元素を再分布させ、活性層の主表面における不純物元素の濃度を微量なものとする。その微量な不純物元素によって、精密なしきい値電圧の制御が可能となる。 （もっと読む）

【課題】半導体基板と半導体基板上に形成されたドープされた導電膜を含む半導体素子を提供する。
【解決手段】拡散バリヤ膜がドープされた導電膜上に形成される。拡散バリヤ膜は、非晶質半導体物質を含む。オーミックコンタクト膜が拡散バリヤ膜上に形成される。金属バリヤ膜がオーミックコンタクト膜上に形成される。金属膜が金属バリヤ膜上に形成される。これにより、界面抵抗を所望の範囲内に維持できながら、オーミックコンタクト膜下部の導電体にドープされた不純物が外部に拡散することを効果的に防止できて、多層構造を採用した半導体素子の反転キャパシタンス特性などを向上させることができる。 （もっと読む）

ロジック(16)と、ロジックとは異なりSRAMアレイに関するインターレイヤー誘電体(ILD)(42,40)を処理することにより改善された性能を備えた静的ランダムアクセスメモリ(SRAM)とを有する集積回路(10)を提供する。Nチャネルロジック(20)及びSRAMトランジスタ(24,26)は、非圧縮応力を備えたILD(40)を有し、Pチャネル論理トランジスタ(22)ILD(42)は圧縮応力を有し、PチャネルSRAMトランジスタ(26)は圧縮であるが、Pチャネル論理トランジスタ(22)よりも小さく、緩和されても良く、又は引っ張りでも良い。PチャネルSRAMトランジスタ(26)に関する集積回路(10)に関して、Pチャネル論理トランジスタ(22)よりも低い移動度を有することは有益である。低い移動度を備えたPチャネルSRAMトランジスタ(26)は、良好な書き込み時間または低電圧での書き込みマージンのいずれかで、より良好な書き込み性能を生じる。 （もっと読む）

【課題】 半導体基板上に形成されるＳＲＡＭのキャパシタ容量を増大することを可能にした半導体集積回路装置を提供する。
【解決手段】 半導体基板１００上に形成されるＳＲＡＭに接続される下層配線で構成される下部容量電極Ｈ１と、下層配線の上面及び側面を覆うように形成される容量絶縁膜１３１と、容量絶縁膜１３１上に形成される上部容量電極１３２とでキャパシタを構成し、下部容量電極１３２は下層配線で構成されるノード配線Ｎ１，Ｎ２はもとより、下層接地配線ＵＧＮＤＬ又は下層電源配線ＵＶＤＤＬの少なくとも一方を含む。電源配線や接地配線を利用してキャパシタＣ１〜Ｃ４を構成するので、ノード配線Ｎ１，Ｎ２のみでキャパシタＣ１，Ｃ２を構成する場合に比較してキャパシタ容量を増大し、α線等に対するソフトエラー耐性を向上する。 （もっと読む）

【課題】製造時、メモリアレイ部を構成するＦＥＴに損傷が発生し難い半導体集積回路の製造方法を提供する。
【解決手段】Ｎ型及びＰ型ＦＥＴ１２０Ｂ，１２０Ａから成るロジック部、並びに、Ｎ型及びＰ型ＦＥＴ２０Ｂ，２０Ａから成るメモリアレイ部から構成された半導体集積回路の製造方法は、ロジック部及びメモリアレイ部を構成するＮ型及びＰ型ＦＥＴを形成した後、全面に、引張り応力を有する第１の絶縁膜３１、第２の絶縁膜３２を順次形成し、ロジック部を構成するＰ型ＦＥＴ１２０Ａの領域上の第２の絶縁膜３２及び第１の絶縁膜３１を選択的に除去し、次いで、全面に圧縮応力を有する第３の絶縁膜３３を形成した後、ロジック部を構成するＮ型ＦＥＴ１２０Ｂの領域上の第３の絶縁膜３３、並びに、メモリアレイ部を構成するＮ型及びＰ型ＦＥＴ２０Ｂ，２０Ａの領域上の第３の絶縁膜３３を選択的に除去する工程を具備する。 （もっと読む）

【課題】ＭＯＳＦＥＴに匹敵する性能を有した半導体装置を提供する。
【解決手段】絶縁表面を有する基体上に非晶質珪素膜を成膜し、非晶質珪素膜上に選択的にマスク絶縁膜を形成して結晶化を助長する金属元素を導入させ、第１の加熱処理により非晶質珪素膜の少なくとも一部を結晶性珪素膜にし、マスク絶縁膜を除去し、パターニングすることにより島状の結晶性珪素膜を形成し、ハロゲン元素を含む雰囲気中において第２の加熱処理を行うことにより、島状の結晶性珪素膜中の金属元素をゲッタリング除去すると共に、ゲイト絶縁膜として用いる熱酸化膜を島状の結晶性珪素膜の表面に形成し、熱酸化膜上にゲイト電極を形成し、一導電性を付与する不純物イオンを注入して島状の結晶性珪素膜にソース領域、ドレイン領域を形成し、ソース領域及び前記ドレイン領域上面に金属膜を形成し、ソース領域とドレイン領域をシリサイド化することを特徴とする。 （もっと読む）

【課題】 ソフトエラーによる保持データの破壊が起きにくい半導体装置を提供する。
【解決手段】 データを保持するトランジスタP1,D1,P2,D2の接続ノードM1,M2に接続される拡散層３３ａの上面にはシリサイド層を配置せず、それ以外の拡散層３３の上面にはシリサイド層を配置する。これにより、拡散層３３ａの抵抗を上げることができ、宇宙線の入射による電荷に基づく電流の流れを抑制でき、ソフトエラーの発生を防止できる。 （もっと読む）

【課題】高速動作が可能なＬＤＤ型ＭＩＳＦＥＴと、かつ高電圧駆動が可能なＬＤＤ型ＭＩＳＦＥＴとを内蔵する半導体集積回路装置を低コストで実現する。
【解決手段】高速動作が可能なＭＩＳＦＥＴは、ゲートサイドウオール層に自己整合された高濃度領域に金属シリサイド層を有し、高電圧駆動が可能なＭＩＳＦＥＴは、上記ゲートサイドウオール層の幅よりも大きい幅を有するＬＤＤ部を有し、そのＬＤＤ部に接して高濃度領域を有し、そしてその高濃度領域に金属シリサイド層を有する。 （もっと読む）

【課題】シリコン基板上に形成された論理部分と、ＳＲＡＭアレイ部分を備えるＳＲＡＭメモリ及びマイクロプロセッサの提供。
【解決手段】ＳＲＡＭセルの少なくとも一対の隣り合うＮＦＥＴが浅いソース／ドレイン拡散３３４の下に漏れ経路拡散領域３３８で連結されたボディ領域を有し、漏れ経路拡散領域はソース／ドレイン拡散の底から埋込み酸化物層３２０まで延び、隣り合うＳＲＡＭセルの少なくとも一対のＰＦＥＴは隣り合うソース／ドレイン拡散下の同様な漏れ経路拡散領域で連結されたボディ領域３３６を有する。マイクロプロセッサの論理回路部分は浮遊ボディ領域を有し結晶方位ＳＯＩシリコン領域３３０に形成されたＮＦＥＴと結晶方位バルク・シリコン領域に形成されたＰＦＥＴを有し、ＳＲＡＭメモリ部分は結晶方位ＳＯＩシリコン領域に形成されたＮＦＥＴと結晶方位シリコン領域に形成されたＰＦＥＴを有する。 （もっと読む）

【課題】ＭＯＳＦＥＴに匹敵する性能を有した半導体装置を提供する。
【解決手段】絶縁表面を有する基体上に形成された結晶性珪素膜と、結晶性珪素膜表面に形成されたゲイト絶縁膜と、ゲイト絶縁膜上にマルチゲイト構造のゲイト電極と、ゲイト電極の側面に形成された窒化珪素又は酸化珪素から成るサイドウォールとを有する絶縁ゲイト型の半導体装置であって、結晶性珪素膜は、ＬＤＤ領域と、一部または全部がシリサイド化されたソース領域とドレイン領域とを有することを特徴とする。 （もっと読む）

【課題】微細化されたＭＩＳＦＥＴのしきい値電圧のばらつきを低減する。
【解決手段】ＭＩＳＦＥＴ（Ｑ_１）のゲート電極９ａは、素子分離溝２によって周囲を規定されたアクティブ領域Ｌの基板１上に形成され、アクティブ領域Ｌを横切ってその一端から他端に延在している。このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域におけるゲート長がアクティブ領域Ｌの中央部におけるゲート長よりも大きく、全体としてＨ形の平面パターンで構成されている。また、このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域のゲート長方向に沿った一辺の全体とゲート幅方向に沿った二辺の一部とを覆っている。 （もっと読む）

【課題】ＳＲＡＭを有する半導体装置の信頼性を向上させることのできる技術を提供する。
【解決手段】ＣＭＯＳインバータを構成する負荷用ＭＩＳと駆動用ＭＩＳとに共通するゲート電極の引き出し部ＧＭ２の側壁に形成する第２サイドウォール９ａ１によって素子分離２の端部を覆うことにより、負荷用ＭＩＳ（Ｌｄ１）のドレイン（ｐ^＋型半導体領域１３）と上記引き出し部ＧＭ２との両者に接する配線溝ＨＭ１を形成する際の素子分離２を構成する酸化シリコン膜の削れを、負荷用ＭＩＳ（Ｌｄ１）のｐ^＋型半導体領域１３の深さよりも小さく抑える。 （もっと読む）

【課題】 ゲートからソースへの漏洩電流を伴うことなく、しきい値電圧を可変させるとともに、素子面積の増大を抑制する。
【解決手段】 半導体基板１０１上には絶縁層１０２が形成され、絶縁層１０２上には半導体層１０３が形成され、さらに、半導体層１０３上には絶縁層１０４が形成され、絶縁層１０４上には半導体層１０５が形成され、半導体層１０５上には、ゲート絶縁膜１０６を介してゲート電極１０７が形成され、ゲート電極１０７の側方には、ソース層１０９およびドレイン層１１０が形成され、ゲート電極１０７は、配線層を介して半導体層１０３に接続されている。 （もっと読む）

【課題】半導体集積回路装置、例えば、ＳＲＡＭのメモリセルのソフトエラーを低減させた高性能の半導体集積回路装置を提供する。
【解決手段】それぞれのゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを有するＳＲＡＭメモリセルの、交差接続部の配線ＭＤ２の表面を酸化シリコン膜２１の表面より突出した形状とし、この配線ＭＤ２上に、容量絶縁膜となる窒化シリコン膜２３と、上部電極２４を形成する。この配線ＭＤ２、窒化シリコン膜２３および上部電極２４とで容量Ｃを形成することができ、α線によるソフトエラーを低減することができる。また、配線ＭＤ２側壁にも容量を形成することができるため、容量の増加を図ることができる。 （もっと読む）

【課題】ＳＲＡＭのメモリセルの蓄積ノード容量を増やしてソフトエラー耐性を向上させる。
【解決手段】６個のＭＩＳＦＥＴでメモリセルを構成した完全ＣＭＯＳ型のＳＲＡＭにおいて、メモリセルの駆動用ＭＩＳＦＥＴＱｄ_１,Ｑｄ_２、転送用ＭＩＳＦＥＴＱｔ_１,Ｑｔ_２および負荷用ＭＩＳＦＥＴＱｐ_１,Ｑｐ_２のそれぞれのゲート電極６，１０ａ，１０ｂを構成する第１導電層の上層に形成した高融点金属シリサイド層でＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線Ｌ_１,Ｌ_２を形成し、この局所配線Ｌ_１,Ｌ_２の上層に形成した基準電圧線２０を局所配線Ｌ_１,Ｌ_２と重なるように配置して蓄積ノード容量素子を形成する。局所配線Ｌ_１,Ｌ_２の一方は、この蓄積ノード容量素子の一方の電極を構成する。 （もっと読む）

【課題】 トランジスタの接合容量を低下させ、ソフトエラー耐性およびノイズ耐性を保持した半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置１００は、半導体基板内のバルク基板領域１０上に形成され、ソース／ドレインが第１の基準電位ＧＮＤに接続された第１のトランジスタＴＢｎ１および、
ｐ型バルク基板領域上に形成されたｎ型の不純物層領域１２と、不純物層領域上に形成されたｐ型の半導体領域１４と、半導体領域に形成されｎ型のソース／ドレイン３０と、ソース・ドレイン間にあり半導体領域上に形成されたゲート絶縁膜４０と、ゲート絶縁膜上に形成されたゲート電極５０と、ソース−ドレイン方向の断面において、ソース、ドレイン、不純物層領域およびゲート絶縁膜によって囲まれたｐ型のボディ領域１６とを含み、前記不純物層領域が空乏化された第２のトランジスタＴＳｎ１、を備え、
第２のトランジスタのソース／ドレインは第１のトランジスタを介して第１の基準電位に接続されている。 （もっと読む）

【課題】 素子分離領域に埋込み形成される導電材に電位を与えるための専用のコンタクトを必要とすることなくチップ面積の縮小化を図りながらゲート電極の容量を形成することでソフトエラー対策を施すことができるようにする。
【解決手段】 トレンチ２の側溝部２ｂにゲート絶縁膜として第１のシリコン酸化膜３を介して多結晶シリコン膜６を埋込みながらゲート電極配線６としても機能させ、素子分離領域Ｓに埋込み形成される多結晶シリコン膜６およびＮウェルＮｗを両電極としてキャパシタＣ１を構成する。 （もっと読む）

【課題】ＳＲＡＭの蓄積ノード間容量と、アナログ容量を有する素子とを単一の基板上に形成した半導体集積回路装置の性能の向上を図る。
【解決手段】メモリセル形成領域（ＳＲＡＭ）の一対のｎチャネル型ＭＩＳＦＥＴ上の酸化シリコン膜２１中にプラグＰ１を形成し、酸化シリコン膜２１およびプラグＰ１の上部に、一対のｎチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとを接続する局所配線ＬＩｃ（Ｍ０ｃ）を形成した後、さらに、この上部に、容量絶縁膜２３および上部電極２４を形成し、また、アナログ容量形成領域（Ａｎａｌｏｇ Ｃａｐａｃｉｔｏｒ）の酸化シリコン膜２１およびこの膜中のプラグＰ１上に、メモリセル形成領域に形成される前記局所配線、容量絶縁膜および上部電極と同一工程で、局所配線ＬＩｃ（Ｍ０ｃ）、容量絶縁膜２３および上部電極２４を形成する。 （もっと読む）