半導体集積回路装置
【課題】 半導体基板上に形成されるＳＲＡＭのキャパシタ容量を増大することを可能にした半導体集積回路装置を提供する。
【解決手段】 半導体基板１００上に形成されるＳＲＡＭに接続される下層配線で構成される下部容量電極Ｈ１と、下層配線の上面及び側面を覆うように形成される容量絶縁膜１３１と、容量絶縁膜１３１上に形成される上部容量電極１３２とでキャパシタを構成し、下部容量電極１３２は下層配線で構成されるノード配線Ｎ１，Ｎ２はもとより、下層接地配線ＵＧＮＤＬ又は下層電源配線ＵＶＤＤＬの少なくとも一方を含む。電源配線や接地配線を利用してキャパシタＣ１〜Ｃ４を構成するので、ノード配線Ｎ１，Ｎ２のみでキャパシタＣ１，Ｃ２を構成する場合に比較してキャパシタ容量を増大し、α線等に対するソフトエラー耐性を向上する。
【解決手段】 半導体基板１００上に形成されるＳＲＡＭに接続される下層配線で構成される下部容量電極Ｈ１と、下層配線の上面及び側面を覆うように形成される容量絶縁膜１３１と、容量絶縁膜１３１上に形成される上部容量電極１３２とでキャパシタを構成し、下部容量電極１３２は下層配線で構成されるノード配線Ｎ１，Ｎ２はもとより、下層接地配線ＵＧＮＤＬ又は下層電源配線ＵＶＤＤＬの少なくとも一方を含む。電源配線や接地配線を利用してキャパシタＣ１〜Ｃ４を構成するので、ノード配線Ｎ１，Ｎ２のみでキャパシタＣ１，Ｃ２を構成する場合に比較してキャパシタ容量を増大し、α線等に対するソフトエラー耐性を向上する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は配線構造内に容量素子としてのキャパシタを備える半導体集積回路装置に関し、特にキャパシタにデータを記録するＳＲＡＭ（Static Random Access Memory ）に適用して好適な半導体集積回路装置に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路装置では電源電圧を1.0 〜2.1 Ｖ程度に低電圧化することが進められており、これに伴い各種素子サイズや配線幅サイズの微細化が図られている。例えばＳＲＡＭではメモリセルサイズの縮小化やこれに接続される配線幅サイズの縮小化が図られている。このように配線幅サイズやメモリセルサイズが縮小化されると、素子間を接続する配線の抵抗値が低減されるため高速動作の点では有効になるが、逆に配線に寄生する容量値が増加して素子特性上の不利が生じることがある。例えば、図１４に示す６個のＭＯＳトランジスタＱ１〜Ｑ６で構成されるＳＲＡＭセルでは、相反的にオン・オフ動作する一対の駆動トランジスタＱ３，Ｑ４のゲートとドレインとを交差接続する配線Ｎ１，Ｎ２（以下、本明細書ではこれらの配線Ｎ１，Ｎ２をノード配線と称しており、このノード配線とは負荷トランジスタＱ１と駆動トランジスタＱ３の各ドレインが接続されるノードと、負荷トランジスタＱ２と駆動トランジスタＱ４の各ドレインが接続されるノードのそれぞれに接続される配線のことを意味する）に寄生する容量（以下、ノード容量と称する）を利用してデータの蓄積を行っている。しかしながら、メモリセルサイズや配線幅サイズの縮小に伴ってノード容量を形成する拡散層（ゲート面積）が小さくなり、ノード容量も低下されることになってソフトエラーの問題が生じる。このソフトエラーはメモリセルに対してα線や中性子線が照射されたときに、ノード容量によって蓄積されていたデータ電荷が半導体基板側に逃げてしまい、データが消失してしまうことである。
【０００３】
このようなソフトエラーに対し、特許文献１に記載の技術では、メモリセルを構成している対をなす駆動トランジスタの各ノード配線（図１４の例ではノード配線Ｎ１，Ｎ２）を一部において絶縁層を介して積層する構造とし、この積層した部分においてキャパシタを構成し、このキャパシタによりノード配線に寄生する容量、すなわちノード容量を増加させるというものである。ノード容量の増加によって蓄積されるデータ電荷も増加されるため、メモリサイズを大きくすることなく、ソフトエラー耐性の高いＳＲＡＭを得ることが可能になる。
【０００４】
また、同様にメモリセルのノード容量を増加するために特許文献２の技術では、半導体基板上に形成した絶縁膜に溝を形成してこの溝内に導電膜を埋め込んでノード配線を形成するとともに、このノード配線の一部にプラグ状の第１電極を形成し、この第１電極の上端部を所要の高さにわたって露出した上で、この露出した部分を覆うように容量絶縁膜と第２電極とを順次形成する技術を提案している。この特許文献２では、第１電極の上面と側面を利用してキャパシタを構成しているので、第２電極との対向面積を大きくできノード容量を増加する上で有利になる。また、第１電極上においては容量絶縁膜及び第２電極が平坦となっているため、キャパシタを構成する容量絶縁膜を均一な膜厚に形成でき、キャパシタの信頼性を向上することが可能になる。
【０００５】
これに近い技術として非特許文献１では、特許文献２と同様に絶縁膜に形成した一対のノード配線間に溝を形成し、この溝の表面に容量絶縁膜を形成し、さらに溝内に第２電極としての導電膜を埋め込むことで、一対のノード配線と第２電極との間にキャパシタを構成している。この技術では絶縁膜に設けた溝を覆うように第２電極が形成されるので、ノード配線が絶縁膜上に突出されることはなく、特許文献２に比較して表面の平坦化を図る上では有利である。
【特許文献１】特開平１０−１６３４４０号公報
【特許文献２】特開２００２−３２４８５５号公報
【非特許文献１】「Soft Error Immune 0.64um2 SRAM Cell with MIM Node Capacitor by 65nm CMOS Technology for Ultra High Speed SRAM 」0-7803-7873-3/03/$17.00(c)2003IEEE
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１の技術では、対をなす駆動トランジスタの各ノード配線を積層構造にする必要があるため、ノード配線を２層に形成しなければならない。そのため、両ノード配線を同一層で形成しているこれまでのＳＲＡＭに比較すると、ノード配線のパターンを変更しなければならず、また、上層側に形成したノード配線をトランジスタと接続するためのコンタクトを製造する工程が必要となり、製造工程数が増加してしまうという問題が生じる。さらに、両ノード配線の交差領域でのみキャパシタが構成されるため、対向する電極の面積を大きくとることが難しく、ノード容量の増加には限界がある。
【０００７】
特許文献２の技術では、対をなす駆動トランジスタの両ノード電極を同一層で形成しているため、従来のＳＲＡＭのノード配線のパターンを変更することなくノード容量の増加が可能になる。また、特許文献２及び非特許文献１のいずれも、ノード配線の上面と共にその側面と、これら上面及び側面を覆うように形成した第２電極との間にキャパシタを構成しているので、ノード配線の面積を拡大してキャパシタのノード容量を増大させる上では有効となる。しかしながら、これら特許文献２と非特許文献１はいずれもノード配線と第２電極とでのみキャパシタを構成しているので、ノード容量を決定するキャパシタの対向面積はノード配線の面積に依存することになり、ノード配線の配線幅のサイズを縮小化したときには対向面積が低減してしまい、ノード容量の容量を増加する上では不利になるという問題もある。さらに、非特許文献１では、第２電極をメモリセルの一部領域にのみに形成しているため、第２電極を形成している領域と形成していない領域との間に第２電極による段差が生じることになり、その上層に形成する配線層における段切れ等の問題が生じるおそれもある。特に、１つのメモリセル上にそれぞれ独立した複数の第２電極が存在すると、各第２電極の周辺部が全て段差として生じてしまい、その総延長の長さが極めて大きなものになる。
【０００８】
また、半導体集積回路装置は製造後に種々の特性検査を実行するが、例えば絶縁耐圧を検査するためのＣＤＭ（Charged Device Model) 試験を行ったときには半導体集積回路装置に印加される静電気によって当該半導体集積回路装置が帯電した状態となる。そのため、前述のようなノード配線に対して薄い容量絶縁膜を介して容量電極を形成してノード容量を構成したＳＲＡＭが帯電されると、これと同時に容量電極が帯電しノード配線あるいは電源配線や接地配線との間で放電が起こり、容量絶縁膜が静電破壊されてしまう。容量絶縁膜が破壊されると、容量電極とノード配線が短絡してＳＲＡＭとして機能しなくなり、短絡されない場合でもノード容量が失われて前述したソフトエラー耐性が低下してしまうことになる。
【０００９】
本発明の目的は、キャパシタの容量、特にＳＲＡＭのノード容量を増大することを可能にした半導体集積回路装置を提供するものである。また、本発明の他の目的はノード容量上における配線層ないし集積回路装置の平坦化を図った半導体集積回路装置を提供するものである。さらに、本発明の他の目的は容量絶縁膜の静電破壊を防止して高いソフトエラー耐性を確保することを可能にした半導体集積回路装置を提供するものである。
【課題を解決するための手段】
【００１０】
本発明は、半導体基板上に回路素子とキャパシタとを備える半導体集積回路装置であって、回路素子に接続される下層配線で構成される下部容量電極と、下層配線の上面及び側面を覆うように形成される容量絶縁膜と、容量絶縁膜上に形成される上部容量電極とでキャパシタを構成し、下部容量電極は下層配線で構成される電源配線又は接地配線の少なくとも一方を含んでいることを特徴とする。特に、下部容量電極は半導体基板上に形成された層間絶縁膜に形成された溝内に埋め込まれるとともにその上面及び側面の少なくとも一部が層間絶縁膜の表面上に露出され、容量絶縁膜は層間絶縁膜上に露出された下部容量電極の露出面を覆うように形成され、上部容量電極は少なくとも一部が下部容量電極の露出面に対向されることが好ましい。
【００１１】
本発明における回路素子はＳＲＡＭのメモリセルであり、当該ＳＲＡＭは少なくともゲートとドレインとを一対のノード配線によって交差接続した一対の駆動トランジスタを備えており、キャパシタは一対のノード配線にそれぞれ接続される一対のキャパシタであり、キャパシタの下部容量電極は各ノード配線と、下層接地配線又は下層電源配線の少なくとも一方で構成される。すなわち、上部容量電極は、ノード配線と、下層接地配線又は下層電源配線の少なくとも一方を覆う領域に形成される。
【００１２】
本発明においては、上部容量電極はフローティング状態、電源電位状態、又は接地電位状態のいずれかとする。あるいは、本発明においては、上部容量電極はフローティング状態であり、当該上部容量電極には電源配線又は接地配線との間に保護素子が接続されていることを特徴とする。
【発明の効果】
【００１３】
本発明の半導体集積回路装置によれば、下層配線で構成される下部容量電極の上面及び側面を利用してキャパシタを構成するとともに、下部容量電極として電源配線や接地配線を利用してキャパシタを構成するので、キャパシタ容量を増大することができる。また、電源配線や接地配線上にも上部容量電極を延長して形成できるので、回路素子の全面にわたって上部容量電極が形成でき、上部容量電極による段差の発生を抑制して表面の平坦化が可能になり、その上に形成される上層配線層の平坦性も確保され、信頼性のある上層配線層が形成可能になる。
【００１４】
特に、本発明の半導体集積回路装置をＳＲＡＭに適用した場合には、下部容量電極としてノード配線はもとより、下層電源配線や下層接地配線を下部容量電極として構成でき、ＳＲＡＭのセルサイズを縮小し、配線幅サイズを縮小した場合でもノード容量が増大でき、データ蓄積電荷が増加され、α線等に対するソフトエラー耐性が向上できる。
【発明を実施するための最良の形態】
【００１５】
本発明をＳＲＡＭに適用した場合には、上部容量電極はメモリセル領域のうち、上層配線との電気接続を行う領域以外の領域にわたって形成される。また、メモリセルは複数のメモリセルが半導体基板上に配列されており、上部容量電極は隣接するメモリセルの領域にわたって延長される。また、本発明のＳＲＡＭは、少なくとも１つ以上のメモリセルと、メモリセルを上層配線で構成される電源配線及び接地配線に電気接続するための吊り部とを配列した構成とされ、下層電源配線及び下層接地配線は吊り部の領域にまで延長され、この延長領域において電源線又は接地線に電気接続される。
【００１６】
本発明における保護素子はＳＲＡＭを構成している転送トランジスタ、駆動トランジスタ、負荷トランジスタと同時に形成されたＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードのいずれかで構成される。また、本発明の保護素子はメモリセルと吊り部とを一方向に配列したメモリセル列の少なくとも一側領域に配設される。この場合において、保護素子は１つのメモリセル列に対して１つの保護素子が接続される構成とする。あるいは、保護素子は複数のメモリセル列に共通に接続される構成とする。
【実施例１】
【００１７】
次に、本発明の実施例を図面を参照して説明する。図１は本発明を６個のＭＯＳトランジスタＱ１〜Ｑ６で構成したＳＲＡＭに適用した実施例の等価回路図である。同図に示すように、１本のワード線ＷＬに対し２本のデジット線ＤＬ１，ＤＬ２が交差されており、これらの交差領域にメモリセルＭＣが構成されている。メモリセルＭＣはＰチャネルＭＯＳトランジスタからなる負荷トランジスタＱ１，Ｑ２と、ＮチャネルＭＯＳトランジスタからなる駆動トランジスタＱ３，Ｑ４と、データをデジット線ＤＬ１，ＤＬ２に対して転送するＮチャネルＭＯＳトランジスタからなる転送トランジスタＱ５，Ｑ６とで構成されている。そして、負荷トランジスタＱ１，Ｑ２のソースは電源ＶＤＤに接続され、ドレインは駆動トランジスタＱ３，Ｑ４のドレインに接続され、ゲートは駆動トランジスタＱ３，Ｑ４のゲートに接続される。また、駆動トランジスタＱ３，Ｑ４のソースは接地ＧＮＤに接続される。前記駆動トランジスタＱ３，Ｑ４のドレインはそれぞれノード配線Ｎ１，Ｎ２によって対向する駆動トランジスタＱ４，Ｑ３のゲートに接続される。また、各駆動トランジスタＱ３，Ｑ４のドレインは転送トランジスタＱ５，Ｑ６を介してそれぞれデジット線ＤＬ１，ＤＬ２に接続されている。これら転送トランジスタＱ５，Ｑ６の各ゲートはワード線ＷＬに接続されている。さらに、前記ノード配線Ｎ１，Ｎ２にはノード容量となるキャパシタＣ１，Ｃ２が接続され、これらキャパシタＣ１，Ｃ２に対して接地ＧＮＤと電源ＶＤＤとの間にそれぞれキャパシタＣ３，Ｃ４が接続されている。
【００１８】
また、前記キャパシタＣ１，Ｃ２とキャパシタＣ３，Ｃ４が接続されている接続点Ｎ３には接地ＧＮＤとの間に保護素子が接続されている。この保護素子はＮチャネルＭＯＳトランジスタＱ１１で構成されており、当該ＭＯＳトランジスタＱ１１のドレインを前記接続点Ｎ３に接続し、ゲートとソースを接地ＧＮＤに接続した構成である。この保護素子としては、図２（ａ）のようにダイオード、あるいは図２（ｂ）のようにＮＰＮ型バイポーラトランジスタをダイオード接続した構成としてもよい。
【００１９】
図３（ａ）は本発明のＳＲＡＭを含む半導体チップＣＨの全体レイアウトを示す図であり、半導体チップＣＨには複数のセルアレイブロックＣＡＢが配設され、各セルアレイブロックＣＡＢはそれぞれ複数例のセルアレイＣＡが配設されている。各セルアレイＣＡ内には後述するようにメモリセルＭＣと吊り部ＴＵとが配列されており、また各セルアレイブロックＣＡＢ内の各セルアレイＣＡの端部領域にはそれぞれ前記した保護素子を有する保護部ＨＯが配設されている。
【００２０】
図４は前記セルアレイＣＡの一部のレイアウト図であり、図３（ａ）の破線Ｑで示す領域に相当する領域を示している。前記セルアレイＣＡは多数個のメモリセルＭＣがＸ方向及びＹ方向にマトリクス状に配列されている。また、各メモリセルＭＣのＸ方向には複数のメモリセル単位毎に各メモリセルＭＣを電源ＶＤＤ、接地ＧＮＤに接続するための吊り部ＴＵが配置されている。ここでは吊り部ＴＵがセルアレイＣＡの一方の端部に配列したものとして図示している。前記各メモリセルＭＣ上にはデジット線ＤＬ１，ＤＬ２がそれぞれ対をなしてＹ方向に延長され、前記吊り部ＴＵ上にはＹ方向に延びる電源線ＶＤＤＬと、接地線ＧＮＤＬが各１本ずつ配列される。なお、図１に示した前記ワード線ＷＬは、図４には表れないが、下層領域においてポリシリコンからなるワード線がＸ方向に延長されるとともに、上層領域には下層のワード線に導通されているメタルからなるワード線がＸ方向に延長されている。
【００２１】
前記ＳＲＡＭのセルアレイＣＡのうち、図４の一点鎖線で囲った領域Ｒの１つのメモリセルＭＣと１つの吊り部ＴＵ、及びセルアレイＣＡの一端部に配設された保護部ＨＯに付いて説明する。なお、吊り部ＴＵと保護部ＨＯとの境界は同時にセルアレイＣＡの一端部の境界であり、図４ではＰ点として示している。図５〜図８はそれぞれメリセルＭＣと吊り部ＴＵ、及び保護部ＨＯにおける、拡散層及びゲート層、第１配線層、容量電極層、第２配線層のレイアウトである。また、図９〜図１２は図８のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に沿う断面図である。
【００２２】
図５は拡散層及びゲート層を示す平面図である。Ｎ型拡散層１０３とＰ型拡散層１０４とゲート電極１０６とでメモリセルＭＣにＮチャネルＭＯＳトランジスタＱ３〜Ｑ６とＰチャネルＭＯＳトランジスタＱ１，Ｑ２が形成される。なお、吊り部ＴＵではＮ型拡散層１０３上に交差するようにゲート電極１０６の一部が形成されているが、ここにはトランジスタは形成されていない。また、保護部ＨＯにはＮ型拡散層１０３とゲート電極１０７とで保護素子としてのＮチャネルＭＯＳトランジスタＱ１１が形成される。図５の構成について図９ないし図１２の断面図を参照すると、シリコン基板１００にフィールド絶縁膜１０１が形成され、このフィールド絶縁膜１０１で囲まれる領域に前記Ｎ型拡散層１０３と、Ｐ型拡散層１０４が形成される。この実施例ではＮ型シリコン基板１００の一部にＰ型ウェル１０２が形成され、このＰ型ウェル１０２内に前記Ｎ型拡散層１０３が形成される。前記シリコン基板１００の表面には薄いシリコン酸化膜が形成され、その上にポリシリコン膜が形成され、これらの膜を所要のパターンに形成することでゲート絶縁膜１０５と前記ゲート電極１０６が形成される。また、この実施例ではゲート電極１０６の両側面にはサイドウォール１０７が形成されており、ＭＯＳトランジスタはＬＤＤ構造のＭＯＳトランジスタとして構成されているが、ここでは説明を簡略化するためにＬＤＤ層の図示は省略している。これにより、メモリセルＭＣでは、前記各拡散層とゲート電極とで前記６個のＭＯＳトランジスタＱ１〜Ｑ６が形成される。同時に保護部ＨＯではＭＯＳトランジスタＱ１１が形成される。また、転送トランジスタＱ５，Ｑ６のゲート電極はＸ方向に延長されてワード線ＷＬとして構成される。このワード線ＷＬは吊り部をＸ方向に横切るように延長されている。
【００２３】
図６は第１配線層を示す平面図である。前記ＭＯＳトランジスタＱ１〜Ｑ６及びＱ１１につながる第１ビアＶ１が複数箇所に形成され、この第１ビアＶ１により接続される第１配線層Ｈ１が所要のパターンに形成される。すなわち、図６の構成について図９ないし図１２の断面図を参照すると、図５に示した前記ゲート電極１０６，１０７上には全面にわたって第１層間絶縁膜１１１が形成され、この第１層間絶縁膜１１１には前記各拡散層１０３，１０４及び吊り部ＴＵでのゲート電極につながる複数の第１ビアＶ１が形成される。この第１ビアＶ１は前記第１層間絶縁膜１１１に開口したスルーホール内にＴｉＮ（窒化チタン）等のバリア金属膜１１２を形成し、その内部にＷ（タングステン）等の配線金属１１３を埋設し、表面をＣＭＰ法（化学的機械研磨法）によって第１層間絶縁膜１１１の表面と同一面になるように平坦化処理して形成する。さらに、その上に第２層間絶縁膜１２１が形成され、この第２層間絶縁膜１２１に図４に示した第１配線層Ｈ１が形成される。
【００２４】
前記第１配線層Ｈ１はいわゆる埋め込み配線として形成されており、前記第２層間絶縁膜１２１にほぼ全厚さにわたって設けた所要パターンの溝内にＴｉＮ等のバリア金属膜１２２とＷ等の配線金属１２３を埋設して形成したものである。図６を参照すると、この第１配線層Ｈ１は、メモリセルＭＣにおいては一部において前記各トランジスタＱ１〜Ｑ６のソース、ドレイン及びゲートを相互に接続するノード配線Ｎ１，Ｎ２として形成される。すなわち、負荷トランジスタＱ１のソースと駆動トランジスタＱ３のソースと転送トランジスタＱ５のソースをそれぞれ駆動トランジスタＱ４のゲートに接続する第１のノード配線Ｎ１と、負荷トランジスタＱ２のソースと駆動トランジスタＱ４のソースと転送トランジスタＱ６のソースをそれぞれ駆動トランジスタＱ３のゲートに接続する第２のノード配線Ｎ２として形成される。また、第１配線層Ｈ１の他の一部は下層電源線ＵＶＤＤＬとして、及び下層接地線ＵＧＮＤＬとして構成される。さらに、第１配線層Ｈ１のさらに他の一部は、後述するように最上層に形成されるデジット線ＤＬ１，ＤＬ２に電気接続する中継電極Ｔ１１として構成される。
【００２５】
一方、図６に示すように、吊り部ＴＵにおいては、前記第１配線層Ｈ１は前記メモリセルＭＣから延長されている下層電源線ＵＶＤＤＬと下層接地線ＵＧＮＤＬが配設され、他の一部は図には表れない上層のメタルワード線に電気接続する中継電極Ｔ１２として構成される。また、保護部ＨＯでは第１配線層Ｈ１の一部は前記ゲート電極１０７とソース（Ｎ型拡散層１０３）につながる下層接地線ＵＧＮＤＬとして構成され、他の一部はドレインにつながる中継電極Ｔ１３として構成される。
【００２６】
図７は第２配線層を示す平面図である。図７の構成について図９ないし図１２の断面図を参照すると、バリア金属膜１２２と配線金属１２３からなる前記第１配線層Ｈ１の上面及び上部側面は第２層間絶縁膜１２１の表面上に露出されており、この露出された表面上にわたってシリコン窒化膜からなる容量絶縁膜１３１が薄く形成される。さらに、前記容量絶縁膜１３１上にＷ等の高融点金属からなる第２配線層Ｈ２が所要のパターンに形成され、上部容量電極１３２として構成されている。この第２配線層Ｈ２は前記第１配線層Ｈ１の露出された上部よりも十分に厚く成長されており、これにより形成された上部容量電極１３２は前記第１配線層Ｈ１間に生じている凹部を完全に埋め込むとともに、その表面は平坦に近いものとなる。前記第２配線層Ｈ２、すなわち上部容量電極１３２は、メモリセルＭＣにおいては前記中継配線Ｔ１１が存在する領域を除くほぼメモリセルＭＣの全領域を覆うように形成される。また、吊り部ＴＵでは後述するように最上層の電源線ＶＤＤＬにつながる第２ビアＶ２と干渉することがない領域に形成される。さらに、前記第２配線層Ｈ２の一部は保護部ＨＯにまで延長されている。
【００２７】
ここで、前記第１配線層Ｈ１、容量絶縁膜１３１、第２配線層Ｈ２（上部容量電極１３２）の製造工程を簡単に説明する。図１３（ａ）に示すように、前記第２層間絶縁膜１２１のほぼ全厚さにわたって所要パターンの溝１２１ａを形成し、この溝内にＴｉＮ等のバリア金属膜１２２を形成し、その内部にＷ等の配線金属１２３を埋設し、表面をＣＭＰ法によって第２層間絶縁膜１２１の表面と同一面となるように平坦化処理する。これにより図１３（ｂ）に示すように第２層間絶縁膜１２１に埋設された第１配線層Ｈ１が形成される。しかる上で、図１３（ｃ）に示すように、前記第２層間絶縁膜１２１の表面を所要の深さまでエッチングし、前記第１配線層Ｈ１の上部を第２層間絶縁膜１２１の表面上に突出させる。これにより第１配線層Ｈ１の上面及び上部の側面が露呈される。しかる上でＣＶＤ法等によりシリコン窒化膜を所要の膜厚で全面に成長し、容量絶縁膜１３１を形成する。さらに、図１３（ｄ）に示すように、前記容量絶縁膜１３１上にスパッタ法等によりＷ膜を成長し、第２配線層Ｈ２を形成する。この第２配線層Ｈ２は前記第１配線層Ｈ１の露出された上部よりも十分に厚く成長させており、これにより成長されたＷ膜は第１配線層Ｈ１を完全に埋め込むことになる。その上で、前記第２配線層Ｈ２とその下層の容量絶縁膜１３１を所要のパターンとなるように選択的にエッチングする。また、必要に応じて第２配線層Ｈ２の表面を同図に破線で示すようにＣＭＰ法により研磨して平坦化する。
【００２８】
これにより、第２配線層Ｈ２が形成された領域では、第２配線層Ｈ２からなる上部容量電極１３２と、その下層の容量絶縁膜１３１と、その下層の第１配線層Ｈ１とでキャパシタが構成される。このキャパシタとして、第１配線層Ｈ１のうちノード配線Ｎ１，Ｎ２として形成された領域にはキャパシタＣ１，Ｃ２が形成される。また、第１配線層Ｈ１のうち下層接地線ＵＧＮＤＬとして形成された領域にはキャパシタＣ３が形成され、第１配線層Ｈ１のうち下層電源線ＵＶＤＤＬとして形成された領域にはキャパシタＣ４が形成される。したがって、図１に示したように、ノード配線Ｎ１，Ｎ２にはそれぞれキャパシタＣ１，Ｃ２が接続され、さらにキャパシタＣ１，Ｃ２には第２配線層Ｈ２を介して下層接地線ＵＧＮＤＬと下層電源線ＵＶＤＤＬとの間にキャパシタＣ３，Ｃ４が直列に接続されることになる。
【００２９】
再度図７を参照すると、前記第２配線層Ｈ２上には第２ビアＶ２が形成される。この第２ビアＶ２は、前記メモリセルＭＣにおいては前記中継電極Ｔ１１上の位置に配設され、前記吊り部ＴＵにおいては前記中継電極Ｔ１２上、下層電源線ＵＶＤＤＬ上、下層接地線ＵＧＮＤＬ上にそれぞれ配設され、保護部ＨＯにおいては前記第２配線層Ｈ２の延長領域と中継端子Ｔ１３上に配設される。図９ないし図１２に示すように、第２配線層Ｈ２上に第３層間絶縁膜１４１が形成され、この第３層間絶縁膜１４１に第２ビアＶ２が形成される。この第２ビアＶ２は第３層間絶縁膜１４１に開口したスルーホール内にＴｉＮ等のバリア金属膜１４２を形成し、その内部にＷ等の配線金属１４３を埋設し、表面を第３層間絶縁膜１４１の表面と同一面となるように平坦化処理する。
【００３０】
図８は第３配線層を示す平面図である。この第３配線層Ｈ３は、メモリセルＭＣにおいてはデジット線ＤＬ１，ＤＬ２が形成される。また、吊り部ＴＵにおいては電源線ＶＤＤＬ、接地線ＧＮＤＬ、さらに図には示されないが上層のメタルワード線に接続される中継電極Ｔ３が形成される。これらの配線層はそれぞれ前記第２ビアＶ２を介して下層の配線に電気接続されており、メモリセルＭＣにおいては、デジット線ＤＬ１，ＤＬ２は第２ビアＶ２、中継電極Ｔ１１、第１ビアＶ１を介して転送トランジスタＱ５，Ｑ６の各ドレインに接続される。また、保護部ＨＯにおいては、第３配線層Ｈ３によって前記上部容量電極１３２とＭＯＳトランジスタＱ１１のドレインを接続する保護素子接続配線ＣＮＴが形成され、この保護素子接続配線ＣＮＴはそれぞれ第２ビアＶ２により上部容量電極１３２とＭＯＳトランジスタＱ１１のドレインに接続される。すなわち、図８の構成について図９ないし図１２の断面図を参照すると、前記第３層間絶縁膜１４１の表面上にＴｉＮ／Ａｌ（アルミニウム）／ＴｉＮ等の多層構造の第３配線層Ｈ３を所要のパターンに形成する。電源線ＶＤＤＬは第２ビアＶ２、下層電源線ＵＶＤＤＬ、第１ビアＶ１を介して負荷トランジスタＱ１，Ｑ２の各ソースに接続される。接地線ＧＮＤＬは第２ビアＶ２を介して下層接地線ＵＧＮＤＬ、第１ビアＶ１を介して駆動トランジスタＱ３，Ｑ４のソースに接続される。第３配線層Ｈ３の中継電極Ｔ３は第２ビアＶ２、中継電極Ｔ１１、第１ビアＶ１を介してワード線ＷＬに接続され、ワード線ＷＬを上層のメタルワード線ＭＷＬに接続してその低抵抗化を行っている。保護部ＨＯでは保護素子接続配線ＣＮＴは一端部において第２ビアＶ２を介して上部容量電極１３２に接続され、他端部において第２ビアＶ２、中継電極Ｔ１３、第１ビアＶ１を介してＭＯＳトランジスタＱ１１のドレインに接続される。
【００３１】
以上の構成のＳＲＡＭでは、第１配線層Ｈ１、すなわちノード配線Ｎ１，Ｎ２、下層接地線ＵＧＮＤＬ、下層電源線ＵＶＤＤＬと、これら配線の上面及び上部の側面にわたって形成された容量絶縁膜１３１と、この容量絶縁膜１３１上に形成された第２配線層Ｈ２で構成される上部容量電極１３２とでキャパシタＣ１〜Ｃ４が構成される。そして、ノード配線Ｎ１，Ｎ２と上部容量電極１３２との間に構成されるキャパシタＣ１，Ｃ２は、同じ上部容量電極１３２を介して下層接地線ＵＧＮＤＬと下層電源線ＵＶＤＤＬとの間に構成されるキャパシタＣ３，Ｃ４に直列接続された上で接地ＧＮＤ又は電源ＶＤＤに接続されることになり、結局キャパシタＣ１〜Ｃ４は両駆動トランジスタＱ３，Ｑ４の各ソースにつながるノード配線Ｎ１，Ｎ２に並列に接続された構成となる。また、同時に各キャパシタＣ１〜Ｃ４の共通接続点Ｎ３である上部容量電極１３２はＭＯＳトランジスタＱ１１のドレインに接続され、このＭＯＳトランジスタＱ１１を介して下層接地線ＵＧＮＤＬに接続された構成となる。
【００３２】
これにより、図１を参照すると、ノード配線Ｎ１にはキャパシタＣ１とＣ３が接地ＧＮＤとの間に接続され、キャパシタＣ１とＣ４が電源ＶＤＤとの間に接続される。また、ノード配線Ｎ２にはキャパシタＣ２とＣ３が接地ＧＮＤとの間に接続され、キャパシタＣ２とＣ４が電源ＶＤＤとの間に接続される。さらに、ノード配線Ｎ１，Ｎ２の間にキャパシタＣ１とＣ２が接続される。α線によりシリコン基板内で電子正孔対が発生し、電子（負）と正孔（正）がメモリセルにおけるデータ蓄積状態に影響を与えることになるが、これらの電子と正孔はそれぞれ前記したノード配線Ｎ１，Ｎ２と接地ＧＮＤ及び電源ＶＤＤの間に接続されたキャパシタＣ１〜Ｃ４によって増大された容量によりソフトエラー耐性が向上される。また、本実施例では、ノード配線Ｎ１とＮ２の間に接続されたキャパシタＣ１，Ｃ２によるノード間容量によってもソフトエラー耐性をさらに向上することが可能になる。さらに、対をなすノード配線Ｎ１，Ｎ２は特許文献１の技術のように２層に形成する必要がなく、単一層で構成できるためノード配線の製造が複雑化するようなことはない。
【００３３】
また一方で、実施例においてはキャパシタＣ１〜Ｃ４の上部容量電極としての第２配線層Ｈ２は、ノード配線Ｎ１，Ｎ２はもとより下層接地線ＵＧＮＤＬや下層電源線ＵＶＤＤＬを含むメモリセルＭＣのほぼ全域にわたって形成されており、しかもその上面は平坦に形成されているので、メモリセルＭＣのほぼ全域にわたって上層の第３層間絶縁膜１４１及びその上の第３配線層Ｈ３を平坦に形成でき、これらの絶縁膜や配線を形成する際の段切れ等を未然に防止することができる。したがって、非特許文献１のように１つのメモリセルに複数の上部容量電極を配設した構成に比較して上部容量電極の周辺部の総延長の長さを短くでき、当該周辺部により生じる段差を低減することが可能になる。
【００３４】
さらに、ＣＤＭ試験等によってＳＲＡＭが帯電した場合に、上部容量電極１３２としての第２配線層Ｈ２に電荷が帯電するおそれがあるが、この上部容量電極１３２、すなわち図１の接続点Ｎ３には保護部ＨＯの保護素子としてのＭＯＳトランジスタＱ１１が接続されているので、第２配線層Ｈ２に帯電した電荷はＭＯＳトランジスタＱ１１を介して下層接地線ＵＧＮＤＬに流れるため、上部容量電極１３２とその下層に配設されているノード配線Ｎ１，Ｎ２や下層接地線ＵＧＮＤＬとの間の放電による容量絶縁膜の静電破壊が防止される。これにより、上部容量電極１３２がノード配線Ｎ１，Ｎ２や下層接地線ＵＧＮＤＬに短絡することが防止され、ノード容量を確保して高いソフトエラー耐性を確保することができる。
【００３５】
実施例１では第２配線層Ｈ２からなる上部容量電極をノード配線、下層接地線、下層電源層の各領域上にわたって形成しているが、下層接地線と下層電源線については少なくとも下層接地線の領域上にわたって形成すればよく、これだけでも従来技術のように単にノード配線の領域上に形成した構成に比較してノード容量を増大することが可能になる。
【００３６】
また、実施例１では下層接地線や下層電源線の上部領域にわたって上部容量電極を形成するので、隣接するメモリセルにわたってまで上部容量電極を延長した状態に形成することができ、特にメモリセルを微細化する際に上部容量電極を形成する際のマスクパターンを微細化する必要がなく、マスク設計が容易になり、かつ上部容量電極の製造が容易になる。
【００３７】
実施例１ではセルアレイＣＡ毎に保護素子を配設しているが、図３（ｂ）のように、複数のセルアレイＣＡで１つの保護部ＨＯを兼用するようにし、これら複数のセルアレイＣＡの各上部容量電極を共通して保護部ＨＯに電気接続するように構成してもよい。また、セルアレイＣＡの両側にそれぞれ保護部を配設してもよい。なお、上部容量電極に負電荷が帯電するおそれがある場合には保護部を電源線との間に接続してもよい。
【００３８】
実施例１では本発明のキャパシタをＳＲＡＭに適用した例を示したが、半導体集積回路装置のキャパシタであればＳＲＡＭに限定されるものではない。
【図面の簡単な説明】
【００３９】
【図１】本発明を適用したＳＲＡＭの等価回路図である。
【図２】半導体チップにおけるメモリセルのレイアウト図である。
【図３】図２のＱ領域の拡大図である。
【図４】図３のＲ領域の拡大レイアウト図である。
【図５】メリセルと吊り部の拡散層及びゲート電極のレイアウト図である。
【図６】メモリセルと吊り部の第１配線層のレイアウト図である。
【図７】メモリセルと吊り部の容量電極層のレイアウト図である。
【図８】メモリセルと吊り部の第２配線層のレイアウト図である。
【図９】図８のＡ−Ａ’線に沿う断面図である。
【図１０】図８のＢ−Ｂ’線に沿う断面図である。
【図１１】図８のＣ−Ｃ’線に沿う断面図である。
【図１２】図８のＤ−Ｄ’線に沿う断面図である。
【図１３】キャパシタの製造工程を示す断面図である。
【図１４】従来のＳＲＡＭの等価回路図である。
【符号の説明】
【００４０】
１００ 半導体基板
１０１ フィールド絶縁膜
１０３ Ｎ型拡散層
１０４ Ｐ型拡散層
１０６ ゲート電極
１１１ 第１層間絶縁膜
１２１ 第２層間絶縁膜
１３１ 容量絶縁膜
１３２ 上部容量電極
１４１ 第３層間絶縁膜
ＭＣ メモリセル
ＴＵ 吊り部
ＨＯ 保護部
Ｑ１，Ｑ２ 負荷トランジスタ
Ｑ３，Ｑ４ 駆動トランジスタ
Ｑ５，Ｑ６ 転送トランジスタ
Ｑ１１ 保護トランジスタ
Ｎ１，Ｎ２ ノード配線
Ｃ１〜Ｃ４ キャパシタ
ＤＬ１，ＤＬ２ デジット線
ＷＬ ワード線
ＶＤＤＬ 電源線
ＧＮＤＬ 接地線
ＵＶＤＤＬ 下層電源線
ＵＧＮＤＬ 下層接地線
Ｈ１ 第１配線層
Ｈ２ 第２配線層
Ｈ３ 第３配線層
Ｖ１ 第１ビア
Ｖ２ 第２ビア
Ｔ１１，Ｔ１２，Ｔ１３ 中継電極（第１配線層）
Ｔ３ 中継電極（第３配線層）
【技術分野】
【０００１】
本発明は配線構造内に容量素子としてのキャパシタを備える半導体集積回路装置に関し、特にキャパシタにデータを記録するＳＲＡＭ（Static Random Access Memory ）に適用して好適な半導体集積回路装置に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路装置では電源電圧を1.0 〜2.1 Ｖ程度に低電圧化することが進められており、これに伴い各種素子サイズや配線幅サイズの微細化が図られている。例えばＳＲＡＭではメモリセルサイズの縮小化やこれに接続される配線幅サイズの縮小化が図られている。このように配線幅サイズやメモリセルサイズが縮小化されると、素子間を接続する配線の抵抗値が低減されるため高速動作の点では有効になるが、逆に配線に寄生する容量値が増加して素子特性上の不利が生じることがある。例えば、図１４に示す６個のＭＯＳトランジスタＱ１〜Ｑ６で構成されるＳＲＡＭセルでは、相反的にオン・オフ動作する一対の駆動トランジスタＱ３，Ｑ４のゲートとドレインとを交差接続する配線Ｎ１，Ｎ２（以下、本明細書ではこれらの配線Ｎ１，Ｎ２をノード配線と称しており、このノード配線とは負荷トランジスタＱ１と駆動トランジスタＱ３の各ドレインが接続されるノードと、負荷トランジスタＱ２と駆動トランジスタＱ４の各ドレインが接続されるノードのそれぞれに接続される配線のことを意味する）に寄生する容量（以下、ノード容量と称する）を利用してデータの蓄積を行っている。しかしながら、メモリセルサイズや配線幅サイズの縮小に伴ってノード容量を形成する拡散層（ゲート面積）が小さくなり、ノード容量も低下されることになってソフトエラーの問題が生じる。このソフトエラーはメモリセルに対してα線や中性子線が照射されたときに、ノード容量によって蓄積されていたデータ電荷が半導体基板側に逃げてしまい、データが消失してしまうことである。
【０００３】
このようなソフトエラーに対し、特許文献１に記載の技術では、メモリセルを構成している対をなす駆動トランジスタの各ノード配線（図１４の例ではノード配線Ｎ１，Ｎ２）を一部において絶縁層を介して積層する構造とし、この積層した部分においてキャパシタを構成し、このキャパシタによりノード配線に寄生する容量、すなわちノード容量を増加させるというものである。ノード容量の増加によって蓄積されるデータ電荷も増加されるため、メモリサイズを大きくすることなく、ソフトエラー耐性の高いＳＲＡＭを得ることが可能になる。
【０００４】
また、同様にメモリセルのノード容量を増加するために特許文献２の技術では、半導体基板上に形成した絶縁膜に溝を形成してこの溝内に導電膜を埋め込んでノード配線を形成するとともに、このノード配線の一部にプラグ状の第１電極を形成し、この第１電極の上端部を所要の高さにわたって露出した上で、この露出した部分を覆うように容量絶縁膜と第２電極とを順次形成する技術を提案している。この特許文献２では、第１電極の上面と側面を利用してキャパシタを構成しているので、第２電極との対向面積を大きくできノード容量を増加する上で有利になる。また、第１電極上においては容量絶縁膜及び第２電極が平坦となっているため、キャパシタを構成する容量絶縁膜を均一な膜厚に形成でき、キャパシタの信頼性を向上することが可能になる。
【０００５】
これに近い技術として非特許文献１では、特許文献２と同様に絶縁膜に形成した一対のノード配線間に溝を形成し、この溝の表面に容量絶縁膜を形成し、さらに溝内に第２電極としての導電膜を埋め込むことで、一対のノード配線と第２電極との間にキャパシタを構成している。この技術では絶縁膜に設けた溝を覆うように第２電極が形成されるので、ノード配線が絶縁膜上に突出されることはなく、特許文献２に比較して表面の平坦化を図る上では有利である。
【特許文献１】特開平１０−１６３４４０号公報
【特許文献２】特開２００２−３２４８５５号公報
【非特許文献１】「Soft Error Immune 0.64um2 SRAM Cell with MIM Node Capacitor by 65nm CMOS Technology for Ultra High Speed SRAM 」0-7803-7873-3/03/$17.00(c)2003IEEE
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１の技術では、対をなす駆動トランジスタの各ノード配線を積層構造にする必要があるため、ノード配線を２層に形成しなければならない。そのため、両ノード配線を同一層で形成しているこれまでのＳＲＡＭに比較すると、ノード配線のパターンを変更しなければならず、また、上層側に形成したノード配線をトランジスタと接続するためのコンタクトを製造する工程が必要となり、製造工程数が増加してしまうという問題が生じる。さらに、両ノード配線の交差領域でのみキャパシタが構成されるため、対向する電極の面積を大きくとることが難しく、ノード容量の増加には限界がある。
【０００７】
特許文献２の技術では、対をなす駆動トランジスタの両ノード電極を同一層で形成しているため、従来のＳＲＡＭのノード配線のパターンを変更することなくノード容量の増加が可能になる。また、特許文献２及び非特許文献１のいずれも、ノード配線の上面と共にその側面と、これら上面及び側面を覆うように形成した第２電極との間にキャパシタを構成しているので、ノード配線の面積を拡大してキャパシタのノード容量を増大させる上では有効となる。しかしながら、これら特許文献２と非特許文献１はいずれもノード配線と第２電極とでのみキャパシタを構成しているので、ノード容量を決定するキャパシタの対向面積はノード配線の面積に依存することになり、ノード配線の配線幅のサイズを縮小化したときには対向面積が低減してしまい、ノード容量の容量を増加する上では不利になるという問題もある。さらに、非特許文献１では、第２電極をメモリセルの一部領域にのみに形成しているため、第２電極を形成している領域と形成していない領域との間に第２電極による段差が生じることになり、その上層に形成する配線層における段切れ等の問題が生じるおそれもある。特に、１つのメモリセル上にそれぞれ独立した複数の第２電極が存在すると、各第２電極の周辺部が全て段差として生じてしまい、その総延長の長さが極めて大きなものになる。
【０００８】
また、半導体集積回路装置は製造後に種々の特性検査を実行するが、例えば絶縁耐圧を検査するためのＣＤＭ（Charged Device Model) 試験を行ったときには半導体集積回路装置に印加される静電気によって当該半導体集積回路装置が帯電した状態となる。そのため、前述のようなノード配線に対して薄い容量絶縁膜を介して容量電極を形成してノード容量を構成したＳＲＡＭが帯電されると、これと同時に容量電極が帯電しノード配線あるいは電源配線や接地配線との間で放電が起こり、容量絶縁膜が静電破壊されてしまう。容量絶縁膜が破壊されると、容量電極とノード配線が短絡してＳＲＡＭとして機能しなくなり、短絡されない場合でもノード容量が失われて前述したソフトエラー耐性が低下してしまうことになる。
【０００９】
本発明の目的は、キャパシタの容量、特にＳＲＡＭのノード容量を増大することを可能にした半導体集積回路装置を提供するものである。また、本発明の他の目的はノード容量上における配線層ないし集積回路装置の平坦化を図った半導体集積回路装置を提供するものである。さらに、本発明の他の目的は容量絶縁膜の静電破壊を防止して高いソフトエラー耐性を確保することを可能にした半導体集積回路装置を提供するものである。
【課題を解決するための手段】
【００１０】
本発明は、半導体基板上に回路素子とキャパシタとを備える半導体集積回路装置であって、回路素子に接続される下層配線で構成される下部容量電極と、下層配線の上面及び側面を覆うように形成される容量絶縁膜と、容量絶縁膜上に形成される上部容量電極とでキャパシタを構成し、下部容量電極は下層配線で構成される電源配線又は接地配線の少なくとも一方を含んでいることを特徴とする。特に、下部容量電極は半導体基板上に形成された層間絶縁膜に形成された溝内に埋め込まれるとともにその上面及び側面の少なくとも一部が層間絶縁膜の表面上に露出され、容量絶縁膜は層間絶縁膜上に露出された下部容量電極の露出面を覆うように形成され、上部容量電極は少なくとも一部が下部容量電極の露出面に対向されることが好ましい。
【００１１】
本発明における回路素子はＳＲＡＭのメモリセルであり、当該ＳＲＡＭは少なくともゲートとドレインとを一対のノード配線によって交差接続した一対の駆動トランジスタを備えており、キャパシタは一対のノード配線にそれぞれ接続される一対のキャパシタであり、キャパシタの下部容量電極は各ノード配線と、下層接地配線又は下層電源配線の少なくとも一方で構成される。すなわち、上部容量電極は、ノード配線と、下層接地配線又は下層電源配線の少なくとも一方を覆う領域に形成される。
【００１２】
本発明においては、上部容量電極はフローティング状態、電源電位状態、又は接地電位状態のいずれかとする。あるいは、本発明においては、上部容量電極はフローティング状態であり、当該上部容量電極には電源配線又は接地配線との間に保護素子が接続されていることを特徴とする。
【発明の効果】
【００１３】
本発明の半導体集積回路装置によれば、下層配線で構成される下部容量電極の上面及び側面を利用してキャパシタを構成するとともに、下部容量電極として電源配線や接地配線を利用してキャパシタを構成するので、キャパシタ容量を増大することができる。また、電源配線や接地配線上にも上部容量電極を延長して形成できるので、回路素子の全面にわたって上部容量電極が形成でき、上部容量電極による段差の発生を抑制して表面の平坦化が可能になり、その上に形成される上層配線層の平坦性も確保され、信頼性のある上層配線層が形成可能になる。
【００１４】
特に、本発明の半導体集積回路装置をＳＲＡＭに適用した場合には、下部容量電極としてノード配線はもとより、下層電源配線や下層接地配線を下部容量電極として構成でき、ＳＲＡＭのセルサイズを縮小し、配線幅サイズを縮小した場合でもノード容量が増大でき、データ蓄積電荷が増加され、α線等に対するソフトエラー耐性が向上できる。
【発明を実施するための最良の形態】
【００１５】
本発明をＳＲＡＭに適用した場合には、上部容量電極はメモリセル領域のうち、上層配線との電気接続を行う領域以外の領域にわたって形成される。また、メモリセルは複数のメモリセルが半導体基板上に配列されており、上部容量電極は隣接するメモリセルの領域にわたって延長される。また、本発明のＳＲＡＭは、少なくとも１つ以上のメモリセルと、メモリセルを上層配線で構成される電源配線及び接地配線に電気接続するための吊り部とを配列した構成とされ、下層電源配線及び下層接地配線は吊り部の領域にまで延長され、この延長領域において電源線又は接地線に電気接続される。
【００１６】
本発明における保護素子はＳＲＡＭを構成している転送トランジスタ、駆動トランジスタ、負荷トランジスタと同時に形成されたＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードのいずれかで構成される。また、本発明の保護素子はメモリセルと吊り部とを一方向に配列したメモリセル列の少なくとも一側領域に配設される。この場合において、保護素子は１つのメモリセル列に対して１つの保護素子が接続される構成とする。あるいは、保護素子は複数のメモリセル列に共通に接続される構成とする。
【実施例１】
【００１７】
次に、本発明の実施例を図面を参照して説明する。図１は本発明を６個のＭＯＳトランジスタＱ１〜Ｑ６で構成したＳＲＡＭに適用した実施例の等価回路図である。同図に示すように、１本のワード線ＷＬに対し２本のデジット線ＤＬ１，ＤＬ２が交差されており、これらの交差領域にメモリセルＭＣが構成されている。メモリセルＭＣはＰチャネルＭＯＳトランジスタからなる負荷トランジスタＱ１，Ｑ２と、ＮチャネルＭＯＳトランジスタからなる駆動トランジスタＱ３，Ｑ４と、データをデジット線ＤＬ１，ＤＬ２に対して転送するＮチャネルＭＯＳトランジスタからなる転送トランジスタＱ５，Ｑ６とで構成されている。そして、負荷トランジスタＱ１，Ｑ２のソースは電源ＶＤＤに接続され、ドレインは駆動トランジスタＱ３，Ｑ４のドレインに接続され、ゲートは駆動トランジスタＱ３，Ｑ４のゲートに接続される。また、駆動トランジスタＱ３，Ｑ４のソースは接地ＧＮＤに接続される。前記駆動トランジスタＱ３，Ｑ４のドレインはそれぞれノード配線Ｎ１，Ｎ２によって対向する駆動トランジスタＱ４，Ｑ３のゲートに接続される。また、各駆動トランジスタＱ３，Ｑ４のドレインは転送トランジスタＱ５，Ｑ６を介してそれぞれデジット線ＤＬ１，ＤＬ２に接続されている。これら転送トランジスタＱ５，Ｑ６の各ゲートはワード線ＷＬに接続されている。さらに、前記ノード配線Ｎ１，Ｎ２にはノード容量となるキャパシタＣ１，Ｃ２が接続され、これらキャパシタＣ１，Ｃ２に対して接地ＧＮＤと電源ＶＤＤとの間にそれぞれキャパシタＣ３，Ｃ４が接続されている。
【００１８】
また、前記キャパシタＣ１，Ｃ２とキャパシタＣ３，Ｃ４が接続されている接続点Ｎ３には接地ＧＮＤとの間に保護素子が接続されている。この保護素子はＮチャネルＭＯＳトランジスタＱ１１で構成されており、当該ＭＯＳトランジスタＱ１１のドレインを前記接続点Ｎ３に接続し、ゲートとソースを接地ＧＮＤに接続した構成である。この保護素子としては、図２（ａ）のようにダイオード、あるいは図２（ｂ）のようにＮＰＮ型バイポーラトランジスタをダイオード接続した構成としてもよい。
【００１９】
図３（ａ）は本発明のＳＲＡＭを含む半導体チップＣＨの全体レイアウトを示す図であり、半導体チップＣＨには複数のセルアレイブロックＣＡＢが配設され、各セルアレイブロックＣＡＢはそれぞれ複数例のセルアレイＣＡが配設されている。各セルアレイＣＡ内には後述するようにメモリセルＭＣと吊り部ＴＵとが配列されており、また各セルアレイブロックＣＡＢ内の各セルアレイＣＡの端部領域にはそれぞれ前記した保護素子を有する保護部ＨＯが配設されている。
【００２０】
図４は前記セルアレイＣＡの一部のレイアウト図であり、図３（ａ）の破線Ｑで示す領域に相当する領域を示している。前記セルアレイＣＡは多数個のメモリセルＭＣがＸ方向及びＹ方向にマトリクス状に配列されている。また、各メモリセルＭＣのＸ方向には複数のメモリセル単位毎に各メモリセルＭＣを電源ＶＤＤ、接地ＧＮＤに接続するための吊り部ＴＵが配置されている。ここでは吊り部ＴＵがセルアレイＣＡの一方の端部に配列したものとして図示している。前記各メモリセルＭＣ上にはデジット線ＤＬ１，ＤＬ２がそれぞれ対をなしてＹ方向に延長され、前記吊り部ＴＵ上にはＹ方向に延びる電源線ＶＤＤＬと、接地線ＧＮＤＬが各１本ずつ配列される。なお、図１に示した前記ワード線ＷＬは、図４には表れないが、下層領域においてポリシリコンからなるワード線がＸ方向に延長されるとともに、上層領域には下層のワード線に導通されているメタルからなるワード線がＸ方向に延長されている。
【００２１】
前記ＳＲＡＭのセルアレイＣＡのうち、図４の一点鎖線で囲った領域Ｒの１つのメモリセルＭＣと１つの吊り部ＴＵ、及びセルアレイＣＡの一端部に配設された保護部ＨＯに付いて説明する。なお、吊り部ＴＵと保護部ＨＯとの境界は同時にセルアレイＣＡの一端部の境界であり、図４ではＰ点として示している。図５〜図８はそれぞれメリセルＭＣと吊り部ＴＵ、及び保護部ＨＯにおける、拡散層及びゲート層、第１配線層、容量電極層、第２配線層のレイアウトである。また、図９〜図１２は図８のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に沿う断面図である。
【００２２】
図５は拡散層及びゲート層を示す平面図である。Ｎ型拡散層１０３とＰ型拡散層１０４とゲート電極１０６とでメモリセルＭＣにＮチャネルＭＯＳトランジスタＱ３〜Ｑ６とＰチャネルＭＯＳトランジスタＱ１，Ｑ２が形成される。なお、吊り部ＴＵではＮ型拡散層１０３上に交差するようにゲート電極１０６の一部が形成されているが、ここにはトランジスタは形成されていない。また、保護部ＨＯにはＮ型拡散層１０３とゲート電極１０７とで保護素子としてのＮチャネルＭＯＳトランジスタＱ１１が形成される。図５の構成について図９ないし図１２の断面図を参照すると、シリコン基板１００にフィールド絶縁膜１０１が形成され、このフィールド絶縁膜１０１で囲まれる領域に前記Ｎ型拡散層１０３と、Ｐ型拡散層１０４が形成される。この実施例ではＮ型シリコン基板１００の一部にＰ型ウェル１０２が形成され、このＰ型ウェル１０２内に前記Ｎ型拡散層１０３が形成される。前記シリコン基板１００の表面には薄いシリコン酸化膜が形成され、その上にポリシリコン膜が形成され、これらの膜を所要のパターンに形成することでゲート絶縁膜１０５と前記ゲート電極１０６が形成される。また、この実施例ではゲート電極１０６の両側面にはサイドウォール１０７が形成されており、ＭＯＳトランジスタはＬＤＤ構造のＭＯＳトランジスタとして構成されているが、ここでは説明を簡略化するためにＬＤＤ層の図示は省略している。これにより、メモリセルＭＣでは、前記各拡散層とゲート電極とで前記６個のＭＯＳトランジスタＱ１〜Ｑ６が形成される。同時に保護部ＨＯではＭＯＳトランジスタＱ１１が形成される。また、転送トランジスタＱ５，Ｑ６のゲート電極はＸ方向に延長されてワード線ＷＬとして構成される。このワード線ＷＬは吊り部をＸ方向に横切るように延長されている。
【００２３】
図６は第１配線層を示す平面図である。前記ＭＯＳトランジスタＱ１〜Ｑ６及びＱ１１につながる第１ビアＶ１が複数箇所に形成され、この第１ビアＶ１により接続される第１配線層Ｈ１が所要のパターンに形成される。すなわち、図６の構成について図９ないし図１２の断面図を参照すると、図５に示した前記ゲート電極１０６，１０７上には全面にわたって第１層間絶縁膜１１１が形成され、この第１層間絶縁膜１１１には前記各拡散層１０３，１０４及び吊り部ＴＵでのゲート電極につながる複数の第１ビアＶ１が形成される。この第１ビアＶ１は前記第１層間絶縁膜１１１に開口したスルーホール内にＴｉＮ（窒化チタン）等のバリア金属膜１１２を形成し、その内部にＷ（タングステン）等の配線金属１１３を埋設し、表面をＣＭＰ法（化学的機械研磨法）によって第１層間絶縁膜１１１の表面と同一面になるように平坦化処理して形成する。さらに、その上に第２層間絶縁膜１２１が形成され、この第２層間絶縁膜１２１に図４に示した第１配線層Ｈ１が形成される。
【００２４】
前記第１配線層Ｈ１はいわゆる埋め込み配線として形成されており、前記第２層間絶縁膜１２１にほぼ全厚さにわたって設けた所要パターンの溝内にＴｉＮ等のバリア金属膜１２２とＷ等の配線金属１２３を埋設して形成したものである。図６を参照すると、この第１配線層Ｈ１は、メモリセルＭＣにおいては一部において前記各トランジスタＱ１〜Ｑ６のソース、ドレイン及びゲートを相互に接続するノード配線Ｎ１，Ｎ２として形成される。すなわち、負荷トランジスタＱ１のソースと駆動トランジスタＱ３のソースと転送トランジスタＱ５のソースをそれぞれ駆動トランジスタＱ４のゲートに接続する第１のノード配線Ｎ１と、負荷トランジスタＱ２のソースと駆動トランジスタＱ４のソースと転送トランジスタＱ６のソースをそれぞれ駆動トランジスタＱ３のゲートに接続する第２のノード配線Ｎ２として形成される。また、第１配線層Ｈ１の他の一部は下層電源線ＵＶＤＤＬとして、及び下層接地線ＵＧＮＤＬとして構成される。さらに、第１配線層Ｈ１のさらに他の一部は、後述するように最上層に形成されるデジット線ＤＬ１，ＤＬ２に電気接続する中継電極Ｔ１１として構成される。
【００２５】
一方、図６に示すように、吊り部ＴＵにおいては、前記第１配線層Ｈ１は前記メモリセルＭＣから延長されている下層電源線ＵＶＤＤＬと下層接地線ＵＧＮＤＬが配設され、他の一部は図には表れない上層のメタルワード線に電気接続する中継電極Ｔ１２として構成される。また、保護部ＨＯでは第１配線層Ｈ１の一部は前記ゲート電極１０７とソース（Ｎ型拡散層１０３）につながる下層接地線ＵＧＮＤＬとして構成され、他の一部はドレインにつながる中継電極Ｔ１３として構成される。
【００２６】
図７は第２配線層を示す平面図である。図７の構成について図９ないし図１２の断面図を参照すると、バリア金属膜１２２と配線金属１２３からなる前記第１配線層Ｈ１の上面及び上部側面は第２層間絶縁膜１２１の表面上に露出されており、この露出された表面上にわたってシリコン窒化膜からなる容量絶縁膜１３１が薄く形成される。さらに、前記容量絶縁膜１３１上にＷ等の高融点金属からなる第２配線層Ｈ２が所要のパターンに形成され、上部容量電極１３２として構成されている。この第２配線層Ｈ２は前記第１配線層Ｈ１の露出された上部よりも十分に厚く成長されており、これにより形成された上部容量電極１３２は前記第１配線層Ｈ１間に生じている凹部を完全に埋め込むとともに、その表面は平坦に近いものとなる。前記第２配線層Ｈ２、すなわち上部容量電極１３２は、メモリセルＭＣにおいては前記中継配線Ｔ１１が存在する領域を除くほぼメモリセルＭＣの全領域を覆うように形成される。また、吊り部ＴＵでは後述するように最上層の電源線ＶＤＤＬにつながる第２ビアＶ２と干渉することがない領域に形成される。さらに、前記第２配線層Ｈ２の一部は保護部ＨＯにまで延長されている。
【００２７】
ここで、前記第１配線層Ｈ１、容量絶縁膜１３１、第２配線層Ｈ２（上部容量電極１３２）の製造工程を簡単に説明する。図１３（ａ）に示すように、前記第２層間絶縁膜１２１のほぼ全厚さにわたって所要パターンの溝１２１ａを形成し、この溝内にＴｉＮ等のバリア金属膜１２２を形成し、その内部にＷ等の配線金属１２３を埋設し、表面をＣＭＰ法によって第２層間絶縁膜１２１の表面と同一面となるように平坦化処理する。これにより図１３（ｂ）に示すように第２層間絶縁膜１２１に埋設された第１配線層Ｈ１が形成される。しかる上で、図１３（ｃ）に示すように、前記第２層間絶縁膜１２１の表面を所要の深さまでエッチングし、前記第１配線層Ｈ１の上部を第２層間絶縁膜１２１の表面上に突出させる。これにより第１配線層Ｈ１の上面及び上部の側面が露呈される。しかる上でＣＶＤ法等によりシリコン窒化膜を所要の膜厚で全面に成長し、容量絶縁膜１３１を形成する。さらに、図１３（ｄ）に示すように、前記容量絶縁膜１３１上にスパッタ法等によりＷ膜を成長し、第２配線層Ｈ２を形成する。この第２配線層Ｈ２は前記第１配線層Ｈ１の露出された上部よりも十分に厚く成長させており、これにより成長されたＷ膜は第１配線層Ｈ１を完全に埋め込むことになる。その上で、前記第２配線層Ｈ２とその下層の容量絶縁膜１３１を所要のパターンとなるように選択的にエッチングする。また、必要に応じて第２配線層Ｈ２の表面を同図に破線で示すようにＣＭＰ法により研磨して平坦化する。
【００２８】
これにより、第２配線層Ｈ２が形成された領域では、第２配線層Ｈ２からなる上部容量電極１３２と、その下層の容量絶縁膜１３１と、その下層の第１配線層Ｈ１とでキャパシタが構成される。このキャパシタとして、第１配線層Ｈ１のうちノード配線Ｎ１，Ｎ２として形成された領域にはキャパシタＣ１，Ｃ２が形成される。また、第１配線層Ｈ１のうち下層接地線ＵＧＮＤＬとして形成された領域にはキャパシタＣ３が形成され、第１配線層Ｈ１のうち下層電源線ＵＶＤＤＬとして形成された領域にはキャパシタＣ４が形成される。したがって、図１に示したように、ノード配線Ｎ１，Ｎ２にはそれぞれキャパシタＣ１，Ｃ２が接続され、さらにキャパシタＣ１，Ｃ２には第２配線層Ｈ２を介して下層接地線ＵＧＮＤＬと下層電源線ＵＶＤＤＬとの間にキャパシタＣ３，Ｃ４が直列に接続されることになる。
【００２９】
再度図７を参照すると、前記第２配線層Ｈ２上には第２ビアＶ２が形成される。この第２ビアＶ２は、前記メモリセルＭＣにおいては前記中継電極Ｔ１１上の位置に配設され、前記吊り部ＴＵにおいては前記中継電極Ｔ１２上、下層電源線ＵＶＤＤＬ上、下層接地線ＵＧＮＤＬ上にそれぞれ配設され、保護部ＨＯにおいては前記第２配線層Ｈ２の延長領域と中継端子Ｔ１３上に配設される。図９ないし図１２に示すように、第２配線層Ｈ２上に第３層間絶縁膜１４１が形成され、この第３層間絶縁膜１４１に第２ビアＶ２が形成される。この第２ビアＶ２は第３層間絶縁膜１４１に開口したスルーホール内にＴｉＮ等のバリア金属膜１４２を形成し、その内部にＷ等の配線金属１４３を埋設し、表面を第３層間絶縁膜１４１の表面と同一面となるように平坦化処理する。
【００３０】
図８は第３配線層を示す平面図である。この第３配線層Ｈ３は、メモリセルＭＣにおいてはデジット線ＤＬ１，ＤＬ２が形成される。また、吊り部ＴＵにおいては電源線ＶＤＤＬ、接地線ＧＮＤＬ、さらに図には示されないが上層のメタルワード線に接続される中継電極Ｔ３が形成される。これらの配線層はそれぞれ前記第２ビアＶ２を介して下層の配線に電気接続されており、メモリセルＭＣにおいては、デジット線ＤＬ１，ＤＬ２は第２ビアＶ２、中継電極Ｔ１１、第１ビアＶ１を介して転送トランジスタＱ５，Ｑ６の各ドレインに接続される。また、保護部ＨＯにおいては、第３配線層Ｈ３によって前記上部容量電極１３２とＭＯＳトランジスタＱ１１のドレインを接続する保護素子接続配線ＣＮＴが形成され、この保護素子接続配線ＣＮＴはそれぞれ第２ビアＶ２により上部容量電極１３２とＭＯＳトランジスタＱ１１のドレインに接続される。すなわち、図８の構成について図９ないし図１２の断面図を参照すると、前記第３層間絶縁膜１４１の表面上にＴｉＮ／Ａｌ（アルミニウム）／ＴｉＮ等の多層構造の第３配線層Ｈ３を所要のパターンに形成する。電源線ＶＤＤＬは第２ビアＶ２、下層電源線ＵＶＤＤＬ、第１ビアＶ１を介して負荷トランジスタＱ１，Ｑ２の各ソースに接続される。接地線ＧＮＤＬは第２ビアＶ２を介して下層接地線ＵＧＮＤＬ、第１ビアＶ１を介して駆動トランジスタＱ３，Ｑ４のソースに接続される。第３配線層Ｈ３の中継電極Ｔ３は第２ビアＶ２、中継電極Ｔ１１、第１ビアＶ１を介してワード線ＷＬに接続され、ワード線ＷＬを上層のメタルワード線ＭＷＬに接続してその低抵抗化を行っている。保護部ＨＯでは保護素子接続配線ＣＮＴは一端部において第２ビアＶ２を介して上部容量電極１３２に接続され、他端部において第２ビアＶ２、中継電極Ｔ１３、第１ビアＶ１を介してＭＯＳトランジスタＱ１１のドレインに接続される。
【００３１】
以上の構成のＳＲＡＭでは、第１配線層Ｈ１、すなわちノード配線Ｎ１，Ｎ２、下層接地線ＵＧＮＤＬ、下層電源線ＵＶＤＤＬと、これら配線の上面及び上部の側面にわたって形成された容量絶縁膜１３１と、この容量絶縁膜１３１上に形成された第２配線層Ｈ２で構成される上部容量電極１３２とでキャパシタＣ１〜Ｃ４が構成される。そして、ノード配線Ｎ１，Ｎ２と上部容量電極１３２との間に構成されるキャパシタＣ１，Ｃ２は、同じ上部容量電極１３２を介して下層接地線ＵＧＮＤＬと下層電源線ＵＶＤＤＬとの間に構成されるキャパシタＣ３，Ｃ４に直列接続された上で接地ＧＮＤ又は電源ＶＤＤに接続されることになり、結局キャパシタＣ１〜Ｃ４は両駆動トランジスタＱ３，Ｑ４の各ソースにつながるノード配線Ｎ１，Ｎ２に並列に接続された構成となる。また、同時に各キャパシタＣ１〜Ｃ４の共通接続点Ｎ３である上部容量電極１３２はＭＯＳトランジスタＱ１１のドレインに接続され、このＭＯＳトランジスタＱ１１を介して下層接地線ＵＧＮＤＬに接続された構成となる。
【００３２】
これにより、図１を参照すると、ノード配線Ｎ１にはキャパシタＣ１とＣ３が接地ＧＮＤとの間に接続され、キャパシタＣ１とＣ４が電源ＶＤＤとの間に接続される。また、ノード配線Ｎ２にはキャパシタＣ２とＣ３が接地ＧＮＤとの間に接続され、キャパシタＣ２とＣ４が電源ＶＤＤとの間に接続される。さらに、ノード配線Ｎ１，Ｎ２の間にキャパシタＣ１とＣ２が接続される。α線によりシリコン基板内で電子正孔対が発生し、電子（負）と正孔（正）がメモリセルにおけるデータ蓄積状態に影響を与えることになるが、これらの電子と正孔はそれぞれ前記したノード配線Ｎ１，Ｎ２と接地ＧＮＤ及び電源ＶＤＤの間に接続されたキャパシタＣ１〜Ｃ４によって増大された容量によりソフトエラー耐性が向上される。また、本実施例では、ノード配線Ｎ１とＮ２の間に接続されたキャパシタＣ１，Ｃ２によるノード間容量によってもソフトエラー耐性をさらに向上することが可能になる。さらに、対をなすノード配線Ｎ１，Ｎ２は特許文献１の技術のように２層に形成する必要がなく、単一層で構成できるためノード配線の製造が複雑化するようなことはない。
【００３３】
また一方で、実施例においてはキャパシタＣ１〜Ｃ４の上部容量電極としての第２配線層Ｈ２は、ノード配線Ｎ１，Ｎ２はもとより下層接地線ＵＧＮＤＬや下層電源線ＵＶＤＤＬを含むメモリセルＭＣのほぼ全域にわたって形成されており、しかもその上面は平坦に形成されているので、メモリセルＭＣのほぼ全域にわたって上層の第３層間絶縁膜１４１及びその上の第３配線層Ｈ３を平坦に形成でき、これらの絶縁膜や配線を形成する際の段切れ等を未然に防止することができる。したがって、非特許文献１のように１つのメモリセルに複数の上部容量電極を配設した構成に比較して上部容量電極の周辺部の総延長の長さを短くでき、当該周辺部により生じる段差を低減することが可能になる。
【００３４】
さらに、ＣＤＭ試験等によってＳＲＡＭが帯電した場合に、上部容量電極１３２としての第２配線層Ｈ２に電荷が帯電するおそれがあるが、この上部容量電極１３２、すなわち図１の接続点Ｎ３には保護部ＨＯの保護素子としてのＭＯＳトランジスタＱ１１が接続されているので、第２配線層Ｈ２に帯電した電荷はＭＯＳトランジスタＱ１１を介して下層接地線ＵＧＮＤＬに流れるため、上部容量電極１３２とその下層に配設されているノード配線Ｎ１，Ｎ２や下層接地線ＵＧＮＤＬとの間の放電による容量絶縁膜の静電破壊が防止される。これにより、上部容量電極１３２がノード配線Ｎ１，Ｎ２や下層接地線ＵＧＮＤＬに短絡することが防止され、ノード容量を確保して高いソフトエラー耐性を確保することができる。
【００３５】
実施例１では第２配線層Ｈ２からなる上部容量電極をノード配線、下層接地線、下層電源層の各領域上にわたって形成しているが、下層接地線と下層電源線については少なくとも下層接地線の領域上にわたって形成すればよく、これだけでも従来技術のように単にノード配線の領域上に形成した構成に比較してノード容量を増大することが可能になる。
【００３６】
また、実施例１では下層接地線や下層電源線の上部領域にわたって上部容量電極を形成するので、隣接するメモリセルにわたってまで上部容量電極を延長した状態に形成することができ、特にメモリセルを微細化する際に上部容量電極を形成する際のマスクパターンを微細化する必要がなく、マスク設計が容易になり、かつ上部容量電極の製造が容易になる。
【００３７】
実施例１ではセルアレイＣＡ毎に保護素子を配設しているが、図３（ｂ）のように、複数のセルアレイＣＡで１つの保護部ＨＯを兼用するようにし、これら複数のセルアレイＣＡの各上部容量電極を共通して保護部ＨＯに電気接続するように構成してもよい。また、セルアレイＣＡの両側にそれぞれ保護部を配設してもよい。なお、上部容量電極に負電荷が帯電するおそれがある場合には保護部を電源線との間に接続してもよい。
【００３８】
実施例１では本発明のキャパシタをＳＲＡＭに適用した例を示したが、半導体集積回路装置のキャパシタであればＳＲＡＭに限定されるものではない。
【図面の簡単な説明】
【００３９】
【図１】本発明を適用したＳＲＡＭの等価回路図である。
【図２】半導体チップにおけるメモリセルのレイアウト図である。
【図３】図２のＱ領域の拡大図である。
【図４】図３のＲ領域の拡大レイアウト図である。
【図５】メリセルと吊り部の拡散層及びゲート電極のレイアウト図である。
【図６】メモリセルと吊り部の第１配線層のレイアウト図である。
【図７】メモリセルと吊り部の容量電極層のレイアウト図である。
【図８】メモリセルと吊り部の第２配線層のレイアウト図である。
【図９】図８のＡ−Ａ’線に沿う断面図である。
【図１０】図８のＢ−Ｂ’線に沿う断面図である。
【図１１】図８のＣ−Ｃ’線に沿う断面図である。
【図１２】図８のＤ−Ｄ’線に沿う断面図である。
【図１３】キャパシタの製造工程を示す断面図である。
【図１４】従来のＳＲＡＭの等価回路図である。
【符号の説明】
【００４０】
１００ 半導体基板
１０１ フィールド絶縁膜
１０３ Ｎ型拡散層
１０４ Ｐ型拡散層
１０６ ゲート電極
１１１ 第１層間絶縁膜
１２１ 第２層間絶縁膜
１３１ 容量絶縁膜
１３２ 上部容量電極
１４１ 第３層間絶縁膜
ＭＣ メモリセル
ＴＵ 吊り部
ＨＯ 保護部
Ｑ１，Ｑ２ 負荷トランジスタ
Ｑ３，Ｑ４ 駆動トランジスタ
Ｑ５，Ｑ６ 転送トランジスタ
Ｑ１１ 保護トランジスタ
Ｎ１，Ｎ２ ノード配線
Ｃ１〜Ｃ４ キャパシタ
ＤＬ１，ＤＬ２ デジット線
ＷＬ ワード線
ＶＤＤＬ 電源線
ＧＮＤＬ 接地線
ＵＶＤＤＬ 下層電源線
ＵＧＮＤＬ 下層接地線
Ｈ１ 第１配線層
Ｈ２ 第２配線層
Ｈ３ 第３配線層
Ｖ１ 第１ビア
Ｖ２ 第２ビア
Ｔ１１，Ｔ１２，Ｔ１３ 中継電極（第１配線層）
Ｔ３ 中継電極（第３配線層）
【特許請求の範囲】
【請求項１】
半導体基板上に回路素子とキャパシタとを備える半導体集積回路装置であって、前記回路素子に接続される下層配線で構成される下部容量電極と、前記下層配線の上面及び側面を覆うように形成される容量絶縁膜と、前記容量絶縁膜上に形成される上部容量電極とでキャパシタを構成し、前記下部容量電極は前記下層配線で構成される電源配線又は接地配線の少なくとも一方を含んでいることを特徴とする半導体集積回路装置。
【請求項２】
前記下部容量電極は半導体基板上に形成された層間絶縁膜に形成された溝内に埋め込まれるとともにその上面及び側面の少なくとも一部が前記層間絶縁膜の表面上に露出され、前記容量絶縁膜は前記層間絶縁膜上に露出された前記下部容量電極の露出面を覆うように形成され、前記上部容量電極は少なくとも一部が前記下部容量電極の露出面に対向されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記回路素子はＳＲＡＭのメモリセルであり、当該ＳＲＡＭは少なくともゲートとドレインとを一対のノード配線によって交差接続した一対の駆動トランジスタを備えており、前記キャパシタは前記一対のノード配線にそれぞれ接続される一対のキャパシタであり、前記キャパシタの前記下部容量電極は前記各ノード配線と、下層接地配線又は下層電源配線の少なくとも一方で構成されていることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記ＳＲＡＭは、前記一対のノード配線と一対のデジット線との間にそれぞれ接続される一対の転送トランジスタと、前記一対の駆動トランジスタにそれぞれ接続される一対の負荷トランジスタとを備える６トランジスタ構成のＳＲＡＭで構成されていることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記上部容量電極は、前記ノード配線と、前記下層接地配線又は下層電源配線の少なくとも一方を覆う領域に形成されていることを特徴とする請求項３又は４に記載の半導体集積回路装置。
【請求項６】
前記上部容量電極はフローティング状態、電源電位状態、又は接地電位状態のいずれかであることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記上部容量電極はフローティング状態であり、当該上部容量電極には電源配線又は接地配線との間に保護素子が接続されていることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項８】
前記上部容量電極はメモリセル領域のうち、上層配線との電気接続を行う領域以外の領域にわたって形成されていることを特徴とする請求項３ないし７のいずれかに記載の半導体集積回路装置。
【請求項９】
前記保護素子は前記転送トランジスタ、駆動トランジスタ、負荷トランジスタと同時に形成されたＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードで構成されていることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項１０】
前記メモリセルは複数のメモリセルが半導体基板上に配列されており、前記上部容量電極は隣接するメモリセルの領域にわたって延長されていることを特徴とする請求項３ないし９のいずれかに記載の半導体集積回路装置。
【請求項１１】
前記ＳＲＡＭは、少なくとも１つ以上のメモリセルと、前記メモリセルを上層配線で構成される電源配線及び接地配線に電気接続するための吊り部とを配列した構成とされ、前記下層電源配線及び前記下層接地配線は前記吊り部の領域にまで延長され、この延長領域において電源線又は接地線に電気接続されていることを特徴とする請求項３ないし１１のいずれかに記載の半導体集積回路装置。
【請求項１２】
前記保護素子は前記メモリセルと前記吊り部とを一方向に配列したメモリセル列の少なくとも一側領域に配設されていることを特徴とする請求項７ないし１１のいずれかに記載の半導体集積回路装置。
【請求項１３】
前記保護素子は１つのメモリセル列に対して１つの保護素子が接続されていることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１４】
前記保護素子は複数のメモリセル列に共通に接続されていることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１５】
前記メモリセルを構成するトランジスタ上に順次第１配線層、第２配線層、第３配線層が多層に形成され、前記第１配線層で前記ノード配線、下層電源配線、下層接地配線が構成され、前記第２配線層で前記上部容量電極が構成され、前記第３配線層で前記上層配線が構成されていることを特徴とする請求項７ないし１４のいずれかに記載の半導体集積回路装置。
【請求項１】
半導体基板上に回路素子とキャパシタとを備える半導体集積回路装置であって、前記回路素子に接続される下層配線で構成される下部容量電極と、前記下層配線の上面及び側面を覆うように形成される容量絶縁膜と、前記容量絶縁膜上に形成される上部容量電極とでキャパシタを構成し、前記下部容量電極は前記下層配線で構成される電源配線又は接地配線の少なくとも一方を含んでいることを特徴とする半導体集積回路装置。
【請求項２】
前記下部容量電極は半導体基板上に形成された層間絶縁膜に形成された溝内に埋め込まれるとともにその上面及び側面の少なくとも一部が前記層間絶縁膜の表面上に露出され、前記容量絶縁膜は前記層間絶縁膜上に露出された前記下部容量電極の露出面を覆うように形成され、前記上部容量電極は少なくとも一部が前記下部容量電極の露出面に対向されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記回路素子はＳＲＡＭのメモリセルであり、当該ＳＲＡＭは少なくともゲートとドレインとを一対のノード配線によって交差接続した一対の駆動トランジスタを備えており、前記キャパシタは前記一対のノード配線にそれぞれ接続される一対のキャパシタであり、前記キャパシタの前記下部容量電極は前記各ノード配線と、下層接地配線又は下層電源配線の少なくとも一方で構成されていることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記ＳＲＡＭは、前記一対のノード配線と一対のデジット線との間にそれぞれ接続される一対の転送トランジスタと、前記一対の駆動トランジスタにそれぞれ接続される一対の負荷トランジスタとを備える６トランジスタ構成のＳＲＡＭで構成されていることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記上部容量電極は、前記ノード配線と、前記下層接地配線又は下層電源配線の少なくとも一方を覆う領域に形成されていることを特徴とする請求項３又は４に記載の半導体集積回路装置。
【請求項６】
前記上部容量電極はフローティング状態、電源電位状態、又は接地電位状態のいずれかであることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記上部容量電極はフローティング状態であり、当該上部容量電極には電源配線又は接地配線との間に保護素子が接続されていることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項８】
前記上部容量電極はメモリセル領域のうち、上層配線との電気接続を行う領域以外の領域にわたって形成されていることを特徴とする請求項３ないし７のいずれかに記載の半導体集積回路装置。
【請求項９】
前記保護素子は前記転送トランジスタ、駆動トランジスタ、負荷トランジスタと同時に形成されたＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードで構成されていることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項１０】
前記メモリセルは複数のメモリセルが半導体基板上に配列されており、前記上部容量電極は隣接するメモリセルの領域にわたって延長されていることを特徴とする請求項３ないし９のいずれかに記載の半導体集積回路装置。
【請求項１１】
前記ＳＲＡＭは、少なくとも１つ以上のメモリセルと、前記メモリセルを上層配線で構成される電源配線及び接地配線に電気接続するための吊り部とを配列した構成とされ、前記下層電源配線及び前記下層接地配線は前記吊り部の領域にまで延長され、この延長領域において電源線又は接地線に電気接続されていることを特徴とする請求項３ないし１１のいずれかに記載の半導体集積回路装置。
【請求項１２】
前記保護素子は前記メモリセルと前記吊り部とを一方向に配列したメモリセル列の少なくとも一側領域に配設されていることを特徴とする請求項７ないし１１のいずれかに記載の半導体集積回路装置。
【請求項１３】
前記保護素子は１つのメモリセル列に対して１つの保護素子が接続されていることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１４】
前記保護素子は複数のメモリセル列に共通に接続されていることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１５】
前記メモリセルを構成するトランジスタ上に順次第１配線層、第２配線層、第３配線層が多層に形成され、前記第１配線層で前記ノード配線、下層電源配線、下層接地配線が構成され、前記第２配線層で前記上部容量電極が構成され、前記第３配線層で前記上層配線が構成されていることを特徴とする請求項７ないし１４のいずれかに記載の半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００６−２４５５２１（Ｐ２００６−２４５５２１Ａ）
【公開日】平成１８年９月１４日（２００６．９．１４）
【国際特許分類】
【出願番号】特願２００５−１０８２５２（Ｐ２００５−１０８２５２）
【出願日】平成１７年４月５日（２００５．４．５）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成１８年９月１４日（２００６．９．１４）
【国際特許分類】
【出願日】平成１７年４月５日（２００５．４．５）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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