半導体記憶装置
【課題】極めて簡素な構成で製造工程及び製造コストの増加を招くことなく記憶ノードの容量を大幅に増加させ、更なる微細化の要請にも充分応えることを可能とする。
【解決手段】各インバータＩＶ１，ＩＶ２の記憶ノードＳＮ１，ＳＮ２と電気的に接続されるように、各記憶ノードＳＮ１，ＳＮ２の上層部分にそれぞれ導電層ＣＬ１，ＣＬ２を配置する。当該上層部分やその隣接層部分にはＶDD層及びＶSS層が配置されており、導電層ＣＬ１，ＣＬ２とＶDD層及びＶSS層との間、及び導電層ＣＬ１，ＣＬ２同士で容量結合して寄生容量が生じる。この構成により、記憶ノードＳＮ１，ＳＮ２の容量が増加することになる。
【解決手段】各インバータＩＶ１，ＩＶ２の記憶ノードＳＮ１，ＳＮ２と電気的に接続されるように、各記憶ノードＳＮ１，ＳＮ２の上層部分にそれぞれ導電層ＣＬ１，ＣＬ２を配置する。当該上層部分やその隣接層部分にはＶDD層及びＶSS層が配置されており、導電層ＣＬ１，ＣＬ２とＶDD層及びＶSS層との間、及び導電層ＣＬ１，ＣＬ２同士で容量結合して寄生容量が生じる。この構成により、記憶ノードＳＮ１，ＳＮ２の容量が増加することになる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、具体的には、フリップフロップ回路を基本構成とする半導体メモリであるＳＲＡＭ（Static Random Access Memory）を対象とする。
【背景技術】
【０００２】
ＳＲＡＭは、例えばＤＲＡＭ（Dynamic Random Access Memory）に比べてメモリセルを構成する素子数が多いため、ＤＲＡＭに比べれば１つの半導体チップ内におけるメモリセルの集積度は低くなる。しかしながら、ＳＲＡＭは所謂フリップフロップ回路を基本構成としているため、電源電圧を印加している限りは継続的に記憶情報が維持され、リフレッシュ動作は不要である。このため、システム構成の簡略化を図ることができるという大きな利点がある。
【０００３】
【特許文献１】特開２００４−２４１４０３号公報
【特許文献２】特開２００５−１９１４５４号公報
【特許文献３】特開２００６−１４０４９０号公報
【特許文献４】特開２００６−２４５５２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＳＲＡＭでは、近時におけるメモリセルの微細化に伴って記憶ノード（蓄積ノード）の容量が低下する。この容量低下に起因して、パッケージから放出されるα線や宇宙空間から飛来する中性子線等により発生した電子に起因して、記憶ノードで保持されているデータが反転されてしまうという、所謂ソフトエラーの問題が顕在化してくる。従って、このソフトエラーの低減を目的に様々な試みがなされている。
【０００５】
例えば、特許文献１〜４には、記憶ノードに専用の容量形成工程により、ＳＲＡＭの構成要素である上下電極間に容量を付与する構成が、それぞれ開示されている。
しかしながらこれらの場合、通常のＳＲＡＭの作製工程に加えて容量形成工程を要するために製造工程及び製造コストの増加を招く。また、記憶ノードに専用のキャパシタ構造を形成するため、装置構成の複雑化が不可避であり、ＳＲＡＭに対する近時の更なる微細化の要請に応えることは困難である。
【０００６】
本件は、上記の課題に鑑みてなされたものであり、極めて簡素な構成で製造工程及び製造コストの増加を招くことなく記憶ノードの容量を大幅に増加させ、更なる微細化の要請にも充分応えることを可能とする信頼性の高い半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本件の半導体記憶装置は、第１の記憶ノードを有する第１のインバータと、前記第１のインバータの配線層とを含む。更に、前記第１の記憶ノードと電気的に接続された第１の導電層を有している。
【発明の効果】
【０００８】
本件によれば、極めて簡素な構成で製造工程及び製造コストの増加を招くことなく記憶ノードの容量を大幅に増加させ、更なる微細化の要請にも充分応えることを可能とする信頼性の高い半導体記憶装置が実現する。
【発明を実施するための最良の形態】
【０００９】
―本発明の基本骨子―
ＳＲＡＭでは、複数のインバータと接続され、所定電圧を印加する配線層であるＶDD層及びＶSS層や、ワード線、ビット線等が多層に積層された構成を採る。
本発明では、上記のＳＲＡＭの構成を利用して、少なくとも１つの記憶ノードと電気的に接続されるように、記憶ノードの上層部分に導電層を配置する。当該上層部分やその隣接層部分にはＶDD層及びＶSS層が配置されており、導電層とＶDD層及びＶSS層との間、及び導電層同士で容量結合して寄生容量が生じる。この構成により、記憶ノードの寄生容量が増加することになる。
【００１０】
上記の導電層は、メモリセルと共に形成されるロジック回路の配線層の一部と同一層に同一工程で形成することも可能である。
また、配線層と電気的に接続され、導電層に隣接するように配線接続層を配置しても良い。この場合、導電層は配線層と共に配線接続層とも容量結合し、記憶ノードの容量が更に増加することになる。
【００１１】
このように本発明では、記憶ノードと電気的に接続される孤立パターンの導電層や、配線層と電気的に接続される配線接続層を、例えばロジック回路の配線層の一部を形成するプロセスを利用して形成するという極めて簡素な構成により、製造工程及び製造コストの増加を招くことなく記憶ノードの容量を大幅に増加させ、ソフトエラーの十分な低減が実現する。従って、ＳＲＡＭの更なる微細化の要請にも充分応えることができる。
【００１２】
―本発明を適用した具体的な実施形態―
以下、上述した本発明の基本骨子を踏まえて、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。
図１は、本実施形態によるＳＲＡＭのメモリセルの結線構成を示す回路図である。
【００１３】
図１に示すように、本実施形態のＳＲＡＭメモリセル１は、一対のＣＭＯＳインバータＩＶ１，ＩＶ２と、第１及び第２のアクセストランジスタ（トランスファトランジスタ）ＡＴ１，ＡＴ２とを備えており、ＣＭＯＳインバータＩＶ１，ＩＶ２の各端子に高電位ＶDDを供給するＶDDノードＶDDＮ及び低電位ＶSS（接地電位）を供給するＶSSノードＶSSＮが設けられている。
【００１４】
ＣＭＯＳインバータＩＶ１は、Ｐ型ＭＯＳトランジスタである第１の負荷トランジスタＬＴ１と、Ｎ型ＭＯＳトランジスタである第１の駆動トランジスタＤＴ１とがゲートを共通の第１のゲート配線ＧＷ１とされており、第１の記憶ノードＳＮ１が設けられて構成されている。即ち、第１のゲート配線ＧＷ１は、第１の負荷トランジスタＬＴ１のゲート端子ＬＧＴ１と、第１の駆動トランジスタＤＴ１のゲート端子ＤＧＴ１とを接続している。
【００１５】
同様に、ＣＭＯＳインバータＩＶ２は、Ｐ型ＭＯＳトランジスタである第２の負荷トランジスタＬＴ２と、Ｎ型ＭＯＳトランジスタである第２の駆動トランジスタＤＴ２とがゲートを共通の第２のゲート配線ＧＷ２とされており、第２の記憶ノードＳＮ２が設けられて構成されている。即ち、第２のゲート配線ＧＷ２は、第２の負荷トランジスタＬＴ２のゲート端子ＬＧＴ２と、第２の駆動トランジスタＤＴ２のゲート端子ＤＧＴ２とを接続している。
【００１６】
そして、第１の記憶ノードＳＮ１と第２のゲート配線ＧＷ２とが第１のシェアードコンタクト（Shared Contact）プラグＳＣＰ１により接続されるとともに、第２の記憶ノードＳＮ２と第１のゲート配線ＧＷ１とが第２のシェアードコンタクトプラグＳＣＰ２により接続されて、ＣＭＯＳインバータＩＶ１，ＩＶ２が結線される。このように交差結合されたＣＭＯＳインバータＩＶ１，ＩＶ２により、第１及び第２の記憶ノードＳＮ１，ＳＮ２の電位は、互いに相補なレベル、即ちＶDDレベル（以下、「Ｈレベル」とも称する）又はＶSSレベル（以下、「Ｌレベル」とも称する）の一方ずつに設定される。
【００１７】
本実施形態では、図２〜図９を用いて後述するように、第１の記憶ノードＳＮ１とのみ接続された孤立パターンである第１の導電層ＣＬ１と、第２の記憶ノードＳＮ２とのみ接続された孤立パターンである第２の導電層ＣＬ２とがそれぞれ付加形成されている。第１の導電層ＣＬ１の付加により、第１の導電層ＣＬ１とＶDDノードＶDDＮとの間、及び第１の導電層ＣＬ１とＶSSノードＶSSＮとの間が容量結合し、それぞれ寄生容量ＣDD１，ＣSS１が生じている。同様に、第２の導電層ＣＬ２の付加により、第２の導電層ＣＬ２とＶDDノードＶDDＮとの間、及び第２の導電層ＣＬ２とＶSSノードＶSSＮとの間が容量結合し、それぞれ寄生容量ＣDD２，ＣSS２が生じている。更に、第１の導電層ＣＬ１と第２の導電層ＣＬ２との間でも容量結合し、寄生容量Ｃ12が生じている。本実施形態では、２つの孤立パターンを示したが、常に２つの孤立パターンを形成する必要はなく、片方の記憶ノードにのみ孤立パターンを形成してもよい。
【００１８】
第１の記憶ノードＳＮ１には、ＮＭＯＳトランジスタである第１のアクセストランジスタＡＴ１が接続され、第２の記憶ノードＳＮ２には、ＮＭＯＳトランジスタである第２のアクセストランジスタＡＴ２が接続されている。第１のアクセストランジスタＡＴ１の第１のゲート配線ＡＧ１と第１のワード線ＷＬ１とが、第２のアクセストランジスタＡＴ２の第２のゲート配線ＡＧ２と第２のワード線ＷＬ２とがそれぞれ接続されている。第１及び第２のワード線ＷＬ１，ＷＬ２は接続して共通のワード線としても良い。また、第１のアクセストランジスタＡＴ１の一端に第１のビット線ＢＬ１が、第２のアクセストランジスタＡＴ２の一端に第２のビット線ＢＬ２がそれぞれ接続されている。
【００１９】
上記のように構成されたＳＲＡＭメモリセルでは、第１及び第２のワード線ＷＬ１，ＷＬ２の活性化（Ｈレベル）期間において、相補的な第１及び第２のビット線ＢＬ１，ＢＬ２をそれぞれ介して、第１及び第２の記憶ノードＳＮ１，ＳＮ２へのデータの書き込み又はデータの読み出しが実行される。第１及び第２のワード線ＷＬ１，ＷＬ２の非活性化（Ｌレベル）期間において、第１及び第２の記憶ノードＳＮ１，ＳＮ２へ一旦書込まれたデータは、交差結合された２個のインバータＩＶ１，ＩＶ２によって安定的に保持される。
【００２０】
図１のＳＲＡＭメモリセル１は、例えば図２及び図３のような積層構成を採る。以下、ＳＲＡＭメモリセル１の積層構成について、図２及び図３と共に図４〜図９の各平面図を用いて、製造プロセスに従って説明する。以下の説明では、１つのＳＲＡＭメモリセル１に着目して、その構成要素について述べる。従って、着目する１つのＳＲＡＭメモリセル１以外の構成要素については、図示はするが図面に符号等は付さない。
【００２１】
また、図２が図４〜図９の破線Ｉ−Ｉ'に沿った断面を、図３が図４〜図９の破線ＩＩ−ＩＩ'に沿った断面をそれぞれ示す。ここで、シリコン基板と第１配線層との間、積層される各配線層間にはそれぞれ層間絶縁膜が存するが、図示の便宜上、これらを分けて描画せず、明細書内では単に「層間絶縁膜」として統一記載する。また、図７では第２配線層から上層のみを、図８では第３配線層から上層のみを、図９では第４配線層から上層のみをそれぞれ示す。
【００２２】
初めに、図２、図３及び図４に示すように、各種のトランジスタ等を形成する。
詳細には、先ず、例えばシリコン基板１０の素子分離領域に所定の素子分離法、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、各活性領域、ここでは活性領域ＡＲ１〜ＡＲ６を画定する。
【００２３】
次に、活性領域ＡＲ１〜ＡＲ６の表層に、リソグラフィープロセスによりＰ型不純物及びＮ型不純物がそれぞれ所定部位に分けてイオン注入する。Ｐ型（Ｎ型）不純物をイオン注入する際には、Ｎ型（Ｐ型）不純物の導入部分を覆うようにレジストマスクを形成してイオン注入する。これらのイオン注入により、シリコン基板１０にＰ型ウェル領域２０ａ，Ｎ型ウェル領域２０ｂがそれぞれ形成される。
【００２４】
次に、シリコン基板１０上にゲート絶縁膜１２を介して各種ゲート配線、ここではＣＭＯＳインバータＩＶ１の第１のゲート配線ＧＷ１、ＣＭＯＳインバータＩＶ２の第２のゲート配線ＧＷ２、第１のアクセストランジスタＡＴ１の第１のゲート配線ＡＧ１、第２のアクセストランジスタＡＴ２の第２のゲート配線ＡＧ２をそれぞれ形成する。
次に、活性領域ＡＲ１〜ＡＲ６における各ゲート配線の両側にそれぞれＰ型不純物及びＮ型不純物を適宜イオン注入し、それぞれエクステンション領域１３（便宜上、全てのトランジスタについて同符号を付す。）を形成する。
次に、各ゲート配線の両側面にサイドウォール絶縁膜１６を形成した後、再びＰ型不純物及びＮ型不純物を適宜イオン注入し、エクステンション領域１３と接合されたソース／ドレイン領域１４（便宜上、全てのトランジスタについて同符号を付す。）を形成する。
その後、サリサイドプロセスを適宜行い、ゲート配線上及びソース／ドレイン領域上にシリサイド層１５を形成する。
【００２５】
以上により、各種トランジスタ、ここでは、第１の負荷トランジスタＬＴ１及び第１の駆動トランジスタＤＴ１からなるＣＭＯＳインバータＩＶ１、第２の負荷トランジスタＬＴ２及び第２の駆動トランジスタＤＴ２からなるＣＭＯＳインバータＩＶ２、第１のアクセストランジスタＡＴ１、及び第２のアクセストランジスタＡＴ２が形成される。
【００２６】
続いて、図２、図３及び図５に示すように、各種のコンタクトプラグ及び第１配線層Ｍ１を形成する。
【００２７】
詳細には、先ず、層間絶縁膜を形成し、導電プラグとして、例えばＷプラグを形成する。
ＣＭＯＳインバータＩＶ１については、第１の駆動トランジスタＤＴ１の各ソース／ドレイン領域１４にコンタクトプラグＣＰ１，ＣＰ２が、第１の負荷トランジスタＬＴ１の一方のソース／ドレイン領域１４にコンタクトプラグＣＰ３が、他方のソース／ドレイン領域１４に第１のシェアードコンタクトプラグＳＣＰ１が、第１のゲート配線ＧＷ１に第２のシェアードコンタクトプラグＳＣＰ２がそれぞれ形成される。
ＣＭＯＳインバータＩＶ２については、第２の駆動トランジスタＤＴ２の各ソース／ドレイン領域１４にコンタクトプラグＣＰ４，ＣＰ５が、第２の負荷トランジスタＬＴ２の一方のソース／ドレイン領域１４にコンタクトプラグＣＰ６が、他方のソース／ドレイン領域１４に第２のシェアードコンタクトプラグＳＣＰ２が、第２のゲート配線ＧＷ２に第１のシェアードコンタクトプラグＳＣＰ１がそれぞれ形成される。
ここで、第１のシェアードコンタクトプラグＳＣＰ１は、第１の負荷トランジスタＬＴ１のソース／ドレイン領域１４と、第２のゲート配線ＧＷ２とを接続する。また、第２のシェアードコンタクトプラグＳＣＰ２は、第２の負荷トランジスタＬＴ２のソース／ドレイン領域１４と、第１のゲート配線ＧＷ１とを接続する。
【００２８】
第１のアクセストランジスタＡＴ１については、一方のソース／ドレイン領域１４にコンタクトプラグＣＰ２が、他方のソース／ドレイン領域１４にコンタクトプラグＣＰ７が、第１のゲート配線ＡＧ１にコンタクトプラグＣＰ８がそれぞれ形成される。
第２のアクセストランジスタＡＴ２については、一方のソース／ドレイン領域１４にコンタクトプラグＣＰ４が、他方のソース／ドレイン領域１４にコンタクトプラグＣＰ９が、第２のゲート配線ＡＧ２にコンタクトプラグＣＰ１０が、それぞれリソグラフィー及びドライエッチングからなる同一プロセスで形成される。
【００２９】
次に、第１配線層Ｍ１を形成する。第１配線層Ｍ１を構成する各配線層は、いわゆるダマシン法、ここではシングルダマシン法により、銅又は銅合金を含有する導電材料を用いて形成される。シングルダマシン法は、配線のみ形成する手法である。ここでは銅又は銅合金を含有する導電材料をダマシン法を用いて形成する実施形態を示すが、Ａｌ層を堆積させた後にエッチングにより配線を形成してもよい。
【００３０】
具体的には、コンタクトプラグＣＰ１と接続される配線層Ｍ１１、コンタクトプラグＣＰ２及び第１のシェアードコンタクトプラグＳＣＰ１と接続される配線層である第１の記憶ノードＳＮ１、コンタクトプラグＣＰ３と接続される配線層Ｍ１３、コンタクトプラグＣＰ４及び第２のシェアードコンタクトプラグＳＣＰ２と接続される配線層である第２の記憶ノードＳＮ２、コンタクトプラグＣＰ５と接続される配線層Ｍ１５、コンタクトプラグＣＰ６と接続される配線層Ｍ１６、コンタクトプラグＣＰ７と接続される配線層Ｍ１７、コンタクトプラグＣＰ８と接続される配線層Ｍ１８、コンタクトプラグＣＰ９と接続される配線層Ｍ１９、コンタクトプラグＣＰ１０と接続される配線層Ｍ１０が、それぞれシングルダマシン法による同一プロセスで形成される。
【００３１】
続いて、図２、図３及び図６に示すように、第２配線層Ｍ２を形成する。
第２配線層Ｍ２を構成する各配線層は、ダマシン法、ここではデュアルダマシン法により、銅又は銅合金を含有する導電材料を用いて形成される。デュアルダマシン法は、配線部及びこれと接続されるビア部を同一プロセスで形成する手法である。本発明はダマシン法に限定されるものではなく、エッチングを用いて配線を形成してもよい。
【００３２】
詳細には、配線層Ｍ１１と接続される配線層Ｍ２１、第１の記憶ノードＳＮ１とのみビア部で接続される孤立パターンＭ２２、配線層Ｍ１３及び配線層Ｍ１６とそれぞれビア部で接続され、ＶDDノードＶDDＮを構成する帯状の配線層Ｍ２３、第２の記憶ノードＳＮ２とのみビア部で接続される孤立パターンＭ２４、配線層Ｍ１５とビア部で接続される配線層Ｍ２５、配線層Ｍ１７とビア部で接続される配線層Ｍ２７、配線層Ｍ１８とビア部で接続される配線層Ｍ２８、配線層Ｍ１９とビア部で接続される配線層Ｍ２９、配線層Ｍ１０とビア部で接続される配線層Ｍ２０が、それぞれ同一層に形成される。
【００３３】
第２配線層Ｍ２では、孤立パターンＭ２２と、ＶSSノードの一部となる配線層Ｍ２１との間、及びＶDDノードを構成する配線層Ｍ２３との間で層間絶縁膜を介してそれぞれ容量結合し、寄生容量が生じている。
同様に、孤立パターンＭ２４と、ＶSSノードの一部となる配線層Ｍ２５との間、及びＶDDノードを構成する配線層Ｍ２３との間で層間絶縁膜を介してそれぞれ容量結合し、寄生容量が増加する。
【００３４】
ここで、第２配線層Ｍ２において、孤立パターンＭ２２とビット線の一部となる配線層Ｍ２７との距離ａは、孤立パターンＭ２２とＶSSノードの一部となる配線層Ｍ２１との距離ｂ及び孤立パターンＭ２２とＶDDノードを構成する配線層Ｍ２３との距離ｃよりも大きくなるようにレイアウトが構成されている。
同様に、孤立パターンＭ２４とビット線の一部となる配線層Ｍ２９との距離ａは、孤立パターンＭ２４とＶSSノードの一部となる配線層Ｍ２５との距離ｂ及び孤立パターンＭ２２とＶDDノードを構成する配線層Ｍ２３との距離ｃよりも大きくなるようにレイアウトが構成されている。
このように、ビット線の一部となる配線層Ｍ２７，Ｍ２９から孤立パターンＭ２２，Ｍ２４を可及的に離間させることにより、ビット線の寄生容量を低減させることができる。
【００３５】
続いて、図２、図３及び図７に示すように、第３配線層Ｍ３を形成する。
第３配線層Ｍ３を構成する各配線層は、ダマシン法などにより、銅、銅合金又はＡｌを含有する導電材料を用いて形成される。
【００３６】
詳細には、配線層Ｍ２１とビア部で接続される配線層Ｍ３１、孤立パターンＭ２２とのみビア部で接続される孤立パターンＭ３２、孤立パターンＭ２４とのみビア部で接続される孤立パターンＭ３４、配線層Ｍ２５とビア部で接続される配線層Ｍ３５、配線層Ｍ２７とビア部で接続される配線層Ｍ３７、配線層Ｍ２８とビア部で接続される配線層Ｍ３８、配線層Ｍ２９とビア部で接続される配線層Ｍ３９、配線層Ｍ２０とビア部で接続される配線層Ｍ３０が、それぞれ同一層に形成される。これらは例えば同一のダマシンプロセスで形成することができる。
【００３７】
本実施形態では、孤立パターンＭ２２，Ｍ３２から第１の記憶ノードＳＮ１とのみ接続された孤立形状の第１の導電層ＣＬ１が、孤立パターンＭ２４，Ｍ３４から第２の記憶ノードＳＮ２とのみ接続された孤立形状の第２の導電層ＣＬ２がそれぞれ構成される。
ここで、配線層Ｍ３１，Ｍ３５は、孤立パターンＭ２２，Ｍ２４と可及的に接近するように、ここでは延在部分を有する形状とされた配線接続層である。
【００３８】
第３配線層Ｍ３では、孤立パターンＭ３２と、ＶSSノードの一部となる配線層Ｍ３１との間、及びＶSSノードの一部となる配線層Ｍ３５との間で層間絶縁膜を介してそれぞれ容量結合し、寄生容量が生じている。
同様に、孤立パターンＭ３４と、ＶSSノードの一部となる配線層Ｍ３１との間、及びＶSSノードの一部となる配線層Ｍ３５との間で層間絶縁膜を介してそれぞれ容量結合し、寄生容量が生じている。
更に、孤立パターンＭ３２と孤立パターンＭ３４との間でも層間絶縁膜を介して容量結合し、寄生容量が増加する。
【００３９】
ここで、第３配線層Ｍ３において、ビット線の一部となる配線層Ｍ３７とＶSSノードの一部となる配線層Ｍ３５との距離ａは、孤立パターンＭ３２とＶSSノードの一部となる配線層Ｍ３１，Ｍ３５との距離ｂ及び孤立パターンＭ３２と孤立パターンＭ３４との距離ｃよりも大きくなるようにレイアウトが構成されている。
同様に、ビット線の一部となる配線層Ｍ３９とＶSSノードの一部となる配線層Ｍ３１との距離ａは、孤立パターンＭ３４とＶSSノードの一部となる配線層Ｍ３１，Ｍ３５との距離ｂ及び孤立パターンＭ３４と孤立パターンＭ３２との距離ｃよりも大きくなるようにレイアウトが構成されている。
このように、ビット線の一部となる配線層Ｍ３７，Ｍ３９から孤立パターンＭ３２，Ｍ３４を可及的に離間させることにより、ビット線の寄生容量を低減させることができる。
【００４０】
続いて、図２、図３及び図８に示すように、第４配線層Ｍ４を形成する。
第４配線層Ｍ４を構成する各配線層は、により、銅、銅合金又はＡｌを含有する導電材料を用いて形成される。
【００４１】
詳細には、配線層Ｍ３１及び配線層Ｍ３７上を層間絶縁膜を介して延在し、配線層Ｍ３７とビア部で接続されて第１のビット線ＢＬ１を構成する帯状の配線層Ｍ４１、配線層Ｍ３１，Ｍ３５の一部及び孤立パターンＭ３２，Ｍ３４の一部を覆い、配線層Ｍ３１，Ｍ３５とそれぞれビア部で接続され、ＶSSノードＶSSＮを構成する帯状の配線層Ｍ４２、配線層Ｍ３８とビア部で接続される配線層Ｍ４３、配線層Ｍ３９上を層間絶縁膜を介して延在し、配線層Ｍ３９とビア部で接続されて第２のビット線ＢＬ２を構成する帯状の配線層Ｍ４４、配線層Ｍ３０とビア部で接続される配線層Ｍ４５が、それぞれ同一層に形成される。
【００４２】
第４配線層Ｍ４では、第３配線層Ｍ３の孤立パターンＭ３２と配線層Ｍ４２との間で、平面視で重畳する部分において層間絶縁膜を介して容量結合し、寄生容量が生じている。
同様に、第３配線層Ｍ３の孤立パターンＭ３４と配線層Ｍ４２との間で、平面視で重畳する部分において層間絶縁膜を介して容量結合し、寄生容量が生じている。
【００４３】
以上のように、本実施形態では、第１の記憶ノードＳＮ１が、これと接続された孤立パターンＭ２２，Ｍ３２からなる第１の導電層ＣＬ１により、層間絶縁膜を介してＶDDノードＶDDＮ及びＶSSノードＶSSＮと容量結合し、それぞれ寄生容量ＣDD１，ＣSS１が生じている。
同様に、第２の記憶ノードＳＮ２が、これと接続された孤立パターンＭ２４，Ｍ３４からなる第２の導電層ＣＬ２により、層間絶縁膜を介してＶDDノードＶDDＮ及びＶSSノードＶSSＮと容量結合し、それぞれ寄生容量ＣDD２，ＣSS２が生じている。
【００４４】
続いて、図２、図３及び図９に示すように、第５配線層Ｍ５を形成する。
第５配線層Ｍ５を構成する各配線層は、により、銅、銅合金又はＡｌを含有する導電材料を用いて形成される。
【００４５】
詳細には、第１及び第２のビット線を構成する配線層Ｍ４１，Ｍ４４と直交するように第４配線層Ｍ４と層間絶縁膜を介して延在し、例えば配線層Ｍ４３，Ｍ４５とそれぞれビア部で接続されてワード線ＷＬ（ＷＬ１，ＷＬ２が共通とされる。）を構成する帯状の配線層５１が形成される。
ここで、第１及び第２の導電層ＣＬ１，ＣＬ２と配線層５１との間に配線層Ｍ４２を介在させることにより、ワード線の電位変化による第１及び第２の記憶ノードＳＮ１，ＳＮ２への影響が遮断される。これにより、第１及び第２の記憶ノードＳＮ１，ＳＮ２の安定した容量結合が得られる。
【００４６】
しかる後、ダマシン法による第６配線層Ｍ６及び第７配線層Ｍ７の形成、及びアルミニウムを含有する導電材料を用いた第８配線層Ｍ８のＡｌ配線の形成、及び保護膜の形成等の諸工程を経て、本実施形態によるＳＲＡＭメモリセルを完成させる。ここで、第７配線層Ｍ７及び第８配線層Ｍ８は、電源線又は配線間容量を用いたキャパシタとして使用される。
【００４７】
ここで、本実施形態では、シリコン基板にＳＲＡＭメモリセルと共にＭＯＳトランジスタやＣＭＯＳインバータ等を備えたロジック回路を搭載する。
この場合、ロジック回路の形成プロセスを利用して、第１及び第２の導電層ＣＬ１，ＣＬ２等を含むＳＲＡＭメモリセルをＳＲＡＭメモリセルと共に、各々同一工程で形成することができる。
【００４８】
図１０は、本実施形態によるＳＲＡＭメモリセルと共にロジック回路が搭載されてなる半導体チップの概略構成を示す断面図である。図１１では、左図がロジック回路部２の概略断面、右図がＳＲＡＭメモリセル１の概略断面（図２と同一図）を示している。
ロジック回路部２では、ＳＲＡＭメモリセルの各種トランジスタと同様のＭＯＳトランジスタ１０１，１０２等を備えており、ＳＲＡＭメモリセルのコンタクトプラグＣＰ１〜ＣＰ１０及びシェアードコンタクトプラグＳＣＰ１，ＳＣＰ２と同一工程において、コンタクトプラグ１０３が形成される。
【００４９】
そして、ＳＲＡＭメモリセル１の第１配線層Ｍ１〜第８配線層Ｍ８の各配線層等とそれぞれ同一工程により、ロジック回路部２の第１配線層Ｍ１〜第８配線層Ｍ８が形成される。
【００５０】
以上説明したように、各ＣＭＯＳインバータＩＶ１，ＩＶ２の第１及び第２の記憶ノードＳＮ１，ＳＮ２と電気的に接続されるように、各記憶ノードの上層部分にそれぞれ第１及び第２の導電層ＣＬ１，ＣＬ２を配置する。当該上層部分やその隣接層部分には、ＶDDノードＶDDＮやＶSSノードＶSSＮが配置されており、第１及び第２の導電層ＣＬ１，ＣＬ２とＶDDノードＶDDＮ及びＶSSノードＶSSＮ層との間、及び第１及び第２の導電層ＣＬ１，ＣＬ２同士で容量結合して寄生容量が生じる。この構成により、第１及び第２の記憶ノードＳＮ１，ＳＮ２の容量が増加することになる。
【００５１】
第１及び第２の導電層ＣＬ１，ＣＬ２は、同一のシリコン基板１０において、ＳＲＡＭメモリセルと共に形成されるロジック回路部２の配線層の一部と同一層に同一工程で形成することができる。
また、配線層Ｍ４２と電気的に接続され、孤立パターンＭ３２，Ｍ３４に隣接するように配線接続層として配線層Ｍ３１，Ｍ３５の一部を配置する。この構成により、孤立パターンＭ３２，Ｍ３４は配線層Ｍ４２と共に配線層Ｍ３１，Ｍ３５とも容量結合し、第１及び第２の記憶ノードＳＮ１，ＳＮ２が更に増加することになる。
【００５２】
このように本実施形態では、第１及び第２の記憶ノードＳＮ１，ＳＮ２と電気的に接続される第１及び第２の導電層ＣＬ１，ＣＬ２や、配線層Ｍ４２と接続される配線層Ｍ３１，Ｍ３５を、例えばロジック回路の配線層の一部を形成するプロセスを利用して形成するという極めて簡素な構成により、製造工程及び製造コストの増加を招くことなく第１及び第２の記憶ノードＳＮ１，ＳＮ２の容量を大幅に増加させ、ソフトエラーの十分な低減が実現する。従って、ＳＲＡＭの更なる微細化の要請にも充分応えることができる。
【００５３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５４】
（付記１）第１のｎ型トランジスタと、
第１のｐ型トランジスタと、
前記第１のｎ型トランジスタの第１のドレインと前記第１のｐ型トランジスタの第２のドレインとを接続する第１の接続部を有する第１の配線層と、
前記第１の接続部と電気的に接続された第１の導電部を有する第２の配線層と
を含むことを特徴とする半導体記憶装置。
【００５５】
（付記２）前記第２の配線層は、前記第１の導電部と電気的に分離された第１の配線を更に含むことを特徴とする付記１に記載の半導体記憶装置。
【００５６】
（付記３）前記第２の配線層は、前記第１の配線層の上層であることを特徴とする付記１又は２に記載の半導体記憶装置。
【００５７】
（付記４）前記第１の配線は、電源線であることを特徴とする付記１〜３のいずれか１項に記載の半導体記憶装置。
【００５８】
（付記５）前記第２の配線層は、前記第１の配線と電気的に接続された第２の配線を更に含み、
前記第１の導電部と前記第２の配線との距離は、前記第１の導電部と前記第１の配線との距離よりも小さいことを特徴とする付記１〜４のいずれか１項に記載の半導体記憶装置。
【００５９】
（付記６）第１のビット線を更に含み、前記第１の導電部と前記第１の配線との距離よりも、前記第１の導電部と前記第１のビット線との距離が大きいことを特徴とする付記１〜５のいずれか１項に記載の半導体記憶装置。
【００６０】
（付記７）前記第１の配線は、銅を含む配線であることを特徴とする付記１〜６のいずれか１項に記載の半導体記憶装置。
【００６１】
（付記８）第２のｎ型トランジスタと、
第２のｐ型トランジスタと、
前記第１の配線層に形成され、前記第２のｎ型トランジスタの第３のドレインと前記第２のｐ型トランジスタの第４のドレインとを接続する第２の接続部と、
前記第２の配線層に形成され、前記第２の接続部と電気的に接続された第２の導電部と
を更に含むことを特徴とする付記１〜７のいずれか１項に記載の半導体記憶装置。
【００６２】
（付記９）第２のビット線を更に含み、
前記第２の導電部と前記第１の配線部との距離よりも、前記第２の導電部と前記第２のビット線との距離が大きいことを特徴とする付記６〜８のいずれか１項に記載の半導体記憶装置。
【００６３】
（付記１０）前記第２の導電部は、前記第２の接続部より上層に形成されることを特徴とする付記８又は９に記載の半導体記憶装置。
【００６４】
（付記１１）前記第１の導電部と前記第２の導電部とが隣接して配置されることを特徴とする付記８〜１０のいずれか１項に記載の半導体記憶装置。
【００６５】
（付記１２）ロジック回路を更に含み、
前記第１の導電部が前記ロジック回路の第３の配線の同一層に形成されていることを特徴とする付記１〜７のいずれか１項に記載の半導体記憶装置。
【００６６】
（付記１３）ロジック回路を更に含み、
前記第１の導電部及び前記第２の導電部が前記ロジック回路の第３の配線と同一層に形成されていることを特徴とする付記８〜１１のいずれか１項に記載の半導体記憶装置。
【００６７】
（付記１４）前記半導体記憶装置はＳＲＡＭであることを特徴とする付記１〜１３のいずれか１項に記載の半導体記憶装置。
【００６８】
（付記１５）半導体基板上に第１のｎ型トランジスタ及び第１のｐ型トランジスタを形成する工程と、
前記第１のｎ型トランジスタの第１のドレインと、第１のｐ型トランジスタの第２のドレインとを接続する接続部を形成する工程と、
前記接続部上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜内に導電プラグを形成する工程と、
前記第１の絶縁膜上に前記導電プラグに接する第１の導電部と、前記第１の導電部と電気的に分離された第１の配線とを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００６９】
（付記１６）前記第１の導電部及び第１の配線を形成する工程は、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に第１の開口と第２の開口とを形成する工程と、
前記第１の開口と前記第２の開口とに導電部材を埋め込み、前記第１の開口内に前記第１の導電部を形成し、前記第２の開口内に前記第１の配線を形成する工程とを有することを特徴とする付記１５に記載の半導体装置の製造方法。
【００７０】
（付記１７）第１のインバータと第２のインバータとを有するＳＲＡＭの製造方法において、
前記第１のインバータの第１の入力部と、前記第２のインバータの第１の出力部とを接続する第１の接続部を形成する工程と、
前記第１の接続部上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記第１の接続部に達する第１の開口と、前記第１の開口とは分離した第２の開口とを形成する工程と、
前記第１の開口と前記第２の開口とに導電部材を埋め込み、前記第１の開口内に前記第１の接続部に電気的に接続される第１の導電部を形成するとともに、前記第２の開口内に前記第１の導電部と容量結合する第１の配線を形成する工程と
を含むことを特徴とするＳＲＡＭの製造方法。
【００７１】
（付記１８）前記第１の接続部を形成する工程において、
前記第２のインバータの第２の入力部と、前記第１インバータの第２の出力部とを接続する第２の接続部を更に形成することを特徴とする付記１７に記載のＳＲＡＭの製造方法。
【００７２】
（付記１９）前記第１の開口を形成する工程において、前記第１の絶縁膜に、前記第２の接続部に達し、前記第１の開口及び前記第２の開口とは分離した第３の開口を更に形成し、
前記第１の導電部を形成する工程において、前記第３の開口内に前記導電部材を埋め込み、前記第２の接続部に電気的に接続される第２の導電部を更に形成することを特徴とする付記１８に記載のＳＲＡＭの製造方法。
【図面の簡単な説明】
【００７３】
【図１】本実施形態によるＳＲＡＭメモリセルの結線構成を示す回路図である。
【図２】本実施形態によるＳＲＡＭメモリセルの概略構成を示す断面図である。
【図３】本実施形態によるＳＲＡＭメモリセルの概略構成を示す断面図である。
【図４】本実施形態によるＳＲＡＭメモリセルの製造工程を示す平面図である。
【図５】図４に引き続き、本実施形態によるＳＲＡＭメモリセルの製造工程を示す平面図である。
【図６】図５に引き続き、本実施形態によるＳＲＡＭメモリセルの製造工程を示す平面図である。
【図７】図６に引き続き、本実施形態によるＳＲＡＭメモリセルの製造工程を示す平面図である。
【図８】図７に引き続き、本実施形態によるＳＲＡＭメモリセルの製造工程を示す平面図である。
【図９】図８に引き続き、本実施形態によるＳＲＡＭメモリセルの製造工程を示す平面図である。
【図１０】本実施形態によるＳＲＡＭメモリセルと共にロジック回路が搭載されてなる半導体チップの概略構成を示す断面図である。
【符号の説明】
【００７４】
１ ＳＲＡＭメモリセル
２ ロジック回路部
１０ シリコン基板
１１ 素子分離構造
１２ ゲート絶縁膜
１３ エクステンション領域
１４ ソース／ドレイン領域
１５ シリサイド層
１６ サイドウォール絶縁膜
２０ａ，２０ｂ ウェル領域
ＩＶ１，ＩＶ２ ＣＭＯＳインバータ
ＡＴ１，ＡＴ２ アクセストランジスタ
ＶDDＮ ＶDDノード
ＶSSＮ ＶSSノード
ＬＴ１，ＬＴ２ 負荷トランジスタ
ＤＴ１，ＤＴ２ 駆動トランジスタ
ＳＮ１，ＳＮ２ 記憶ノード
ＧＷ１，ＧＷ２ ゲート配線
ＬＧＴ１，ＤＧＴ１，ＬＧＴ２，ＤＧＴ２ ゲート端子
ＳＣＰ１，ＳＣＰ２ シェアードコンタクトプラグ
ＣＬ１，ＣＬ２ 導電層
ＷＬ１，ＷＬ２ ワード線
ＢＬ１，ＢＬ２ ビット線
ＣＰ１〜ＣＰ１０，１０３ コンタクトプラグ
Ｍ２２，Ｍ２４，Ｍ３２，Ｍ３４ 孤立パターン
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、具体的には、フリップフロップ回路を基本構成とする半導体メモリであるＳＲＡＭ（Static Random Access Memory）を対象とする。
【背景技術】
【０００２】
ＳＲＡＭは、例えばＤＲＡＭ（Dynamic Random Access Memory）に比べてメモリセルを構成する素子数が多いため、ＤＲＡＭに比べれば１つの半導体チップ内におけるメモリセルの集積度は低くなる。しかしながら、ＳＲＡＭは所謂フリップフロップ回路を基本構成としているため、電源電圧を印加している限りは継続的に記憶情報が維持され、リフレッシュ動作は不要である。このため、システム構成の簡略化を図ることができるという大きな利点がある。
【０００３】
【特許文献１】特開２００４−２４１４０３号公報
【特許文献２】特開２００５−１９１４５４号公報
【特許文献３】特開２００６−１４０４９０号公報
【特許文献４】特開２００６−２４５５２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＳＲＡＭでは、近時におけるメモリセルの微細化に伴って記憶ノード（蓄積ノード）の容量が低下する。この容量低下に起因して、パッケージから放出されるα線や宇宙空間から飛来する中性子線等により発生した電子に起因して、記憶ノードで保持されているデータが反転されてしまうという、所謂ソフトエラーの問題が顕在化してくる。従って、このソフトエラーの低減を目的に様々な試みがなされている。
【０００５】
例えば、特許文献１〜４には、記憶ノードに専用の容量形成工程により、ＳＲＡＭの構成要素である上下電極間に容量を付与する構成が、それぞれ開示されている。
しかしながらこれらの場合、通常のＳＲＡＭの作製工程に加えて容量形成工程を要するために製造工程及び製造コストの増加を招く。また、記憶ノードに専用のキャパシタ構造を形成するため、装置構成の複雑化が不可避であり、ＳＲＡＭに対する近時の更なる微細化の要請に応えることは困難である。
【０００６】
本件は、上記の課題に鑑みてなされたものであり、極めて簡素な構成で製造工程及び製造コストの増加を招くことなく記憶ノードの容量を大幅に増加させ、更なる微細化の要請にも充分応えることを可能とする信頼性の高い半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本件の半導体記憶装置は、第１の記憶ノードを有する第１のインバータと、前記第１のインバータの配線層とを含む。更に、前記第１の記憶ノードと電気的に接続された第１の導電層を有している。
【発明の効果】
【０００８】
本件によれば、極めて簡素な構成で製造工程及び製造コストの増加を招くことなく記憶ノードの容量を大幅に増加させ、更なる微細化の要請にも充分応えることを可能とする信頼性の高い半導体記憶装置が実現する。
【発明を実施するための最良の形態】
【０００９】
―本発明の基本骨子―
ＳＲＡＭでは、複数のインバータと接続され、所定電圧を印加する配線層であるＶDD層及びＶSS層や、ワード線、ビット線等が多層に積層された構成を採る。
本発明では、上記のＳＲＡＭの構成を利用して、少なくとも１つの記憶ノードと電気的に接続されるように、記憶ノードの上層部分に導電層を配置する。当該上層部分やその隣接層部分にはＶDD層及びＶSS層が配置されており、導電層とＶDD層及びＶSS層との間、及び導電層同士で容量結合して寄生容量が生じる。この構成により、記憶ノードの寄生容量が増加することになる。
【００１０】
上記の導電層は、メモリセルと共に形成されるロジック回路の配線層の一部と同一層に同一工程で形成することも可能である。
また、配線層と電気的に接続され、導電層に隣接するように配線接続層を配置しても良い。この場合、導電層は配線層と共に配線接続層とも容量結合し、記憶ノードの容量が更に増加することになる。
【００１１】
このように本発明では、記憶ノードと電気的に接続される孤立パターンの導電層や、配線層と電気的に接続される配線接続層を、例えばロジック回路の配線層の一部を形成するプロセスを利用して形成するという極めて簡素な構成により、製造工程及び製造コストの増加を招くことなく記憶ノードの容量を大幅に増加させ、ソフトエラーの十分な低減が実現する。従って、ＳＲＡＭの更なる微細化の要請にも充分応えることができる。
【００１２】
―本発明を適用した具体的な実施形態―
以下、上述した本発明の基本骨子を踏まえて、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。
図１は、本実施形態によるＳＲＡＭのメモリセルの結線構成を示す回路図である。
【００１３】
図１に示すように、本実施形態のＳＲＡＭメモリセル１は、一対のＣＭＯＳインバータＩＶ１，ＩＶ２と、第１及び第２のアクセストランジスタ（トランスファトランジスタ）ＡＴ１，ＡＴ２とを備えており、ＣＭＯＳインバータＩＶ１，ＩＶ２の各端子に高電位ＶDDを供給するＶDDノードＶDDＮ及び低電位ＶSS（接地電位）を供給するＶSSノードＶSSＮが設けられている。
【００１４】
ＣＭＯＳインバータＩＶ１は、Ｐ型ＭＯＳトランジスタである第１の負荷トランジスタＬＴ１と、Ｎ型ＭＯＳトランジスタである第１の駆動トランジスタＤＴ１とがゲートを共通の第１のゲート配線ＧＷ１とされており、第１の記憶ノードＳＮ１が設けられて構成されている。即ち、第１のゲート配線ＧＷ１は、第１の負荷トランジスタＬＴ１のゲート端子ＬＧＴ１と、第１の駆動トランジスタＤＴ１のゲート端子ＤＧＴ１とを接続している。
【００１５】
同様に、ＣＭＯＳインバータＩＶ２は、Ｐ型ＭＯＳトランジスタである第２の負荷トランジスタＬＴ２と、Ｎ型ＭＯＳトランジスタである第２の駆動トランジスタＤＴ２とがゲートを共通の第２のゲート配線ＧＷ２とされており、第２の記憶ノードＳＮ２が設けられて構成されている。即ち、第２のゲート配線ＧＷ２は、第２の負荷トランジスタＬＴ２のゲート端子ＬＧＴ２と、第２の駆動トランジスタＤＴ２のゲート端子ＤＧＴ２とを接続している。
【００１６】
そして、第１の記憶ノードＳＮ１と第２のゲート配線ＧＷ２とが第１のシェアードコンタクト（Shared Contact）プラグＳＣＰ１により接続されるとともに、第２の記憶ノードＳＮ２と第１のゲート配線ＧＷ１とが第２のシェアードコンタクトプラグＳＣＰ２により接続されて、ＣＭＯＳインバータＩＶ１，ＩＶ２が結線される。このように交差結合されたＣＭＯＳインバータＩＶ１，ＩＶ２により、第１及び第２の記憶ノードＳＮ１，ＳＮ２の電位は、互いに相補なレベル、即ちＶDDレベル（以下、「Ｈレベル」とも称する）又はＶSSレベル（以下、「Ｌレベル」とも称する）の一方ずつに設定される。
【００１７】
本実施形態では、図２〜図９を用いて後述するように、第１の記憶ノードＳＮ１とのみ接続された孤立パターンである第１の導電層ＣＬ１と、第２の記憶ノードＳＮ２とのみ接続された孤立パターンである第２の導電層ＣＬ２とがそれぞれ付加形成されている。第１の導電層ＣＬ１の付加により、第１の導電層ＣＬ１とＶDDノードＶDDＮとの間、及び第１の導電層ＣＬ１とＶSSノードＶSSＮとの間が容量結合し、それぞれ寄生容量ＣDD１，ＣSS１が生じている。同様に、第２の導電層ＣＬ２の付加により、第２の導電層ＣＬ２とＶDDノードＶDDＮとの間、及び第２の導電層ＣＬ２とＶSSノードＶSSＮとの間が容量結合し、それぞれ寄生容量ＣDD２，ＣSS２が生じている。更に、第１の導電層ＣＬ１と第２の導電層ＣＬ２との間でも容量結合し、寄生容量Ｃ12が生じている。本実施形態では、２つの孤立パターンを示したが、常に２つの孤立パターンを形成する必要はなく、片方の記憶ノードにのみ孤立パターンを形成してもよい。
【００１８】
第１の記憶ノードＳＮ１には、ＮＭＯＳトランジスタである第１のアクセストランジスタＡＴ１が接続され、第２の記憶ノードＳＮ２には、ＮＭＯＳトランジスタである第２のアクセストランジスタＡＴ２が接続されている。第１のアクセストランジスタＡＴ１の第１のゲート配線ＡＧ１と第１のワード線ＷＬ１とが、第２のアクセストランジスタＡＴ２の第２のゲート配線ＡＧ２と第２のワード線ＷＬ２とがそれぞれ接続されている。第１及び第２のワード線ＷＬ１，ＷＬ２は接続して共通のワード線としても良い。また、第１のアクセストランジスタＡＴ１の一端に第１のビット線ＢＬ１が、第２のアクセストランジスタＡＴ２の一端に第２のビット線ＢＬ２がそれぞれ接続されている。
【００１９】
上記のように構成されたＳＲＡＭメモリセルでは、第１及び第２のワード線ＷＬ１，ＷＬ２の活性化（Ｈレベル）期間において、相補的な第１及び第２のビット線ＢＬ１，ＢＬ２をそれぞれ介して、第１及び第２の記憶ノードＳＮ１，ＳＮ２へのデータの書き込み又はデータの読み出しが実行される。第１及び第２のワード線ＷＬ１，ＷＬ２の非活性化（Ｌレベル）期間において、第１及び第２の記憶ノードＳＮ１，ＳＮ２へ一旦書込まれたデータは、交差結合された２個のインバータＩＶ１，ＩＶ２によって安定的に保持される。
【００２０】
図１のＳＲＡＭメモリセル１は、例えば図２及び図３のような積層構成を採る。以下、ＳＲＡＭメモリセル１の積層構成について、図２及び図３と共に図４〜図９の各平面図を用いて、製造プロセスに従って説明する。以下の説明では、１つのＳＲＡＭメモリセル１に着目して、その構成要素について述べる。従って、着目する１つのＳＲＡＭメモリセル１以外の構成要素については、図示はするが図面に符号等は付さない。
【００２１】
また、図２が図４〜図９の破線Ｉ−Ｉ'に沿った断面を、図３が図４〜図９の破線ＩＩ−ＩＩ'に沿った断面をそれぞれ示す。ここで、シリコン基板と第１配線層との間、積層される各配線層間にはそれぞれ層間絶縁膜が存するが、図示の便宜上、これらを分けて描画せず、明細書内では単に「層間絶縁膜」として統一記載する。また、図７では第２配線層から上層のみを、図８では第３配線層から上層のみを、図９では第４配線層から上層のみをそれぞれ示す。
【００２２】
初めに、図２、図３及び図４に示すように、各種のトランジスタ等を形成する。
詳細には、先ず、例えばシリコン基板１０の素子分離領域に所定の素子分離法、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、各活性領域、ここでは活性領域ＡＲ１〜ＡＲ６を画定する。
【００２３】
次に、活性領域ＡＲ１〜ＡＲ６の表層に、リソグラフィープロセスによりＰ型不純物及びＮ型不純物がそれぞれ所定部位に分けてイオン注入する。Ｐ型（Ｎ型）不純物をイオン注入する際には、Ｎ型（Ｐ型）不純物の導入部分を覆うようにレジストマスクを形成してイオン注入する。これらのイオン注入により、シリコン基板１０にＰ型ウェル領域２０ａ，Ｎ型ウェル領域２０ｂがそれぞれ形成される。
【００２４】
次に、シリコン基板１０上にゲート絶縁膜１２を介して各種ゲート配線、ここではＣＭＯＳインバータＩＶ１の第１のゲート配線ＧＷ１、ＣＭＯＳインバータＩＶ２の第２のゲート配線ＧＷ２、第１のアクセストランジスタＡＴ１の第１のゲート配線ＡＧ１、第２のアクセストランジスタＡＴ２の第２のゲート配線ＡＧ２をそれぞれ形成する。
次に、活性領域ＡＲ１〜ＡＲ６における各ゲート配線の両側にそれぞれＰ型不純物及びＮ型不純物を適宜イオン注入し、それぞれエクステンション領域１３（便宜上、全てのトランジスタについて同符号を付す。）を形成する。
次に、各ゲート配線の両側面にサイドウォール絶縁膜１６を形成した後、再びＰ型不純物及びＮ型不純物を適宜イオン注入し、エクステンション領域１３と接合されたソース／ドレイン領域１４（便宜上、全てのトランジスタについて同符号を付す。）を形成する。
その後、サリサイドプロセスを適宜行い、ゲート配線上及びソース／ドレイン領域上にシリサイド層１５を形成する。
【００２５】
以上により、各種トランジスタ、ここでは、第１の負荷トランジスタＬＴ１及び第１の駆動トランジスタＤＴ１からなるＣＭＯＳインバータＩＶ１、第２の負荷トランジスタＬＴ２及び第２の駆動トランジスタＤＴ２からなるＣＭＯＳインバータＩＶ２、第１のアクセストランジスタＡＴ１、及び第２のアクセストランジスタＡＴ２が形成される。
【００２６】
続いて、図２、図３及び図５に示すように、各種のコンタクトプラグ及び第１配線層Ｍ１を形成する。
【００２７】
詳細には、先ず、層間絶縁膜を形成し、導電プラグとして、例えばＷプラグを形成する。
ＣＭＯＳインバータＩＶ１については、第１の駆動トランジスタＤＴ１の各ソース／ドレイン領域１４にコンタクトプラグＣＰ１，ＣＰ２が、第１の負荷トランジスタＬＴ１の一方のソース／ドレイン領域１４にコンタクトプラグＣＰ３が、他方のソース／ドレイン領域１４に第１のシェアードコンタクトプラグＳＣＰ１が、第１のゲート配線ＧＷ１に第２のシェアードコンタクトプラグＳＣＰ２がそれぞれ形成される。
ＣＭＯＳインバータＩＶ２については、第２の駆動トランジスタＤＴ２の各ソース／ドレイン領域１４にコンタクトプラグＣＰ４，ＣＰ５が、第２の負荷トランジスタＬＴ２の一方のソース／ドレイン領域１４にコンタクトプラグＣＰ６が、他方のソース／ドレイン領域１４に第２のシェアードコンタクトプラグＳＣＰ２が、第２のゲート配線ＧＷ２に第１のシェアードコンタクトプラグＳＣＰ１がそれぞれ形成される。
ここで、第１のシェアードコンタクトプラグＳＣＰ１は、第１の負荷トランジスタＬＴ１のソース／ドレイン領域１４と、第２のゲート配線ＧＷ２とを接続する。また、第２のシェアードコンタクトプラグＳＣＰ２は、第２の負荷トランジスタＬＴ２のソース／ドレイン領域１４と、第１のゲート配線ＧＷ１とを接続する。
【００２８】
第１のアクセストランジスタＡＴ１については、一方のソース／ドレイン領域１４にコンタクトプラグＣＰ２が、他方のソース／ドレイン領域１４にコンタクトプラグＣＰ７が、第１のゲート配線ＡＧ１にコンタクトプラグＣＰ８がそれぞれ形成される。
第２のアクセストランジスタＡＴ２については、一方のソース／ドレイン領域１４にコンタクトプラグＣＰ４が、他方のソース／ドレイン領域１４にコンタクトプラグＣＰ９が、第２のゲート配線ＡＧ２にコンタクトプラグＣＰ１０が、それぞれリソグラフィー及びドライエッチングからなる同一プロセスで形成される。
【００２９】
次に、第１配線層Ｍ１を形成する。第１配線層Ｍ１を構成する各配線層は、いわゆるダマシン法、ここではシングルダマシン法により、銅又は銅合金を含有する導電材料を用いて形成される。シングルダマシン法は、配線のみ形成する手法である。ここでは銅又は銅合金を含有する導電材料をダマシン法を用いて形成する実施形態を示すが、Ａｌ層を堆積させた後にエッチングにより配線を形成してもよい。
【００３０】
具体的には、コンタクトプラグＣＰ１と接続される配線層Ｍ１１、コンタクトプラグＣＰ２及び第１のシェアードコンタクトプラグＳＣＰ１と接続される配線層である第１の記憶ノードＳＮ１、コンタクトプラグＣＰ３と接続される配線層Ｍ１３、コンタクトプラグＣＰ４及び第２のシェアードコンタクトプラグＳＣＰ２と接続される配線層である第２の記憶ノードＳＮ２、コンタクトプラグＣＰ５と接続される配線層Ｍ１５、コンタクトプラグＣＰ６と接続される配線層Ｍ１６、コンタクトプラグＣＰ７と接続される配線層Ｍ１７、コンタクトプラグＣＰ８と接続される配線層Ｍ１８、コンタクトプラグＣＰ９と接続される配線層Ｍ１９、コンタクトプラグＣＰ１０と接続される配線層Ｍ１０が、それぞれシングルダマシン法による同一プロセスで形成される。
【００３１】
続いて、図２、図３及び図６に示すように、第２配線層Ｍ２を形成する。
第２配線層Ｍ２を構成する各配線層は、ダマシン法、ここではデュアルダマシン法により、銅又は銅合金を含有する導電材料を用いて形成される。デュアルダマシン法は、配線部及びこれと接続されるビア部を同一プロセスで形成する手法である。本発明はダマシン法に限定されるものではなく、エッチングを用いて配線を形成してもよい。
【００３２】
詳細には、配線層Ｍ１１と接続される配線層Ｍ２１、第１の記憶ノードＳＮ１とのみビア部で接続される孤立パターンＭ２２、配線層Ｍ１３及び配線層Ｍ１６とそれぞれビア部で接続され、ＶDDノードＶDDＮを構成する帯状の配線層Ｍ２３、第２の記憶ノードＳＮ２とのみビア部で接続される孤立パターンＭ２４、配線層Ｍ１５とビア部で接続される配線層Ｍ２５、配線層Ｍ１７とビア部で接続される配線層Ｍ２７、配線層Ｍ１８とビア部で接続される配線層Ｍ２８、配線層Ｍ１９とビア部で接続される配線層Ｍ２９、配線層Ｍ１０とビア部で接続される配線層Ｍ２０が、それぞれ同一層に形成される。
【００３３】
第２配線層Ｍ２では、孤立パターンＭ２２と、ＶSSノードの一部となる配線層Ｍ２１との間、及びＶDDノードを構成する配線層Ｍ２３との間で層間絶縁膜を介してそれぞれ容量結合し、寄生容量が生じている。
同様に、孤立パターンＭ２４と、ＶSSノードの一部となる配線層Ｍ２５との間、及びＶDDノードを構成する配線層Ｍ２３との間で層間絶縁膜を介してそれぞれ容量結合し、寄生容量が増加する。
【００３４】
ここで、第２配線層Ｍ２において、孤立パターンＭ２２とビット線の一部となる配線層Ｍ２７との距離ａは、孤立パターンＭ２２とＶSSノードの一部となる配線層Ｍ２１との距離ｂ及び孤立パターンＭ２２とＶDDノードを構成する配線層Ｍ２３との距離ｃよりも大きくなるようにレイアウトが構成されている。
同様に、孤立パターンＭ２４とビット線の一部となる配線層Ｍ２９との距離ａは、孤立パターンＭ２４とＶSSノードの一部となる配線層Ｍ２５との距離ｂ及び孤立パターンＭ２２とＶDDノードを構成する配線層Ｍ２３との距離ｃよりも大きくなるようにレイアウトが構成されている。
このように、ビット線の一部となる配線層Ｍ２７，Ｍ２９から孤立パターンＭ２２，Ｍ２４を可及的に離間させることにより、ビット線の寄生容量を低減させることができる。
【００３５】
続いて、図２、図３及び図７に示すように、第３配線層Ｍ３を形成する。
第３配線層Ｍ３を構成する各配線層は、ダマシン法などにより、銅、銅合金又はＡｌを含有する導電材料を用いて形成される。
【００３６】
詳細には、配線層Ｍ２１とビア部で接続される配線層Ｍ３１、孤立パターンＭ２２とのみビア部で接続される孤立パターンＭ３２、孤立パターンＭ２４とのみビア部で接続される孤立パターンＭ３４、配線層Ｍ２５とビア部で接続される配線層Ｍ３５、配線層Ｍ２７とビア部で接続される配線層Ｍ３７、配線層Ｍ２８とビア部で接続される配線層Ｍ３８、配線層Ｍ２９とビア部で接続される配線層Ｍ３９、配線層Ｍ２０とビア部で接続される配線層Ｍ３０が、それぞれ同一層に形成される。これらは例えば同一のダマシンプロセスで形成することができる。
【００３７】
本実施形態では、孤立パターンＭ２２，Ｍ３２から第１の記憶ノードＳＮ１とのみ接続された孤立形状の第１の導電層ＣＬ１が、孤立パターンＭ２４，Ｍ３４から第２の記憶ノードＳＮ２とのみ接続された孤立形状の第２の導電層ＣＬ２がそれぞれ構成される。
ここで、配線層Ｍ３１，Ｍ３５は、孤立パターンＭ２２，Ｍ２４と可及的に接近するように、ここでは延在部分を有する形状とされた配線接続層である。
【００３８】
第３配線層Ｍ３では、孤立パターンＭ３２と、ＶSSノードの一部となる配線層Ｍ３１との間、及びＶSSノードの一部となる配線層Ｍ３５との間で層間絶縁膜を介してそれぞれ容量結合し、寄生容量が生じている。
同様に、孤立パターンＭ３４と、ＶSSノードの一部となる配線層Ｍ３１との間、及びＶSSノードの一部となる配線層Ｍ３５との間で層間絶縁膜を介してそれぞれ容量結合し、寄生容量が生じている。
更に、孤立パターンＭ３２と孤立パターンＭ３４との間でも層間絶縁膜を介して容量結合し、寄生容量が増加する。
【００３９】
ここで、第３配線層Ｍ３において、ビット線の一部となる配線層Ｍ３７とＶSSノードの一部となる配線層Ｍ３５との距離ａは、孤立パターンＭ３２とＶSSノードの一部となる配線層Ｍ３１，Ｍ３５との距離ｂ及び孤立パターンＭ３２と孤立パターンＭ３４との距離ｃよりも大きくなるようにレイアウトが構成されている。
同様に、ビット線の一部となる配線層Ｍ３９とＶSSノードの一部となる配線層Ｍ３１との距離ａは、孤立パターンＭ３４とＶSSノードの一部となる配線層Ｍ３１，Ｍ３５との距離ｂ及び孤立パターンＭ３４と孤立パターンＭ３２との距離ｃよりも大きくなるようにレイアウトが構成されている。
このように、ビット線の一部となる配線層Ｍ３７，Ｍ３９から孤立パターンＭ３２，Ｍ３４を可及的に離間させることにより、ビット線の寄生容量を低減させることができる。
【００４０】
続いて、図２、図３及び図８に示すように、第４配線層Ｍ４を形成する。
第４配線層Ｍ４を構成する各配線層は、により、銅、銅合金又はＡｌを含有する導電材料を用いて形成される。
【００４１】
詳細には、配線層Ｍ３１及び配線層Ｍ３７上を層間絶縁膜を介して延在し、配線層Ｍ３７とビア部で接続されて第１のビット線ＢＬ１を構成する帯状の配線層Ｍ４１、配線層Ｍ３１，Ｍ３５の一部及び孤立パターンＭ３２，Ｍ３４の一部を覆い、配線層Ｍ３１，Ｍ３５とそれぞれビア部で接続され、ＶSSノードＶSSＮを構成する帯状の配線層Ｍ４２、配線層Ｍ３８とビア部で接続される配線層Ｍ４３、配線層Ｍ３９上を層間絶縁膜を介して延在し、配線層Ｍ３９とビア部で接続されて第２のビット線ＢＬ２を構成する帯状の配線層Ｍ４４、配線層Ｍ３０とビア部で接続される配線層Ｍ４５が、それぞれ同一層に形成される。
【００４２】
第４配線層Ｍ４では、第３配線層Ｍ３の孤立パターンＭ３２と配線層Ｍ４２との間で、平面視で重畳する部分において層間絶縁膜を介して容量結合し、寄生容量が生じている。
同様に、第３配線層Ｍ３の孤立パターンＭ３４と配線層Ｍ４２との間で、平面視で重畳する部分において層間絶縁膜を介して容量結合し、寄生容量が生じている。
【００４３】
以上のように、本実施形態では、第１の記憶ノードＳＮ１が、これと接続された孤立パターンＭ２２，Ｍ３２からなる第１の導電層ＣＬ１により、層間絶縁膜を介してＶDDノードＶDDＮ及びＶSSノードＶSSＮと容量結合し、それぞれ寄生容量ＣDD１，ＣSS１が生じている。
同様に、第２の記憶ノードＳＮ２が、これと接続された孤立パターンＭ２４，Ｍ３４からなる第２の導電層ＣＬ２により、層間絶縁膜を介してＶDDノードＶDDＮ及びＶSSノードＶSSＮと容量結合し、それぞれ寄生容量ＣDD２，ＣSS２が生じている。
【００４４】
続いて、図２、図３及び図９に示すように、第５配線層Ｍ５を形成する。
第５配線層Ｍ５を構成する各配線層は、により、銅、銅合金又はＡｌを含有する導電材料を用いて形成される。
【００４５】
詳細には、第１及び第２のビット線を構成する配線層Ｍ４１，Ｍ４４と直交するように第４配線層Ｍ４と層間絶縁膜を介して延在し、例えば配線層Ｍ４３，Ｍ４５とそれぞれビア部で接続されてワード線ＷＬ（ＷＬ１，ＷＬ２が共通とされる。）を構成する帯状の配線層５１が形成される。
ここで、第１及び第２の導電層ＣＬ１，ＣＬ２と配線層５１との間に配線層Ｍ４２を介在させることにより、ワード線の電位変化による第１及び第２の記憶ノードＳＮ１，ＳＮ２への影響が遮断される。これにより、第１及び第２の記憶ノードＳＮ１，ＳＮ２の安定した容量結合が得られる。
【００４６】
しかる後、ダマシン法による第６配線層Ｍ６及び第７配線層Ｍ７の形成、及びアルミニウムを含有する導電材料を用いた第８配線層Ｍ８のＡｌ配線の形成、及び保護膜の形成等の諸工程を経て、本実施形態によるＳＲＡＭメモリセルを完成させる。ここで、第７配線層Ｍ７及び第８配線層Ｍ８は、電源線又は配線間容量を用いたキャパシタとして使用される。
【００４７】
ここで、本実施形態では、シリコン基板にＳＲＡＭメモリセルと共にＭＯＳトランジスタやＣＭＯＳインバータ等を備えたロジック回路を搭載する。
この場合、ロジック回路の形成プロセスを利用して、第１及び第２の導電層ＣＬ１，ＣＬ２等を含むＳＲＡＭメモリセルをＳＲＡＭメモリセルと共に、各々同一工程で形成することができる。
【００４８】
図１０は、本実施形態によるＳＲＡＭメモリセルと共にロジック回路が搭載されてなる半導体チップの概略構成を示す断面図である。図１１では、左図がロジック回路部２の概略断面、右図がＳＲＡＭメモリセル１の概略断面（図２と同一図）を示している。
ロジック回路部２では、ＳＲＡＭメモリセルの各種トランジスタと同様のＭＯＳトランジスタ１０１，１０２等を備えており、ＳＲＡＭメモリセルのコンタクトプラグＣＰ１〜ＣＰ１０及びシェアードコンタクトプラグＳＣＰ１，ＳＣＰ２と同一工程において、コンタクトプラグ１０３が形成される。
【００４９】
そして、ＳＲＡＭメモリセル１の第１配線層Ｍ１〜第８配線層Ｍ８の各配線層等とそれぞれ同一工程により、ロジック回路部２の第１配線層Ｍ１〜第８配線層Ｍ８が形成される。
【００５０】
以上説明したように、各ＣＭＯＳインバータＩＶ１，ＩＶ２の第１及び第２の記憶ノードＳＮ１，ＳＮ２と電気的に接続されるように、各記憶ノードの上層部分にそれぞれ第１及び第２の導電層ＣＬ１，ＣＬ２を配置する。当該上層部分やその隣接層部分には、ＶDDノードＶDDＮやＶSSノードＶSSＮが配置されており、第１及び第２の導電層ＣＬ１，ＣＬ２とＶDDノードＶDDＮ及びＶSSノードＶSSＮ層との間、及び第１及び第２の導電層ＣＬ１，ＣＬ２同士で容量結合して寄生容量が生じる。この構成により、第１及び第２の記憶ノードＳＮ１，ＳＮ２の容量が増加することになる。
【００５１】
第１及び第２の導電層ＣＬ１，ＣＬ２は、同一のシリコン基板１０において、ＳＲＡＭメモリセルと共に形成されるロジック回路部２の配線層の一部と同一層に同一工程で形成することができる。
また、配線層Ｍ４２と電気的に接続され、孤立パターンＭ３２，Ｍ３４に隣接するように配線接続層として配線層Ｍ３１，Ｍ３５の一部を配置する。この構成により、孤立パターンＭ３２，Ｍ３４は配線層Ｍ４２と共に配線層Ｍ３１，Ｍ３５とも容量結合し、第１及び第２の記憶ノードＳＮ１，ＳＮ２が更に増加することになる。
【００５２】
このように本実施形態では、第１及び第２の記憶ノードＳＮ１，ＳＮ２と電気的に接続される第１及び第２の導電層ＣＬ１，ＣＬ２や、配線層Ｍ４２と接続される配線層Ｍ３１，Ｍ３５を、例えばロジック回路の配線層の一部を形成するプロセスを利用して形成するという極めて簡素な構成により、製造工程及び製造コストの増加を招くことなく第１及び第２の記憶ノードＳＮ１，ＳＮ２の容量を大幅に増加させ、ソフトエラーの十分な低減が実現する。従って、ＳＲＡＭの更なる微細化の要請にも充分応えることができる。
【００５３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５４】
（付記１）第１のｎ型トランジスタと、
第１のｐ型トランジスタと、
前記第１のｎ型トランジスタの第１のドレインと前記第１のｐ型トランジスタの第２のドレインとを接続する第１の接続部を有する第１の配線層と、
前記第１の接続部と電気的に接続された第１の導電部を有する第２の配線層と
を含むことを特徴とする半導体記憶装置。
【００５５】
（付記２）前記第２の配線層は、前記第１の導電部と電気的に分離された第１の配線を更に含むことを特徴とする付記１に記載の半導体記憶装置。
【００５６】
（付記３）前記第２の配線層は、前記第１の配線層の上層であることを特徴とする付記１又は２に記載の半導体記憶装置。
【００５７】
（付記４）前記第１の配線は、電源線であることを特徴とする付記１〜３のいずれか１項に記載の半導体記憶装置。
【００５８】
（付記５）前記第２の配線層は、前記第１の配線と電気的に接続された第２の配線を更に含み、
前記第１の導電部と前記第２の配線との距離は、前記第１の導電部と前記第１の配線との距離よりも小さいことを特徴とする付記１〜４のいずれか１項に記載の半導体記憶装置。
【００５９】
（付記６）第１のビット線を更に含み、前記第１の導電部と前記第１の配線との距離よりも、前記第１の導電部と前記第１のビット線との距離が大きいことを特徴とする付記１〜５のいずれか１項に記載の半導体記憶装置。
【００６０】
（付記７）前記第１の配線は、銅を含む配線であることを特徴とする付記１〜６のいずれか１項に記載の半導体記憶装置。
【００６１】
（付記８）第２のｎ型トランジスタと、
第２のｐ型トランジスタと、
前記第１の配線層に形成され、前記第２のｎ型トランジスタの第３のドレインと前記第２のｐ型トランジスタの第４のドレインとを接続する第２の接続部と、
前記第２の配線層に形成され、前記第２の接続部と電気的に接続された第２の導電部と
を更に含むことを特徴とする付記１〜７のいずれか１項に記載の半導体記憶装置。
【００６２】
（付記９）第２のビット線を更に含み、
前記第２の導電部と前記第１の配線部との距離よりも、前記第２の導電部と前記第２のビット線との距離が大きいことを特徴とする付記６〜８のいずれか１項に記載の半導体記憶装置。
【００６３】
（付記１０）前記第２の導電部は、前記第２の接続部より上層に形成されることを特徴とする付記８又は９に記載の半導体記憶装置。
【００６４】
（付記１１）前記第１の導電部と前記第２の導電部とが隣接して配置されることを特徴とする付記８〜１０のいずれか１項に記載の半導体記憶装置。
【００６５】
（付記１２）ロジック回路を更に含み、
前記第１の導電部が前記ロジック回路の第３の配線の同一層に形成されていることを特徴とする付記１〜７のいずれか１項に記載の半導体記憶装置。
【００６６】
（付記１３）ロジック回路を更に含み、
前記第１の導電部及び前記第２の導電部が前記ロジック回路の第３の配線と同一層に形成されていることを特徴とする付記８〜１１のいずれか１項に記載の半導体記憶装置。
【００６７】
（付記１４）前記半導体記憶装置はＳＲＡＭであることを特徴とする付記１〜１３のいずれか１項に記載の半導体記憶装置。
【００６８】
（付記１５）半導体基板上に第１のｎ型トランジスタ及び第１のｐ型トランジスタを形成する工程と、
前記第１のｎ型トランジスタの第１のドレインと、第１のｐ型トランジスタの第２のドレインとを接続する接続部を形成する工程と、
前記接続部上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜内に導電プラグを形成する工程と、
前記第１の絶縁膜上に前記導電プラグに接する第１の導電部と、前記第１の導電部と電気的に分離された第１の配線とを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００６９】
（付記１６）前記第１の導電部及び第１の配線を形成する工程は、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に第１の開口と第２の開口とを形成する工程と、
前記第１の開口と前記第２の開口とに導電部材を埋め込み、前記第１の開口内に前記第１の導電部を形成し、前記第２の開口内に前記第１の配線を形成する工程とを有することを特徴とする付記１５に記載の半導体装置の製造方法。
【００７０】
（付記１７）第１のインバータと第２のインバータとを有するＳＲＡＭの製造方法において、
前記第１のインバータの第１の入力部と、前記第２のインバータの第１の出力部とを接続する第１の接続部を形成する工程と、
前記第１の接続部上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記第１の接続部に達する第１の開口と、前記第１の開口とは分離した第２の開口とを形成する工程と、
前記第１の開口と前記第２の開口とに導電部材を埋め込み、前記第１の開口内に前記第１の接続部に電気的に接続される第１の導電部を形成するとともに、前記第２の開口内に前記第１の導電部と容量結合する第１の配線を形成する工程と
を含むことを特徴とするＳＲＡＭの製造方法。
【００７１】
（付記１８）前記第１の接続部を形成する工程において、
前記第２のインバータの第２の入力部と、前記第１インバータの第２の出力部とを接続する第２の接続部を更に形成することを特徴とする付記１７に記載のＳＲＡＭの製造方法。
【００７２】
（付記１９）前記第１の開口を形成する工程において、前記第１の絶縁膜に、前記第２の接続部に達し、前記第１の開口及び前記第２の開口とは分離した第３の開口を更に形成し、
前記第１の導電部を形成する工程において、前記第３の開口内に前記導電部材を埋め込み、前記第２の接続部に電気的に接続される第２の導電部を更に形成することを特徴とする付記１８に記載のＳＲＡＭの製造方法。
【図面の簡単な説明】
【００７３】
【図１】本実施形態によるＳＲＡＭメモリセルの結線構成を示す回路図である。
【図２】本実施形態によるＳＲＡＭメモリセルの概略構成を示す断面図である。
【図３】本実施形態によるＳＲＡＭメモリセルの概略構成を示す断面図である。
【図４】本実施形態によるＳＲＡＭメモリセルの製造工程を示す平面図である。
【図５】図４に引き続き、本実施形態によるＳＲＡＭメモリセルの製造工程を示す平面図である。
【図６】図５に引き続き、本実施形態によるＳＲＡＭメモリセルの製造工程を示す平面図である。
【図７】図６に引き続き、本実施形態によるＳＲＡＭメモリセルの製造工程を示す平面図である。
【図８】図７に引き続き、本実施形態によるＳＲＡＭメモリセルの製造工程を示す平面図である。
【図９】図８に引き続き、本実施形態によるＳＲＡＭメモリセルの製造工程を示す平面図である。
【図１０】本実施形態によるＳＲＡＭメモリセルと共にロジック回路が搭載されてなる半導体チップの概略構成を示す断面図である。
【符号の説明】
【００７４】
１ ＳＲＡＭメモリセル
２ ロジック回路部
１０ シリコン基板
１１ 素子分離構造
１２ ゲート絶縁膜
１３ エクステンション領域
１４ ソース／ドレイン領域
１５ シリサイド層
１６ サイドウォール絶縁膜
２０ａ，２０ｂ ウェル領域
ＩＶ１，ＩＶ２ ＣＭＯＳインバータ
ＡＴ１，ＡＴ２ アクセストランジスタ
ＶDDＮ ＶDDノード
ＶSSＮ ＶSSノード
ＬＴ１，ＬＴ２ 負荷トランジスタ
ＤＴ１，ＤＴ２ 駆動トランジスタ
ＳＮ１，ＳＮ２ 記憶ノード
ＧＷ１，ＧＷ２ ゲート配線
ＬＧＴ１，ＤＧＴ１，ＬＧＴ２，ＤＧＴ２ ゲート端子
ＳＣＰ１，ＳＣＰ２ シェアードコンタクトプラグ
ＣＬ１，ＣＬ２ 導電層
ＷＬ１，ＷＬ２ ワード線
ＢＬ１，ＢＬ２ ビット線
ＣＰ１〜ＣＰ１０，１０３ コンタクトプラグ
Ｍ２２，Ｍ２４，Ｍ３２，Ｍ３４ 孤立パターン
【特許請求の範囲】
【請求項１】
第１のｎ型トランジスタと、
第１のｐ型トランジスタと、
前記第１のｎ型トランジスタの第１のドレインと前記第１のｐ型トランジスタの第２のドレインとを接続する第１の接続部を有する第１の配線層と、
前記第１の接続部と電気的に接続された第１の導電部を有する第２の配線層と
を含むことを特徴とする半導体記憶装置。
【請求項２】
前記第２の配線層は、前記第１の導電部と電気的に分離された第１の配線を更に含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の配線層は、前記第１の配線層の上層であることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１の配線は、電源線であることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
第１のビット線を更に含み、前記第１の導電部と前記第１の配線との距離よりも、前記第１の導電部と前記第１のビット線との距離が大きいことを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
半導体基板上に第１のｎ型トランジスタ及び第１のｐ型トランジスタを形成する工程と、
前記第１のｎ型トランジスタの第１のドレインと、第１のｐ型トランジスタの第２のドレインとを接続する接続部を形成する工程と、
前記接続部上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜内に導電プラグを形成する工程と、
前記第１の絶縁膜上に前記導電プラグに接する第１の導電部と、前記第１の導電部と電気的に分離された第１の配線とを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の導電部及び第１の配線を形成する工程は、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に第１の開口と第２の開口とを形成する工程と、
前記第１の開口と前記第２の開口とに導電部材を埋め込み、前記第１の開口内に前記第１の導電部を形成し、前記第２の開口内に前記第１の配線を形成する工程とを有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
第１のインバータと第２のインバータとを有するＳＲＡＭの製造方法において、
前記第１のインバータの第１の入力部と、前記第２のインバータの第１の出力部とを接続する第１の接続部を形成する工程と、
前記第１の接続部上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記第１の接続部に達する第１の開口と、前記第１の開口とは分離した第２の開口とを形成する工程と、
前記第１の開口と前記第２の開口とに導電部材を埋め込み、前記第１の開口内に前記第１の接続部に電気的に接続される第１の導電部を形成するとともに、前記第２の開口内に前記第１の導電部と容量結合する第１の配線を形成する工程と
を含むことを特徴とするＳＲＡＭの製造方法。
【請求項９】
前記第１の接続部を形成する工程において、
前記第２のインバータの第２の入力部と、前記第１インバータの第２の出力部とを接続する第２の接続部を更に形成することを特徴とする請求項８に記載のＳＲＡＭの製造方法。
【請求項１０】
前記第１の開口を形成する工程において、前記第１の絶縁膜に、前記第２の接続部に達し、前記第１の開口及び前記第２の開口とは分離した第３の開口を更に形成し、
前記第１の導電部を形成する工程において、前記第３の開口内に前記導電部材を埋め込み、前記第２の接続部に電気的に接続される第２の導電部を更に形成することを特徴とする請求項９に記載のＳＲＡＭの製造方法。
【請求項１】
第１のｎ型トランジスタと、
第１のｐ型トランジスタと、
前記第１のｎ型トランジスタの第１のドレインと前記第１のｐ型トランジスタの第２のドレインとを接続する第１の接続部を有する第１の配線層と、
前記第１の接続部と電気的に接続された第１の導電部を有する第２の配線層と
を含むことを特徴とする半導体記憶装置。
【請求項２】
前記第２の配線層は、前記第１の導電部と電気的に分離された第１の配線を更に含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の配線層は、前記第１の配線層の上層であることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１の配線は、電源線であることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
第１のビット線を更に含み、前記第１の導電部と前記第１の配線との距離よりも、前記第１の導電部と前記第１のビット線との距離が大きいことを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
半導体基板上に第１のｎ型トランジスタ及び第１のｐ型トランジスタを形成する工程と、
前記第１のｎ型トランジスタの第１のドレインと、第１のｐ型トランジスタの第２のドレインとを接続する接続部を形成する工程と、
前記接続部上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜内に導電プラグを形成する工程と、
前記第１の絶縁膜上に前記導電プラグに接する第１の導電部と、前記第１の導電部と電気的に分離された第１の配線とを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の導電部及び第１の配線を形成する工程は、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に第１の開口と第２の開口とを形成する工程と、
前記第１の開口と前記第２の開口とに導電部材を埋め込み、前記第１の開口内に前記第１の導電部を形成し、前記第２の開口内に前記第１の配線を形成する工程とを有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
第１のインバータと第２のインバータとを有するＳＲＡＭの製造方法において、
前記第１のインバータの第１の入力部と、前記第２のインバータの第１の出力部とを接続する第１の接続部を形成する工程と、
前記第１の接続部上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記第１の接続部に達する第１の開口と、前記第１の開口とは分離した第２の開口とを形成する工程と、
前記第１の開口と前記第２の開口とに導電部材を埋め込み、前記第１の開口内に前記第１の接続部に電気的に接続される第１の導電部を形成するとともに、前記第２の開口内に前記第１の導電部と容量結合する第１の配線を形成する工程と
を含むことを特徴とするＳＲＡＭの製造方法。
【請求項９】
前記第１の接続部を形成する工程において、
前記第２のインバータの第２の入力部と、前記第１インバータの第２の出力部とを接続する第２の接続部を更に形成することを特徴とする請求項８に記載のＳＲＡＭの製造方法。
【請求項１０】
前記第１の開口を形成する工程において、前記第１の絶縁膜に、前記第２の接続部に達し、前記第１の開口及び前記第２の開口とは分離した第３の開口を更に形成し、
前記第１の導電部を形成する工程において、前記第３の開口内に前記導電部材を埋め込み、前記第２の接続部に電気的に接続される第２の導電部を更に形成することを特徴とする請求項９に記載のＳＲＡＭの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−１４７１７４（Ｐ２００９−１４７１７４Ａ）
【公開日】平成２１年７月２日（２００９．７．２）
【国際特許分類】
【出願番号】特願２００７−３２３９２１（Ｐ２００７−３２３９２１）
【出願日】平成１９年１２月１４日（２００７．１２．１４）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年７月２日（２００９．７．２）
【国際特許分類】
【出願日】平成１９年１２月１４日（２００７．１２．１４）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]