【課題】半導体チップのソフトエラー免疫セル構造を提供する。
【解決手段】ディープＮウェル領域１０７中にメモリデバイスが形成される。メモリデバイスはメモリセルを含む。メモリセルは第１の記憶ノードおよび第２の記憶ノードを含む。メモリセルは、それぞれ第１の記憶ノードおよび第２の記憶ノードと電気的に結合された第１の抵抗および第２の抵抗を含む。メモリセルは、それぞれ第１の記憶ノードおよび第２の記憶ノードと電気的に結合された第１のキャパシタおよび第２のキャパシタを含む。ＩＬＤ層２１９はメモリデバイス上に形成される。ＩＬＤ層２１９は少なくともホウ素を含まない誘電体材料を含む。ＩＭＤ層２２１はＩＬＤ層２１９上に形成される。ＩＭＤ層２２１の誘電率は３より小さい。ポリイミド（Polyimide）層２４０はＩＭＤ層２２１上に形成される。ポリイミド層の厚みは２０μｍより小さい。 （もっと読む）

【課題】放射線に起因するソフトエラーを低減する。
【解決手段】半導体装置は、基板１１上に設けられ、且つ第１側面と第１側面に対向する第２側面とを有する凸状半導体層１２と、凸状半導体層１２上に設けられた第１ゲート絶縁膜１３と、第１ゲート絶縁膜１３上に設けられた第１ゲート電極１４Ａと、第１ゲート電極１４Ａの両側且つ凸状半導体層１２内に夫々設けられた第１及び第２拡散層１５と、第１側面上に設けられた第１絶縁膜１６と、第１ゲート電極１４Ａに接続され、且つ第１及び第２拡散層１５より下側で第１絶縁膜１６の側面上に設けられた第１導電層１７とを含む。 （もっと読む）

【課題】 素子分離領域に埋込み形成される導電材に電位を与えるための専用のコンタクトを必要とすることなくチップ面積の縮小化を図りながらゲート電極の容量を形成することでソフトエラー対策を施すことができるようにする。
【解決手段】 トレンチ２の側溝部２ｂにゲート絶縁膜として第１のシリコン酸化膜３を介して多結晶シリコン膜６を埋込みながらゲート電極配線６としても機能させ、素子分離領域Ｓに埋込み形成される多結晶シリコン膜６およびＮウェルＮｗを両電極としてキャパシタＣ１を構成する。 （もっと読む）

【課題】ＳＲＡＭの蓄積ノード間容量と、アナログ容量を有する素子とを単一の基板上に形成した半導体集積回路装置の性能の向上を図る。
【解決手段】メモリセル形成領域（ＳＲＡＭ）の一対のｎチャネル型ＭＩＳＦＥＴ上の酸化シリコン膜２１中にプラグＰ１を形成し、酸化シリコン膜２１およびプラグＰ１の上部に、一対のｎチャネル型ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとを接続する局所配線ＬＩｃ（Ｍ０ｃ）を形成した後、さらに、この上部に、容量絶縁膜２３および上部電極２４を形成し、また、アナログ容量形成領域（Ａｎａｌｏｇ Ｃａｐａｃｉｔｏｒ）の酸化シリコン膜２１およびこの膜中のプラグＰ１上に、メモリセル形成領域に形成される前記局所配線、容量絶縁膜および上部電極と同一工程で、局所配線ＬＩｃ（Ｍ０ｃ）、容量絶縁膜２３および上部電極２４を形成する。 （もっと読む）

【課題】ソフトエラーの発生を検知することが可能な半導体集積回路装置を提供すること
【解決手段】正規のデータを蓄積する第１メモリ回路１と、正規のデータの値が変化しているか否かを判定する判定情報を蓄積する第２メモリ回路３と、正規のデータの値が変化しているか否かを、判定情報に基づいて判定する判定回路５とを具備する。そして、第２メモリ回路３のデータ蓄積ノードの容量を、第１メモリ回路１のデータ蓄積ノードの容量よりも大きくする。 （もっと読む）

【課題】 低電源電圧でもＳＮＭと書き込みマージンを両立させることができるスタティック型ＲＡＭを備えて半導体集積回路装置を提供する。
【解決手段】 複数のワード線と複数の相補ビット線に対応して設けられた複数のスタティック型メモリセルを備え、上記複数の相補ビット線のそれぞれに接続される複数からなるメモリセル毎に動作電圧を供給する複数のメモリセル電源線を設け、かかるメモリセル電源線に対応してそれぞれ電源電圧を供給する抵抗手段からなる複数の電源供給回路を設け、上記相補ビット線に上記電源電圧に対応したプリチャージ電圧を供給するプリチャージ回路を設け、上記メモリセル電源線は、対応する相補ビット線の書き込み信号が伝えられる結合容量を持つようにする。 （もっと読む）

【課題】 ４つのトランジスタで構成したメモリセルを用いた半導体装置において、リフレッシュを伴わない情報保持と安定した読出し動作、低待機電力を実現すること。
【解決手段】 メモリセルＭＣの記憶ノードＮ１，Ｎ２にキャパシタＣ１，Ｃ２を設け、情報読み出し時には、破壊読み出しをした後に再書き込みを行い、情報保持時には、ビット線ＢＬ，／ＢＬを一定電位に保ち、トランジスタＭＰ１，ＭＰ２を流れるリーク電流により記憶ノードＮ１，Ｎ２の電位を保持する。その際、トランジスタＭＮ１，ＭＮ２のオフ状態でのインピーダンスは、トランジスタＭＰ１，ＭＰ２のオフ状態でのインピーダンスよりも大きくする。さらに、チャネル部が５ｎｍ程度以下のＴＦＴトランジスタを用いて、リーク電流を低減させる。 （もっと読む）

【課題】 単層ポリシコンゲートから成る不揮発性メモリのセル面積を低減し、かつ超低消費電力で動作させる。
【解決手段】 フローティングゲート６端下部のＮ型ウエル４の基板表面に、ゲート酸化膜５を介在させて設けられたＰ型不純物領域８と、前記Ｎ型ウエル４が構成する接合に−５Ｖのような逆バイアス電圧を印加して、バンド間トンネル現象によって発生するホットエレクトロンを前記フローティングゲート６へ注入して書込みを行う。書込み時間はおおよそ１０μｓ、書込み動作時の前記接合の漏洩電流は１００ｎＡ程度に設計できるため、書込みに要するエネルギーは５ｐＪまで低減され、従来のスタックド・ゲート型メモリセルのチャンネルホットエレクトロン注入を用いた書込みのエネルギーに比較して１／１００以下に低減できる。 （もっと読む）

フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）の集積回路（「ＩＣ」）デバイスのコンフィギュレーション・メモリセル（「ＣＲＡＭ」）は、シングルイベントアップセット（「ＳＥＵ」）に対する増加された抵抗力を与えられる。ＣＲＡＭの入力ノードのゲート構造の一部分は、そのゲート構造の残りの部分の名目上のサイズに対して、サイズが増加される。拡大されたゲート構造の部位はＩＣのＮウェル領域に容量的に近くに配置され、別の部位はＩＣのＰウェル領域に容量的に近くに配置される。この配置は、その入力ノードのロジックレベルに関係なく、その入力ノードに、ＳＥＵに抵抗するための増加された静電容量を与える。本発明はまた、ＳＥＵへの抵抗力を増加させることが所望される任意のタイプのメモリセルの任意のノードに対しても応用可能である。
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【課題】 信頼性の高い半導体装置を実現するために、寄生容量の大きな半導体装置を提供する。
【解決手段】 半導体装置は、第１方向に延在する突出部１ｂを有する半導体基板１を含む。ゲート絶縁膜１１は、突出部の上面上および第１方向に沿う側面上に配設される。ゲート電極１２は、第１部分１２ａと第２部分１２ｂを有する。第１部分は、突出部と交差し、且つ突出部の上面上のゲート絶縁膜上に配設される。第２部分は、突出部の側面上のゲート絶縁膜上に配設され、且つ第１方向における長さが第１部分の第１方向における長さより長い。１対のソース／ドレイン領域１３が、ゲート電極の第１部分の下方の領域を挟むように突出部の表面に形成される。 （もっと読む）

【課題】半導体装置、例えばＳＲＡＭのメモリセルのα線によるソフトエラーを低減する。
【解決手段】基板１ａをエッチングして第１配線溝ＨＭ１を形成し、第１配線溝ＨＭ１下の素子分離２（または素子分離溝２および絶縁層１ｃ）をエッチングして第２配線溝ＨＭ２を形成し、第１配線溝ＨＭ１および第２配線溝ＨＭ２の内壁に沿って局所配線１６ａ，１６ｂを形成し、一方の局所配線１６ａを下部電極ＥＬとして、その下部電極ＥＬ上に容量絶縁膜となる窒化シリコン膜１７、さらに上部電極ＥＵを形成することにより、容量ＣＡ１の面積を増加させて、メモリセルの記憶ノードに相対的に大きな静電容量を付加する。 （もっと読む）

【課題】 ノード・キャパシタンスを増加した半導体メモリ・デバイスを提供することにある。
【解決手段】 集積回路半導体メモリ・デバイス（１００）は、ゲートから基板へのキャパシタンスを増加し、それにより、ソフト・エラー率を低減するために、ストレージ・トランジスタのゲートの下に基板（１１２）の一部分（１３０）には存在しないＢＯＸ層として特徴付けられた第１の誘電体層（１１６）を有する。第１の誘電体層とは異なる特性を有する第２の誘電体層（１３２）は、基板のその部分（１３０）を少なくとも部分的に覆う。このデバイスは、フィン（１２２）と、ゲートとフィンとの間のゲート誘電体層（１２４、１２６）とを含むＦｉｎＦＥＴデバイスにすることができ、第２の誘電体層はゲート誘電体層より漏れが少ない。 （もっと読む）