本発明の一実施形態に従って、半導体基板（２１０）、半導体基板上に配置された第１シリコン酸化物層（２１５）、第１シリコン酸化物層上に配置された電荷格納層（２２０）、電荷格納層上に配置された第２シリコン酸化物層（２２５）、及び第２シリコン酸化物層上に配置されたゲート層（２３０）がメモリセル構造に含まれる。例示的な実施形態では、例えば、水素含有量が約０ａｔ％〜約０．５ａｔ％の範囲に減少されたシリコン窒化物が電荷格納層（２２０）に含まれる。電荷格納層（２２０）における水素含有量が減少されることで、結果として電荷損失が減少される。電荷損失が減少された電荷格納層（２２０）が、メモリデバイスにおける閾電圧シフト、プログラミングデータ損失及びプログラミング性能損失を減少する利点を有し、その結果メモリデバイスパフォーマンスを改善する。
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非揮発性半導体メモリシステム（又は他のタイプのメモリシステム）において、メモリセルは、その閾電圧を変更することによってプログラミングされる。システム内の様々なメモリセルに対するプログラミングのタイミングが異なることが原因で、いくつかのメモリセルは、オーバー・プログラミングされてしまう可能性がある。即ち、例えば、セルの閾電圧が、目的とされた値、又は、目的とされた範囲から外れてしまう可能性がある。本発明は、セルに対するプログラミングが原因で、それに隣接する行のメモリセルがオーバー・プログラミングされたか否かを判断することを含んでいる。

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メタライゼーションの前に、ＵＶ透過を低減するシリコンリッチ・シリコン酸化物層（５００）をＰＥＣＶＤにより層間絶縁膜（３００）上にたい積する。これによりＶｔが減少する。実施形態は、１．７から２．０のR.I.を有するＵＶを透過しないシリコンリッチ・シリコン酸化物層（５００）をたい積するステップを含んでいる。
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本発明は、一般に、電気試験データ（４６）に基づいてゲート絶縁層（１６）の特性および特徴を制御する各種方法、ならびにこれを実施するためのシステムを対象としている。例示的な一実施形態では、上記方法は、少なくとも１つの半導体デバイスに少なくとも１つの電気試験を実施するステップと、以降形成する半導体デバイスに少なくとも１つのゲート絶縁層（１６）を形成するために実施する少なくとも１つのプロセス操作の少なくとも１つのパラメータを、電気試験から得られた電気データに基づいて決定するステップと、決定されたパラメータを含む少なくとも１つのプロセス操作を実施して、ゲート絶縁層（１６）を形成するステップとを有する。
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フラッシュＥＥＰＲＯＭなどの不揮発性メモリが、自己限定プログラミング技術を用いて並列にプログラムされ得るメモリセルを有する。個々のセルは、自己限定的に熱い電子で荷電され得る電荷記憶装置を有する。電荷記憶装置が必要なレベルの電荷に達すると、熱い電子はそれ以上生成されないか、或いは少数しか生成されない。熱い電子の生成が停止する電荷レベルは、セルに印加される電圧によって決まる。このように、複数のセルが並列にプログラムされ、印加電圧に対応する電荷レベルで各々のセルが自己限定される。
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記憶素子間の静電結合レベルを低減するために、隣接する電荷記憶素子を有するフラッシュＥＥＰＲＯＭまたは他のタイプのメモリセルアレイを素子間にガスが充填されているボイドとともに形成し、これにより電荷記憶素子間の漏れ結合およびアレイから読み出されるデータ中に結果として生じるエラーを低減する。
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半導体デバイスを製造する方法において、シリコン基板（６２）上にゲート酸化膜（６０）を提供する。このゲート酸化膜（６０）上に第１ポリシリコン層（６４）を提供し、第１ポリシリコン層（６４）上に絶縁層（６６）を提供し、またこの絶縁層（６６）上に第２ポリシリコン層（６８）を提供する。適切なマスキングを実行した後にエッチングステップが実行されると、シリコン基板を露出させ、かつこのシリコン基板上にスタックゲート構造を形成すべく、第２ポリシリコン層、絶縁層、第１ポリシリコン層、およびゲート酸化膜の一部を除去するようにこれらの層がエッチングされる。スタックゲート構造（７２）上に薄い酸化膜（８０）を成長させるべく、短時間（例えば１０秒から２０秒）の急速熱アニールを実行する。それから、急速熱アニールによって形成された酸化膜（８０）上に第２酸化膜（８２）をたい積する。

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【課題】下層のポリシリコン膜を酸化させることなく、酸素アニールによりＨＴＯ膜を十分に改質させ、電気的にリークが少ないトンネル酸化膜を形成する半導体装置の製造方法を提供すること。
【解決手段】ポリシリコン膜からなる第１フローティングゲート１６上に、窒化膜２６又は酸窒化膜２８を介してＨＴＯ膜を成膜し、酸素アニール処理を施して、トンネル酸化膜１８（ＨＴＯ膜）を形成する。 （もっと読む）

【課題】　メモリセルの書込み特性のばらつきに起因する書込みベリファイ回数の増加を抑制し、書込み時間の短縮をはかり得るＥＥＰＲＯＭを提供すること。
【解決手段】　Ｓｉ基板１上に浮遊ゲート４と制御ゲート６を積層し、電気的書替え可能としたメモリセルが２次元配置されたメモリセルアレイと、基板１とゲート６の間に消去パルスを印加する消去機構と、基板１とゲート６の間に消去パルスと逆極性の低い電圧の事前書込みパルスを印加する事前書込み機構と、事前書込みパルス印加後の状態を検知するしきい値ベリファイ機構と、基板１とゲート６の間に消去パルスと逆極性の高い電圧の書込みパルスを印加する書込み機構とを備えたＥＥＰＲＯＭであって、消去動作の後、事前書込み動作としきい値ベリファイ動作を、最も速く変動するメモリセルのしきい値が消去状態の所望の値に達するまで繰返し、次いで書込み動作によってデータ書込みを行うことを特徴とする。 （もっと読む）

【課題】 ゲート絶縁膜の劣化を防止すると共に、浮遊ゲート内のキャリアの電荷量を正確に制御できるようにする。さらに、書き込み時の消費電力を不要にする。
【解決手段】 開示されている半導体記憶装置は、浮遊ゲート６に一部分が接すると共に他部分がＰ型シリコン基板１に接するようにモット絶縁体７を設け、このモット絶縁体７に金属−絶縁相転移を生じさせる。そして、浮遊ゲート６に対してキャリアである電子の注入又は放出を行う場合、ゲート酸化膜５を通じてではなく、モット絶縁体７の金属相を通じてキャリアの注入又は放出を行う。 （もっと読む）

【課題】ＮＡＮＤセル型ＥＥＰＲＯＭのデータ消去後に、ビット線コンタクト部とセルＰウエルとの接合の順方向電流によるラッチアップを防止する。
【解決手段】ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、浮遊ゲートおよび制御ゲートを有する不揮発性のメモリセルを少なくとも１つ含むメモリセルユニットと、メモリセルユニットが形成されるメモリセルウエルCPWELL、CNWELLと、メモリセルユニットの一端に接続された第１の信号線ＢＬi と、メモリセルユニットの他端に接続された第２の信号線CELSRCと、メモリセルの記憶データを消去する際、メモリセルウエルに消去電圧を所定期間印加して消去動作を行わせた後、第１の信号線および第２の信号線をフローティング状態にして、メモリセルウエルの消去電圧を放電させるように制御する制御回路を具備する。 （もっと読む）