個人Ｘ線線量計システムは携帯用検出器（100）及び読み取り装置（114）を有する。携帯用検出器（100）は、プログラムされた不揮発性メモリ素子（102）のアレイ（104）と、入射Ｘ線の一部をＵＶ放射線に変換するシンチレータ素子（106）とを有する。ＵＶ放射線に変換されていないＸ線（112）に曝される結果、メモリ素子（102）の一部は各々の浮遊ゲートに電荷を有することになり、それにより、対応する閾値（Vt）変化が生じさせられる。ある被爆時間後、読み取り装置（114）が、Vt変化されたメモリ素子（102）の数を表すデータを検出器（100）から読み出し、所定の較正曲線を用いて、ユーザが被曝した放射線量（122）を上記データから決定する。

（もっと読む）

ポリメタルゲートを構成する高融点金属膜の洗浄工程における欠けを防止し、装置の特性を向上させ、また、洗浄効率を向上させるため、基板１上の低抵抗多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃを、窒化シリコン膜１０をマスクにドライエッチングし、これらの膜よりなるゲート電極９を形成し、ウエットハイドロゲン酸化により薄い酸化膜９ｄを形成した後、ＲＰＮ法を用いて窒化処理を行い、ゲート電極の側壁から露出したＷ膜９ｃをＷＮ膜９ｅとする。その結果、その後の洗浄工程、例えば、ｎ⁻型半導体領域１１やｐ⁻型半導体領域１２の形成時に行われる、１）レジスト膜のホトリソグラフィー工程、２）不純物の注入工程、３）レジスト膜の除去工程および４）基板表面の洗浄工程が繰り返し行われても、Ｗ膜９ｃの欠けを防止でき、また、洗浄液としてＵ洗浄液やフッ酸系の洗浄液のような強い洗浄液を用いることができる。
（もっと読む）

高密度集積回路内で活性領域を分離するための自己整列型トレンチ充填方法を提供する。基板内の、活性領域同士の間に深く狭いトレンチがエッチングされる。トレンチは、その内部で二酸化シリコンなどの適切な誘電体を成長させることで充填される。酸化物が基板から成長してトレンチを充填し、基板内に浸透することで、トレンチよりも幅広く深い酸化物が得られる。ＮＡＮＤ型フラッシュメモリシステムのための記憶素子は、例えば、ＮＡＮＤストリング活性範囲を形成するべくエッチングを行った後、あるいはエッチングの一部として実行されるので、基板をエッチングしてトレンチを形成することで製造することができる。これにより、ＮＡＮＤストリング活性範囲が分離トレンチ同士の間に確実に整列させることができる。誘電体成長工程は自己規制型であるため、エッチング工程によって出来たオープン範囲を活性範囲同士の間に維持することができる。次に形成されるゲート内誘電層と制御ゲート層により、オープン範囲が充填されて、制御ゲートと浮遊ゲートの間に側壁結合が得られる。 （もっと読む）

【課題】消去セルの閾値電圧の変化を抑制することが困難であった。
【解決手段】メモリセルアレイ１は、第１、第２乃至第ｎの状態からなるｎ値（ｎは２以上の自然数）を記憶する複数のメモリセルがマトリックス状に配置されている。制御回路７は、メモリセルアレイ１のｊ値（ｊ＜ｎ）のデータが記憶されている第１メモリセルに、次の少なくとも１値のデータを記憶する前に、第１メモリセルに隣接する少なくとも１つの第２メモリセルが第１の状態であり、第１の閾値電圧に達していない場合、第１の閾値電圧まで書き込み動作を行なう。 （もっと読む）

【課題】 製造が容易でかつ微細化が容易な半導体記憶装置を提供すること。
【解決手段】 この半導体記憶装置では、上記ソース・ドレイン領域１０４、１０５は、上記フローティングゲート１１０、１１１の一部とオーバーラップしており、上記フローティングゲート１１０、１１１の側面は、上記コンタクトプラグ１１３、１１４に略沿った形状であり、上記コンタクトプラグ１１３、１１４は、上記フローティングゲート１１０、１１１の近傍にあるので、デバイス面積を増大させることなく、メモリデバイスの書き込みおよび消去の速度を高速化させることができる。 （もっと読む）

【課題】チップ面積を殆ど増加させることなく、読出し動作の高速化をはかる。
【解決手段】不揮発性メモリ素子からなるＮＡＮＤセルの複数個をソース線を共有するように配設してブロックを構成し、該ブロックの複数個を一端側でビット線を共有し他端側でソース線を共有するように配設してなるメモリセルアレイと、メモリセルアレイのビット線を選択するカラムデコーダと、メモリセルのワード線選択及び選択トランジスタのゲート線選択を行うロウデコーダとを備えたＥＥＰＲＯＭであって、各ブロック間で隣接するソース線側選択トランジスタのゲート線ＳＧ２は、共通接続されると共にロウ・デコーダで駆動される配線に同一のコンタクトにより接続され、ロウデコーダは、ブロック間で隣接するソース線側選択トランジスタのゲート線ＳＧ２を一組にして選択する。 （もっと読む）

【課題】 歩留まりが向上して信頼性の高いフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】 第１窓７０ａを有する第１レジストパターン７０を第２絶縁膜６９上に形成する工程と、第１レジストパターン７０をエッチングマスクにしてコンタクト領域CRが露出する第１開口６９ｄを形成する工程と、第１レジスト部７６ａを有する第２レジストパターン７６を第２導電膜７４上に形成する工程と、第２レジストパターン７６をエッチングマスクにし、第１、第２導電体６７ａ、７４ａ、フローティングゲート６７ｄ、及びコントロールゲート７４ｄを形成する工程と、第３レジストパターン８０を各領域I、IIに形成する工程と、第３レジストパターン８０をエッチングマスクにして第２窓８０ａ下の第２導電体７４ａを除去する工程と、を有する半導体装置の製造方法による。 （もっと読む）

【課題】 不純物拡散領域に注入された不純物がトンネル酸化膜（第１のゲート絶縁膜）近傍まで拡散するのを防ぐことができる半導体記憶装置を得る。
【解決手段】 半導体基板と、半導体基板上に第１のゲート絶縁膜を介して形成されたフローティングゲートと、フローティングゲート上に第２のゲート絶縁膜を介して形成されたコントロールゲートと、半導体基板の表面に形成された不純物拡散領域とを有し、不純物拡散領域の上面を、第１のゲート絶縁膜と半導体基板の界面よりも４０ｎｍ以上低くしている。 （もっと読む）

本発明は、制御ゲート電位のノードと、ドレイン、ソース、フローティングゲート、前記制御ゲート電位のノードに接続された制御ゲートを有する第１のフローティングゲートフラッシュメモリトランジスタと、第１のプログラム可能なノードに接続されると共に、第２のプログラム可能なノードに接続されたドレイン、第１のフローティングゲートフラッシュメモリトランジスタのフローティングゲートに接続されたフローティングゲート、制御ゲート電位のノードに接続された制御ゲートを有する第２のフローティングゲートフラッシュメモリトランジスタとを有するプログラム可能な相互接続セル切り替え回路構造を備え、それによって、第１のフローティングゲートフラッシュメモリトランジスタのソースまたはドレインが、プログラム動作の間、セルの外でアースに接続されることを必要とする。
（もっと読む）

本発明は，半導体基板の表面に対してマイクロ波を利用したプラズマにより，プラズマ酸化処理とプラズマ窒化処理とを同時に行い，さらに必要に応じて，上述のようなプラズマ酸窒化処理による絶縁膜形成の後，当該絶縁膜に対してさらにプラズマ窒化処理を行う。これによって，電気的特性が良好な絶縁膜（シリコン酸化膜）を形成することができる。
（もっと読む）

【課題】消費電力を低減できる不揮発性半導体記憶装置を提供すること。
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ１０のカラムをリダンダンシビット線に置き換えることで不良を救済する不揮発性半導体記憶装置であって、前記メモリセルアレイ１０のロウ方向を選択するロウアドレス信号の変化を検知するロウアドレス変化検知回路９１を具備し、前記ロウアドレス変化検知回路９１によって前記ロウアドレス信号の変化が検知された際にのみ、前記リダンダンシビット線がセンスされる。 （もっと読む）

【課題】
高電圧を必要とするメモリ素子を混載し、かつメモリ素子駆動回路の製造工程を簡単化でき、かつメモリ素子駆動回路の占有面積の増大を抑制することのできる半導体装置を提供する。
【解決手段】
半導体装置は、第１の電圧で動作する複数のＭＯＳトランジスタを含む主回路と、前記第１の電圧より高い第２の電圧での操作を必要とするメモリ素子と、前記メモリ素子を駆動する駆動回路であって、１つのウェルと、前記１つのウェル内に形成され、カスケード接続された２つ以上のＭＯＳトランジスタと、前記ウェル内の各ＭＯＳトランジスタの間およびカスケード接続の両外側、または各ＭＯＳトランジスタの間のみ、またはカスケード接続の両外側のみ、またはカスケード接続されたＭＯＳトランジスタのドレイン外側のみに形成されたウェルコンタクトとを有する駆動回路と、を有する。 （もっと読む）

【課題】 パターンの埋め込み不良の発生が抑制された半導体装置およびその製造方法ならびにフォトマスクを提供する。
【解決手段】 半導体装置の露光工程において用いられるフォトマスク２００は、その主表面上に形成された光を遮る残しパターン２２（遮光パターン）と、主表面上に形成された光を透過させる抜きパターン２３（透光パターン）とを備え、抜きパターン２３は、その延在方向の終端部２３０におけるパターン幅が、中央部側に位置する部分におけるパターン幅よりも広くなるように形成されている。 （もっと読む）

【課題】電源電圧を印加しなくてもデータを記憶できる不揮発性メモリ回路及び不揮発性メモリ装置に関し、書き込み・読み出しを最適に行なえる不揮発性メモリ回路及び不揮発性メモリ装置を提供することを目的とする。
【解決手段】本発明は、不揮発性メモリ回路であって、第１又は第２のビット線に印加される電圧により不可逆的に内部回路を劣化させてデータを不揮発的にラッチするフリップフロップと、フリップフロップの第１の出力端子と前記第１のビット線との間に接続された第１スイッチと、フリップフロップの第１の出力端子と第１のビット線との間に接続された第２スイッチと、フリップフロップの第１の出力端子の出力を反転した出力を行なう第２の出力端子と第２のビット線との間に接続された第３スイッチと、フリップフロップの第２の出力端子と第２のビット線との間に接続された第４スイッチとを有することを特徴とする。 （もっと読む）

【課題】 周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】 第１導電体２５ａのコンタクト領域CR上の第２絶縁膜２６を除去する工程と、第２絶縁膜２６の上に第２導電膜３０を形成する工程と、第１導電体２５ａのコンタクト領域CR上の第２導電膜３０を除去し、該第２導電膜３０を第２導電体３０ａとする工程と、第２導電体３０ａを覆う層間絶縁膜（第３絶縁膜）４４を形成する工程と、コンタクト領域CR上の層間絶縁膜４４に第１ホール４４ａを形成する工程と、コンタクト領域CRと電気的に接続される導電性プラグ４５ａを第１ホール４４ａ内に形成する工程と、を有することを特徴とする半導体装置の製造方法による。 （もっと読む）

第１の半導体デバイス上のフラッシュメモリセルを、第２の半導体デバイス上のＲＯＭメモリセルに変換する方法であって、第１および第２の半導体デバイスのそれぞれは、半導体基板上に配置されて、同一のデバイス部、並びに、当該デバイス部をフラッシュメモリセルおよびＲＯＭメモリセルにそれぞれ配線するための、同一の書込みスキームをそれぞれ具え、フラッシュメモリセルは、少なくとも１つの不揮発性技術のマスクを用いて、不揮発性メモリ技術において製造され、さらに、アクセストランジスタ、並びに、浮遊ゲートおよび制御ゲートを含む浮遊トランジスタを具え、ＲＯＭメモリセルは、少なくとも１つのベースラインマスクを用いて、ベースライン技術において製造され、単一のゲートトランジスタを具え、少なくとも１つのベースラインマスクのレイアウトを操作するステップを含み、当該操作ステップは、フラッシュメモリセルのレイアウトを、少なくとも１つのベースラインマスクのレイアウトに組み込むステップと、少なくとも１つのベースラインマスクから、フラッシュメモリセルのレイアウトからの浮遊トランジスタのレイアウトを除去し、さらに、フラッシュメモリセルのアクセストランジスタのレイアウトを、ＲＯＭメモリセルのシングルゲートトランジスタのレイアウトとして設計することによって、少なくとも１つのベースラインマスクにおけるフラッシュメモリセルのレイアウトを、ＲＯＭメモリセルのレイアウトに変換するステップとを含む変換方法。
（もっと読む）

【課題】 微細化に有利な、二重ウェル、及びこの二重ウェルから離れたウェルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１導電型の半導体基板１内に形成された第１導電型の第１ウェル１０と、第１ウェル１０に形成された複数のメモリセルトランジスタＱ５−１、Ｑ５−２と、第１ウェル１０の側面領域を囲む第１部分７、及び第１ウェル１０の下部領域を囲む第２部分９を有し、第１ウェル１０を半導体基板１から電気的に分離する第２導電型の第２ウェルと、半導体基板１内に形成された第２導電型の第３ウェル領域５と、を備える。そして、第３ウェル５の深さＬ１を、第２ウェルの第２部分９の深さＬ２よりも浅くする。 （もっと読む）

【課題】 信頼性を確保しつつ、書込み速度を確保することができる不揮発性半導体記憶装置を提供する。
【解決手段】 半導体基板４０と、半導体基板上４０に形成された絶縁膜３９と、半導体基板４０上に形成された複数のメモリセルと、絶縁膜４０上に形成され、メモリセルに向けて延在する複数の第１アシストゲートと、第１アシストゲートの端部を接続し、絶縁膜上に形成された接続部７と、接続部よりメモリセル側に配置され、メモリセルに向けて延在する第２アシストゲート１１と、第１アシストゲート下の領域に電圧を印加するか否かを制御する第１選択トランジスタと、第２アシストゲート１１下の領域に電圧を印加するか否かを制御する第２選択トランジスタ１０ｄと、第２アシストゲート１１と第２選択トランジスタ１０ｄとの間に形成された不純物領域とを備え、接続部７と不純物領域との交差領域下に形成された絶縁膜３９を、第１アシストゲート下および第２アシストゲート１１下に形成された絶縁膜３９より厚くした。 （もっと読む）

【課題】 金属配線およびコンタクト抵抗に優れると同時に、後続の熱処理工程が行われても素子特性の低下を防止することを可能とするフラッシュメモリ素子のソースコンタクト形成方法を提供する。
【解決手段】 本発明のフラッシュメモリ素子のソースコンタクト形成方法は、セル領域のＳＳＬ用ゲート電極パターンに備えられた接合領域が形成された半導体基板の全面に層間絶縁膜を形成し、前記層間絶縁膜をパターニングし、前記ＳＳＬ用ゲート電極パターンの一側で前記接合領域を露出させるソースコンタクトホールを形成する段階と、前記ソースコンタクトホールの形成された結果物の全面にタングステンシリサイド膜の含まれた膜を形成し、前記層間絶縁膜が露出するまで平坦化工程を行い、前記ソースコンタクトホール内にのみ前記タングステンシリサイド膜の含まれた膜が埋め立てられてソースコンタクトを形成する段階とを含む。 （もっと読む）

【課題】 ポリシリコン膜を形成する際、ポリシリコン膜のグレインサイズを任意の大きさに制御すること。また反応容器内にてウエハを棚状に保持させて処理を行う成膜装置にて、面間均一性及び面内均一性を高めること。
【解決手段】 多数枚のウエハＷをウエハボート２５に保持させて、反応容器２内に搬入し、成膜ガスを供給して所定の成膜処理を行うにあたり、先ず反応容器内に成膜ガスを供給し、前記ウエハＷ上に第１のポリシリコン膜を形成し、次いで前記成膜ガスの供給を停止し、反応容器内を真空排気して前記成膜ガスを除去する。続いて酸素ガスを供給して、前記第１のポリシリコン膜の表面を酸素に接触させ、次に前記酸素ガスの供給を停止し、反応容器内を真空排気して前記酸素ガスを除去し、しかる後反応容器内に前記成膜ガスを供給し、前記第１のポリシリコンの上に第２のポリシリコン膜を形成する。 （もっと読む）