【課題】実施形態によれば、十分な消去速度が得られる半導体装置及びその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、第１の積層体と、メモリ膜と、第１のチャネルボディと、第２の積層体と、ゲート絶縁膜と、第２のチャネルボディとを備えている。前記選択ゲートの側面と前記第２の絶縁層との間に段差部が形成されている。前記段差部を被覆する部分の前記第２のチャネルボディの膜厚は、前記第２の絶縁層間に設けられた部分の膜厚よりも厚い。 （もっと読む）

【課題】ビット線構成が階層化されたメモリセルアレイにおいて、回路規模が小さくチップ面積の増加及びタイミングスキューを抑制可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、ビット線構成がローカルビット線ＬＢＬとグローバルビット線ＧＢＬとに階層化され、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の接続を制御する階層スイッチＳＷを備えている。階層スイッチＳＷの制御のため、ローカルスイッチ制御線ＬＳＬとメインスイッチ制御線ＭＳＬが配置される。ローカルスイッチ制御線ＬＳＬはローカルスイッチドライバＬＳＤにより駆動され、メインスイッチ制御線ＭＳＬはメインスイッチドライバＭＳＤにより選択的に活性化される。メモリセルアレイの規模が大きくなっても、ローカルスイッチドライバＬＳＤとメインスイッチドライバＭＳＤの配置によるレイアウト面積の増大及びタイミングスキューを抑制することができる。 （もっと読む）

【課題】トランジスタのチャネル部が形成される領域にＵ字状の縦長溝を形成し、見かけ上のチャネル長に対してチャネル長を長くする方法は、溝を掘るためにフォトリソグラフィ工程を余分に行う必要があり、コストや歩留まりの観点で問題があった。
【解決手段】ゲート電極または絶縁表面を有する構造物を利用し、三次元形状のチャネル領域を形成することにより、チャネル長が、上面から見たチャネル長に対して３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとする。 （もっと読む）

【課題】可撓性を有する基板上に有機化合物を含む層を有する素子が設けられた半導体装置を歩留まり高く作製することを課題とする。
【解決手段】基板上に剥離層を形成し、剥離層上に、無機化合物層、第１の導電層、及び有機化合物を含む層を形成し、有機化合物を含む層及び無機化合物層に接する第２の導電層を形成して素子形成層を形成し、第２の導電層上に第１の可撓性を有する基板を貼りあわせた後、剥離層と素子形成層とを剥す半導体装置の作製方法である。 （もっと読む）

【課題】良好なスイッチ動作特性を実現する。
【解決手段】不揮発性記憶装置は、平行に配置された複数本のワード線、これらワード線と交差する平行に配置された複数本のビット線、及びワード線とビット線の各交差部のワード線及びビット線間に接続されたメモリセルを有するメモリセルアレイが、隣接するワード線及びビット線を共有して複数積層されて形成される。メモリセルは、直列接続された電流整流素子及び可変抵抗素子を有し、積層方向に隣接する電流整流素子は、互いに逆向きに電流を流し、可変抵抗素子は、下部電極、上部電極、及び下部電極と上部電極との間に形成された導電性ナノマテリアルを含む抵抗変化層を有する。積層方向に隣接する可変抵抗素子の一方は、陰極となる下部電極と抵抗変化層の間に酸化チタンを有し、積層方向に隣接する可変抵抗素子の他方は、陰極となる上部電極と抵抗変化層の間に酸化チタンを有する。 （もっと読む）

【課題】電極と抵抗変化層の界面に小さな突起を形成することなく、低電圧での初期化が可能な不揮発性記憶素子を提供する。
【解決手段】下部電極１０５と上部電極１０７との間に介在され、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層１１６を備える。抵抗変化層１１６は、第１の抵抗変化層１１６１と第２の抵抗変化層１１６２との少なくとも２層から構成され、第１の抵抗変化層１１６１は第１の遷移金属酸化物１１６ｂから構成され、第２の抵抗変化層１１６２は、第２の遷移金属酸化物１１６ａと第３の遷移金属酸化物１１６ｃとから構成され、第２の遷移金属酸化物１１６ａの酸素不足度は第１の遷移金属酸化物１１６ｂの酸素不足度及び第３の遷移金属酸化物１１６ｃの酸素不足度のいずれよりも高く、第２の遷移金属酸化物１１６ａ及び第３の遷移金属酸化物１１６ｃは、第１の抵抗変化層１１６１と接している。 （もっと読む）

【課題】フォーミング処理の時間を低減できる不揮発性半導体記憶装置を提供する。
【解決手段】複数の不揮発性メモリセルは、可変抵抗素子及び整流素子が直列接続されている。制御部は、第１のタイミングにおいて、Ｎを１以上の整数とするとき複数のワードラインからＮ本おきに第１のラインを多重選択して選択電位に設定するとともに、少なくとも多重選択されたワードラインに隣接する非選択のワードラインの電位を固定する。制御部は、第２のタイミングにおいて、上記の多重選択されたワードラインを浮遊状態にする。第２のタイミングは、第１のタイミングより後のタイミングである。制御部は、第３のタイミングにおいて、複数のビットラインから１本の第２のラインを選択してフォーミング電位に設定する。第３のタイミングは、第２のタイミングより後のタイミングである。 （もっと読む）

【課題】相変化メモリを低電圧動作および高温の動作又は放置させる場合に、記録保持信頼性を向上させる技術を提供する。
【解決手段】読み出し電圧をセット電圧およびリセット電圧以上として高速動作させ、読み出し後に読み出し前の状態を再書込みする、いわゆる破壊読出しを行う。または、複数個のセルを用いて１ビットの情報を記録する、いわゆるオアセルを用いて、高温時の動作又は放置のける信頼性を向上させる。破壊読出しおよびオアセルを用いた相変化メモリに必要な、回路構成および動作方法を用いる。 （もっと読む）

【課題】本発明は、少ない工程で多層配線化を実現し、小面積で高機能な機能回路を有する配線基板及び半導体装置を提供する。またこのような高機能な機能回路を表示装置と同一基板上に一体形成した半導体装置を提供することを課題とする。
【解決手段】本発明は、絶縁表面を有する基板上に、第１の配線と、第２の配線と、第３の配線と、第１の層間絶縁膜と第２の層間絶縁膜と、第１のコンタクトホールと第２のコンタクトホールを有し、前記第２の配線の幅を前記第１の配線の幅より広いか、あるいは前記第３の配線の幅を前記第１の配線の幅もしくは前記第２の配線の幅より広く、且つ前記第２のコンタクトホールの直径を前記第１のコンタクトホールの直径より大きく形成することを特徴とする。 （もっと読む）

【課題】動作特性の向上を図ることができる不揮発性半導体記憶装置及びその製造方法を提供することである。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板上に間隔をあけて設けられた複数のメモリセルと、前記メモリセルの側壁に形成された絶縁膜と、を備えている。そして、前記絶縁膜は、前記メモリセル同士の間に形成された空隙部の上方において、隣接する前記メモリセルに向けて突出する突出部を有している。 （もっと読む）

【課題】ＤＲＡＭに必要なキャパシタの容量を低減し、高度に集積化したＤＲＡＭを提供する。
【解決手段】分割ビット線型ＤＲＡＭにおいて、サブビット線をワード線の下に形成し、ビット線をワード線の上に形成する。分割ビット方式でサブビット線の寄生容量が低減し、かつ、セルトランジスタのオフ抵抗を必要に応じて高いものとすることによって、キャパシタの容量を通常のＤＲＡＭの１／１０以下とすることができる。このため、スタック型キャパシタであっても、その高さを従来のものの１／１０以下とできるので、その上にビット線を設けることも容易となる。また、セルトランジスタの構造を特殊なものとすることでメモリセルあたりの面積を４Ｆ^２とできる。 （もっと読む）

【課題】電極との間で金属の出し入れが行われることで可逆的に抵抗が変化される抵抗変化層の絶縁性の劣化を抑制する。
【解決手段】抵抗変化層２は半導体元素を有し、第２電極４の金属元素が出し入れされることで可逆的に抵抗変化が可能で、誘電体層３は、第２電極４と抵抗変化層２との間に挿入され、抵抗変化層２よりも第２電極４の金属元素の拡散係数が小さい。 （もっと読む）

【課題】動作速度が高い半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、一方向に沿って相互に平行に配列された複数枚のゲート電極膜と、前記一方向に延び、前記複数枚のゲート電極膜を貫通する半導体部材と、前記ゲート電極膜と前記半導体部材との間に設けられた電荷蓄積膜と、を備える。前記ゲート電極膜における前記半導体部材に対向した端部には、前記一方向に沿って突出した凸部が設けられており、前記ゲート電極膜間の空間の一部は気体層となっている。 （もっと読む）

【課題】論理値の反転処理を行う回路をコアチップ側に設けることなく、ＴＳＶを含む電流パスラインのショート不良を検出する。
【解決手段】半導体装置１０は、第１及び第２の電流パスＳａ，Ｓｂと、これらとそれぞれ電気的に接続する第１及び第２のラッチ回路１００ａ，１００ｂと、第１のラッチ回路１００ａに第１のデータＤ１を供給するとともに、第２のラッチ回路１００ｂに第１のデータとは逆の論理値を有する第２のデータＤ２を供給するドライバ回路１０１と、第１のデータＤ１が第１のラッチ回路１００ａに供給され、かつ第２のデータＤ２が第２のラッチ回路１００ｂに供給されない第１の期間と、第２のデータＤ２が第２のラッチ回路１００ｂに供給され、かつ第１のデータＤ１が第１のラッチ回路１００ａに供給されない第２の期間と、が交互に繰り返されるよう、ドライバ回路１０１を制御する制御回路１０４と、モニタ回路１２０とを備える。 （もっと読む）

【課題】抵抗変化層の抵抗を変化させるのに必要な電圧を低減することが可能な不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法を提供する。
【解決手段】第１電極１上に抵抗変化層２が積層され、抵抗変化層２上にはイオン活性化層３を介して第２電極４が積層され、抵抗変化層２は半導体元素を有し、イオン活性化層３は半導体元素を有し、イオン活性化層３の半導体元素が未終端である比率が抵抗変化層２の半導体元素に比べて高い。 （もっと読む）

【課題】多値の記憶状態を安定して読み書きできる抵抗変化素子の駆動法を提供する。
【解決手段】第１電極２を基準とする第２電極４の電位である電極間電圧を抵抗変化素子１０に印加することによって第１電極２と第２電極４との間の抵抗値である電極間抵抗値を可逆的に変化させる抵抗変化素子１０の駆動方法であって、Ｖα＜Ｖβ＜０およびＶγ＞０およびＲＬ＜ＲＭ＜ＲＨを満たすＶα、Ｖβ、Ｖγ、ＲＬ、ＲＭ、ＲＨについて、電極間電圧Ｖαの印加によって電極間抵抗値をＲＬにする書き込み過程と、書き込み過程の後、電極間電圧Ｖγの印加によって電極間抵抗値をＲＭにする第１の消去過程と、第１の消去過程の後、電極間電圧Ｖβの印加によって電極間抵抗値をＲＨにする第２の消去過程とを有する。 （もっと読む）

【課題】従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタのオン状態とオフ状態が切り換わるのでトランジスタの劣化が問題となっていた。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。
【解決手段】酸化物半導体を有するトランジスタを用い、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。ソース電極とドレイン電極との距離を狭くしてもゲート電極用のトレンチの深さを適宜設定することで、短チャネル効果の発現を抑制することができる。 （もっと読む）

【課題】占有面積が小さく、高集積化、大記憶容量化が可能な半導体装置を提供する。
【解決手段】第１の制御ゲート、第２の制御ゲート及び記憶ゲートを有するトランジスタを用いる。記憶ゲートを導電体化させ、該記憶ゲートに特定の電位を供給した後、少なくとも該記憶ゲートの一部を絶縁体化させて電位を保持させる。情報の書き込みは、第１及び第２の制御ゲートの電位を記憶ゲートを導電体化させる電位とし、記憶ゲートに記憶させる情報の電位を供給し、第１または第２の制御ゲートのうち少なくとも一方の電位を記憶ゲートを絶縁体化させる電位とすることで行う。情報の読み出しは、第２の制御ゲートの電位を記憶ゲートを絶縁体化させる電位とし、トランジスタのソースまたはドレインの一方と接続された配線に電位を供給し、その後、第１の制御ゲートに読み出し用の電位を供給し、ソースまたはドレインの他方と接続されたビット線の電位を検出することで行う。 （もっと読む）

【課題】トランジスタの数を少なくした構成の記憶素子を用いた一時記憶回路を提供する。
【解決手段】一時記憶回路は複数の記憶素子を有し、複数の記憶素子それぞれは、第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタはチャネルが酸化物半導体層に形成され、ゲートに入力される制御信号によってオン状態を選択された第１のトランジスタを介して、データに対応する信号電位を第２のトランジスタのゲートに入力し、ゲートに入力される制御信号によって第１のトランジスタをオフ状態とすることによって、第２のトランジスタのゲートに当該信号電位を保持し、第２のトランジスタのソース及びドレインの一方を第１の電位としたとき、第２のトランジスタのソースとドレイン間の状態を検出することによってデータを読み出す。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置を提供する。または、良好な特性を維持しつつ微細化を達成した半導体装置を提供する。
【解決手段】半導体層を形成し、半導体層上に、単層でなる第１の導電層を形成し、第１の導電層上に、３６５ｎｍ以下の波長の光を用いて第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の導電層をエッチングして、凹部を有する第２の導電層とし、第１のレジストマスクを縮小させて第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電層をエッチングして、周縁に突出部を有し、且つ突出部はテーパ形状であるソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極上に、半導体層の一部と接するゲート絶縁層を形成し、ゲート絶縁層上の半導体層と重畳する位置にゲート電極を形成する。 （もっと読む）