半導体装置の作製方法及び半導体装置
【課題】不良を抑制しつつ微細化を達成した半導体装置を提供する。または、良好な特性を維持しつつ微細化を達成した半導体装置を提供する。
【解決手段】半導体層を形成し、半導体層上に、単層でなる第１の導電層を形成し、第１の導電層上に、３６５ｎｍ以下の波長の光を用いて第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の導電層をエッチングして、凹部を有する第２の導電層とし、第１のレジストマスクを縮小させて第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電層をエッチングして、周縁に突出部を有し、且つ突出部はテーパ形状であるソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極上に、半導体層の一部と接するゲート絶縁層を形成し、ゲート絶縁層上の半導体層と重畳する位置にゲート電極を形成する。
【解決手段】半導体層を形成し、半導体層上に、単層でなる第１の導電層を形成し、第１の導電層上に、３６５ｎｍ以下の波長の光を用いて第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の導電層をエッチングして、凹部を有する第２の導電層とし、第１のレジストマスクを縮小させて第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電層をエッチングして、周縁に突出部を有し、且つ突出部はテーパ形状であるソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極上に、半導体層の一部と接するゲート絶縁層を形成し、ゲート絶縁層上の半導体層と重畳する位置にゲート電極を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明の技術分野は、半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは、集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料、酸化物半導体等が知られている。
【０００３】
トランジスタの動作の高速化を達成するために、トランジスタの微細化が求められている。例えば、特許文献１では、チャネル層の厚さを１０ｎｍ程度以下とした酸化物半導体を用いた薄膜トランジスタが開示され、非特許文献１では、チャネル長を２μｍ〜１００μｍとした酸化物半導体を用いた薄膜トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１１７０号公報
【非特許文献】
【０００５】
【非特許文献１】Ｔ． Ｋａｗａｍｕｒａ，Ｈ． Ｕｃｈｉｙａｍａ，Ｓ． Ｓａｉｔｏ，Ｈ． Ｗａｋａｎａ，Ｔ． Ｍｉｎｅ， ａｎｄ Ｍ． Ｈａｔａｎｏ、「Ｌｏｗ−Ｖｏｌｔａｇｅ Ｏｐｅｒａｔｉｎｇ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ ＴＦＴｓ」、ＩＤＷ’０９、ｐ．１６８９−１６９２
【発明の概要】
【発明が解決しようとする課題】
【０００６】
トランジスタを微細化する場合には、製造工程において発生する不良が大きな問題となる。例えば、ソース電極、ドレイン電極、又はゲート電極等の配線上にトランジスタの半導体層、又はゲート絶縁層を成膜する場合、該配線は半導体層と比較して大きな膜厚を有するため、微細化に伴う半導体層又はゲート絶縁層の膜厚の縮小によって、半導体層又はゲート絶縁層の被覆性が低下し、断線や接続不良などが生じうる。
【０００７】
特に、チャネル長（Ｌ）の短い微細なトランジスタを作製するときは、パターンの解像度を向上させるために、フォトリソグラフィの光源としてｉ線（３６５ｎｍ）以下の波長の短い光を用いることが好ましい。しかしながら、フォトリソグラフィの光源としてｉ線を用いる場合、ｇ線（４３６ｎｍ）等のより波長の長い光を用いる場合と比較して、パターン端部をテーパ形状とすることが困難であるため、配線上に形成される薄膜の被覆性がより低下しやすい。
【０００８】
そこで、開示する発明の一態様は、不良を抑制しつつ微細化された半導体装置の提供を課題の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置は、膜厚の大きい配線（ゲート電極、ソース電極またはドレイン電極）の周縁に突出部を設ける。また、該配線の作製において、導電層のハーフエッチング、レジストマスクの縮小及び縮小したレジストマスクを用いたエッチングを行うことで、フォトリソグラフィの光源として３６５ｎｍ以下の波長の短い光を用いた場合であっても、配線周縁をテーパ形状とすることが可能である。より具体的には、例えば以下の構成を採用することができる。
【００１０】
本発明の一態様は、半導体層を形成し、半導体層上に、単層でなる第１の導電層を形成し、第１の導電層上に、３６５ｎｍ以下の波長の光を用いて第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の導電層をエッチングして、凹部を有する第２の導電層とし、第１のレジストマスクを縮小させて第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電層をエッチングして、周縁に突出部を有し、且つ突出部はテーパ形状であるソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極上に、半導体層の一部と接するゲート絶縁層を形成し、ゲート絶縁層上の半導体層と重畳する位置にゲート電極を形成する半導体装置の作製方法である。
【００１１】
また、本発明の一態様は、第１の導電層を形成し、第１の導電層上に、３６５ｎｍ以下の波長の光を用いて第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の導電層をエッチングして、凹部を有する第２の導電層を形成し、第１のレジストマスクを縮小させて第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電層をエッチングして、周縁に突出部を有し、且つ突出部はテーパ形状であるソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極上に、半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上の半導体層と重畳する位置にゲート電極を形成する半導体装置の作製方法である。
【００１２】
上記の半導体装置の作製方法において、半導体層として、酸化物半導体層を用いるのが好ましい。
【００１３】
また、本発明の他の一態様は、チャネル形成領域を少なくとも含む半導体層と、半導体層の一部と接し、単層でなるソース電極及びドレイン電極と、ソース電極及びドレイン電極上に設けられ、チャネル形成領域と接するゲート絶縁層と、ゲート絶縁層を介して、チャネル形成領域と重畳するゲート電極と、を有し、チャネル形成領域のチャネル長は２μｍ未満であり、ソース電極及びドレイン電極は、周縁に突出部をそれぞれ有し、突出部はテーパ形状である半導体装置である。
【００１４】
また、上記の半導体装置において、ゲート絶縁層は、少なくとも突出部において、ソース電極及びドレイン電極とそれぞれ接してもよい。
【００１５】
または、上記の半導体装置において、半導体層は、少なくとも突出部において、ソース電極及びドレイン電極とそれぞれ接してもよい。
【００１６】
また、上記の半導体装置のいずれかにおいて、ソース電極における突出部は、ドレイン電極における突出部と同じ幅及び同じ膜厚を有していてもよい。
【００１７】
また、本発明の他の一態様は、単層でなるゲート電極と、ゲート電極上に接して設けられたゲート絶縁層と、少なくともチャネル形成領域を含み、ゲート絶縁層を介してゲート電極と重畳する半導体層と、半導体層の一部とそれぞれ接するソース電極及びドレイン電極と、を有し、チャネル形成領域において、キャリアが流れる方向の長さは２μｍ未満であり、ゲート電極は、周縁に突出部を有し、突出部はテーパ形状である半導体装置である。
【００１８】
また、上記の半導体装置において、ゲート絶縁層は、少なくとも突出部において、ゲート電極と接していてもよい。
【００１９】
また、上記の半導体装置のいずれかにおいて、半導体層は、酸化物半導体層であるのが好ましい。
【００２０】
ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。
【００２１】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」又は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」との表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２２】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合等も含む。
【００２３】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２４】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００２５】
なお、本明細書等において、「同じ」との用語は、最終結果が顕著には変化しないように幾分変更された合理的な逸脱を含むものとする。例えば、同一工程で成膜された膜の膜厚は、同じ膜厚とし、成膜工程におけるばらつきは許容されるものとする。
【発明の効果】
【００２６】
開示する発明の一態様によって、不良を抑制しつつ、又は良好な特性を維持しつつ、微細化を達成した半導体装置を提供することができる。
【００２７】
開示する発明の一態様によって、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなり、一基板あたりの半導体装置の生産数が増大する。これにより、半導体装置の製造コストを低減することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。
【図面の簡単な説明】
【００２８】
【図１】半導体装置の構成例を示す平面図及び断面図。
【図２】半導体装置の構成例を示す平面図及び断面図。
【図３】半導体装置の作製工程を示す断面図。
【図４】半導体装置の作製工程を示す断面図。
【図５】半導体装置の構成例を示す断面図。
【図６】半導体装置の応用例を示す図。
【図７】半導体装置の応用例を示す図。
【図８】半導体装置の応用例を示す図。
【図９】半導体装置を用いた電子機器を示す図。
【図１０】実施例で作製したサンプルの作製工程を示す断面図。
【図１１】実施例で作製した導電層のＳＴＥＭ写真。
【発明を実施するための形態】
【００２９】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、異なる実施の形態及び実施例に係る構成は適宜組み合わせて実施することができる。また、以下に説明する発明の構成において、同一部分及び同様な機能を有する部分には同一の符号を用い、その繰り返しの説明は省略する。
【００３０】
なお、図面等において示す各構成の位置、大きさ、範囲などは、理解の簡単のため実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも図面等に開示された位置、大きさ、範囲などに限定されない。
【００３１】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３２】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図面を参照して説明する。
【００３３】
〈半導体装置の構成例〉
図１及び図２に半導体装置の構成例を示す。
【００３４】
本実施の形態で示すトランジスタに含まれる半導体層としては、非晶質（アモルファスともいう）半導体、多結晶半導体、微結晶（セミアモルファス若しくはマイクロクリスタルともいう）半導体等を用いることができる。以下、本実施の形態においては、半導体層として酸化物半導体層を用いる例を示す。酸化物半導体を用いることにより、トランジスタのオフ電流を低減することができる。また、非晶質シリコンなどと比較して、オン電流および電界効果移動度を高めることが出来る。また、トランジスタの劣化を抑制することができる。これにより、消費電力が小さく、高速動作が可能なトランジスタとすることができる。但し、本発明の実施の形態はこれに限られない。
【００３５】
図１（Ａ）は、トランジスタ１６０の平面図であり、図１（Ｂ）は、図１（Ａ）の線分Ａ１−Ｂ１における断面図である。また、図１（Ｃ）は、図１（Ａ）の線分Ｃ１−Ｄ１における断面図である。
【００３６】
図１に示すトランジスタ１６０は、被形成表面を有する基体１００上に、チャネル形成領域を少なくとも含む酸化物半導体層１４４と、酸化物半導体層１４４の一部とそれぞれ接するソース電極１４２ａ及びドレイン電極１４２ｂと、ソース電極１４２ａ及びドレイン電極１４２ｂ上に設けられ、酸化物半導体層１４４のチャネル形成領域と接するゲート絶縁層１４６と、ゲート絶縁層１４６を介して、酸化物半導体層１４４のチャネル形成領域と重畳するゲート電極１４８と、を有する。ソース電極１４２ａ及びドレイン電極１４２ｂは周縁に、階段形状の段差を有する。
【００３７】
なお、ゲート電極１４８などを覆うように、絶縁層を設けてもよく、当該絶縁層をトランジスタ１６０の構成要素に含めてもよい。
【００３８】
トランジスタ１６０のチャネル長Ｌは、２μｍ未満とすることが好ましく、１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすると、より好ましい。また、酸化物半導体層１４４の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。これにより、高速かつ低消費電力な半導体装置が実現される。
【００３９】
図１（Ｂ）に示すトランジスタ１６０のチャネル長方向の断面図において、ソース電極１４２ａは、酸化物半導体層１４４と接する領域にその他の領域（基体１００と接する領域）と比較して膜厚の小さい突出部１４５ａを有しており、突出部１４５ａはテーパ形状である。また、ドレイン電極１４２ｂも同様に、酸化物半導体層１４４と接する領域にその他の領域（基体１００と接する領域）と比較して膜厚の小さい突出部１４５ｂを有しており、突出部１４５ｂはテーパ形状である。ソース電極１４２ａ及びドレイン電極１４２ｂの端部がそれぞれ階段形状の段差を有しており、該階段形状の断面がテーパ形状を有していると言い換えることもできる。
【００４０】
突出部１４５ａ及び突出部１４５ｂにおいて、テーパ角は、例えば、３０°以上６０°以下とすることができる。なお、テーパ角とは、テーパ形状を有する層（例えば、ソース電極１４２ａ）を、その断面（基体１００の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【００４１】
一般的に、トップゲート型のトランジスタのゲート絶縁層は、ソース電極及びドレイン電極の端部を覆う領域において、該電極の膜厚に起因する段差（カバレッジ）を有し、段差部分においては、その他の領域と比較して局所的に膜厚が小さくなる。このような膜厚の小さい領域では、絶縁破壊耐圧が低いため、該領域に電界が集中して、トランジスタの破壊の原因となることがある。また、膜厚の小さい領域からゲートリークが発生する可能性がある。
【００４２】
しかしながら、図１に示すトランジスタ１６０においては、ソース電極１４２ａ及びドレイン電極１４２ｂの周縁に膜厚の小さい突出部１４５ａ及び突出部１４５ｂをそれぞれ設け、周縁の膜厚を段階的に小さくすることで、ゲート絶縁層１４６の被覆性を向上させ、断線や接続不良を防止することができる。また、これによって、ゲート絶縁層１４６において、局所的に膜厚の小さい領域が形成されることを抑制することができるため、トランジスタ１６０の絶縁破壊耐圧を向上させるとともに、ゲートリークの発生を抑制することができる。
【００４３】
さらに、トランジスタ１６０のソース電極１４２ａにおける突出部１４５ａの膜厚は、その他の領域よりも小さく、同様にドレイン電極１４２ｂにおける突出部１４５ｂの膜厚は、その他の領域よりも小さい。すなわち、突出部１４５ａ及び突出部１４５ｂにおいては、電荷の流れに垂直な断面の面積が小さくなっている。抵抗は断面積に反比例するから、ソース電極１４２ａ及びドレイン電極１４２ｂにおける突出部１４５ａ及び突出部１４５ｂは、その他の領域と比較して高抵抗な領域である。トランジスタ１６０は、ソース電極１４２ａ又はドレイン電極１４２ｂの高抵抗な領域と、酸化物半導体層１４４のチャネル形成領域とが接することで、ソースとドレイン間の電界を緩和することができるため、トランジスタサイズの縮小に伴う短チャネル効果を抑制することができる。
【００４４】
また、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。
【００４５】
このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、水素等のドナーに起因するキャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６０を得ることができる。
【００４６】
なお、非特許文献１などに開示されているように、キャリア密度が２×１０１９／ｃｍ３と大きいｎ型の酸化物半導体を用いる場合には、チャネル長が２μｍ〜１００μｍといった比較的大きいサイズのトランジスタは実現されうるが、このような材料を、微細化（チャネル長が２μｍ未満）されたトランジスタに用いると、そのしきい値電圧は大幅にマイナスシフトして、ノーマリーオフ型のトランジスタを実現することが極めて困難になる。一方で、高純度化され、真性化または実質的に真性化された酸化物半導体のキャリア密度は、少なくとも１×１０１４／ｃｍ３未満であり、上述のようにノーマリーオン化の問題が発生しないため、チャネル長が２μｍ未満のトランジスタを容易に実現することが可能である。
【００４７】
酸化物半導体層１４４は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。酸化物半導体層１４４は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とするのが好ましい。
【００４８】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００４９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００５０】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００５１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００５２】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００５３】
図２に示すトランジスタ１６２は、トランジスタ１６０の変形例であり、トランジスタ１６０に類似した構造を有する。図２（Ａ）は、トランジスタ１６２の平面図であり、図２（Ｂ）は、図２（Ａ）の線分Ａ２−Ｂ２における断面図である。また、図２（Ｃ）は、図２（Ａ）の線分Ｃ２−Ｄ２における断面図である。
【００５４】
トランジスタ１６２は、被形成表面を有する基体１００上に、チャネル形成領域を少なくとも含む酸化物半導体層１４４と、酸化物半導体層１４４の一部とそれぞれ接するソース電極１４２ａ及びドレイン電極１４２ｂと、ソース電極１４２ａ及びドレイン電極１４２ｂ上に設けられ、酸化物半導体層１４４のチャネル形成領域と接するゲート絶縁層１４６と、ゲート絶縁層１４６を介して、酸化物半導体層１４４のチャネル形成領域と重畳するゲート電極１４８と、を有する。ソース電極１４２ａ及びドレイン電極１４２ｂは周縁に、階段形状の段差を有する。
【００５５】
また、図１（Ｂ）に示すトランジスタ１６０のチャネル長方向の断面図と同様に、図２（Ｂ）に示すトランジスタ１６２のチャネル長方向の断面図においても、ソース電極１４２ａは、酸化物半導体層１４４の下面と接する領域に、その他の領域（酸化物半導体層１４４と接しない領域）と比較して膜厚の小さい突出部１４５ａを有しており、突出部１４５ａはテーパ形状である。また、ドレイン電極１４２ｂも同様に、酸化物半導体層１４４の下面と接する領域に、その他の領域（酸化物半導体層１４４と接しない領域）と比較して膜厚の小さい突出部１４５ｂを有しており、突出部１４５ｂはテーパ形状である。
【００５６】
また、ソース電極１４２ａ又はドレイン電極１４２ｂが周縁に突出部１４５ａ又は突出部１４５ｂとして階段形状の段差を有するため、ソース電極１４２ａ及びドレイン電極１４２ｂ上に接して設けられる酸化物半導体層１４４も階段形状の段差を有する構造となる。
【００５７】
トランジスタ１６２のチャネル長Ｌは、２μｍ未満とすることが好ましく、１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすると、より好ましい。また、酸化物半導体層１４４の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。これにより、高速かつ低消費電力な半導体装置が実現される。
【００５８】
図２におけるトランジスタ１６２と、図１におけるトランジスタ１６０の相違点は、ソース電極及びドレイン電極の配置である。トランジスタ１６０では、酸化物半導体層１４４の上面の一部及び側面において、ソース電極１４２ａ及びドレイン電極１４２ｂとそれぞれ接する。一方、トランジスタ１６２では、酸化物半導体層１４４の下面の一部においてソース電極１４２ａ及びドレイン電極１４２ｂとそれぞれ接する。
【００５９】
図２に示すトランジスタ１６２において、ソース電極１４２ａ及びドレイン電極１４２ｂの周縁に膜厚の小さい突出部１４５ａ及び突出部１４５ｂをそれぞれ設け、端部の膜厚を段階的に小さくすることで、酸化物半導体層１４４及びゲート絶縁層１４６の被覆性を向上させ、断線や接続不良を防止することができる。また、これによって、酸化物半導体層１４４及びゲート絶縁層１４６において、局所的に膜厚の小さい領域が形成されることを抑制することができるため、トランジスタ１６２の絶縁破壊耐圧を向上させるとともに、ゲートリークの発生を抑制することができる。
【００６０】
さらに、トランジスタ１６２のソース電極１４２ａにおける突出部１４５ａの膜厚は、その他の領域よりも小さく、同様にドレイン電極１４２ｂにおける突出部１４５ｂの膜厚は、その他の領域よりも小さいため、ソース電極１４２ａ及びドレイン電極１４２ｂにおける突出部１４５ａ及び突出部１４５ｂは、その他の領域と比較して高抵抗な領域である。トランジスタ１６２は、ソース電極１４２ａ又はドレイン電極１４２ｂの高抵抗な領域において酸化物半導体層１４４のチャネル形成領域と接することで、ソースとドレイン間の電界を緩和することができ、トランジスタサイズの縮小に伴う短チャネル効果を抑制することができる。
【００６１】
〈トランジスタの作製工程の例〉
以下、図３及び図４を用いて、本実施の形態に係るトランジスタの作製工程の例について説明する。
【００６２】
〈トランジスタ１６０の作製工程〉
図１に示すトランジスタ１６０の作製方法の例について、図３を参照して説明する。
【００６３】
まず、被形成表面を有する基体１００上に、酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する。
【００６４】
なお、基体１００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などの基板を用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられていてもよい。また、基体１００上に下地膜が設けられていても良い。
【００６５】
酸化物半導体層１４４は、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
【００６６】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【００６７】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【００６８】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００６９】
また、用いるターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高いターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。
【００７０】
また、酸化物半導体層１４４の膜厚は、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層１４４の膜厚を大きくしすぎると（例えば５０ｎｍ以上）、トランジスタがノーマリーオンとなる恐れがあるためである。
【００７１】
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
【００７２】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【００７３】
例えば、酸化物半導体層は、次のように形成することができる。
【００７４】
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
【００７５】
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
【００７６】
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。
【００７７】
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
【００７８】
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【００７９】
また、酸化物半導体層１４４（あるいは島状に加工前の酸化物半導体層）に対して、熱処理（第１の熱処理）を行うのが好ましい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００８０】
熱処理を行うことによって不純物を低減した、酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【００８１】
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【００８２】
次に、酸化物半導体層１４４上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層１４０を単層構造で形成する（図３（Ａ）参照）。
【００８３】
導電層１４０は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層１４０の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【００８４】
また、導電層１４０は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【００８５】
次いで、導電層１４０上にレジストマスク１５０ａ及びレジストマスク１５０ｂを形成する（図３（Ｂ）参照）。例えば、導電層１４０上にレジストを塗布した後、露光機にフォトマスクを設置し、レジストに光を投影して露光する。その後、レジストを現像することでレジストマスク１５０ａ及びレジストマスク１５０ｂを形成することができる。
【００８６】
トランジスタ１６０のチャネル長を微細に形成するため、露光装置の光源としては波長３６５ｎｍ以下の光を用いることができる。例えば、高圧水銀灯のスペクトル光であるｉ線（波長３６５ｎｍ）、またはＫｒＦレーザ光（波長２４８ｎｍ）やＡｒＦレーザ光（波長１９３ｎｍ）などの可視光から紫外領域の波長の光を好ましく用いることができる。
【００８７】
レジストマスク１５０ａ及びレジストマスク１５０ｂを形成後、当該マスクを用いて導電層１４０をハーフエッチングして（すなわち、導電層１４０が基板を覆う状態でエッチングを止め）、凹部を有する導電層１４１を形成する。
【００８８】
次いで、レジストマスク１５０ａ及びレジストマスク１５０ｂを後退（縮小）させることで、レジストマスク１５２ａ及びレジストマスク１５２ｂを形成する（図３（Ｃ）参照）。レジストマスクを後退（縮小）させるには、酸素プラズマによるアッシング等を行えばよい。レジストマスクを後退（縮小）させることにより、導電層１４１の一部が露出する。
【００８９】
次いで、レジストマスク１５２ａ及びレジストマスク１５２ｂを用いて導電層１４１をエッチングすることで、ソース電極１４２ａ及びドレイン電極１４２ｂを形成する（図３（Ｄ）参照）。また、レジストマスク１５２ａ及びレジストマスク１５２ｂから露出した導電層１４１の一部がエッチングされることで、ソース電極１４２ａ及びドレイン電極１４２ｂの周縁に突出部１４５ａ及び突出部１４５ｂがそれぞれ形成される。
【００９０】
なお、上述したとおり、微細化された（チャネル長が２μｍ未満の）トランジスタを作製するときは、パターンの解像度を向上させるために、フォトリソグラフィの光源として３６５ｎｍ以下の波長の短い光を用いることが好ましい。しかしながら、フォトリソグラフィの露光に３６５ｎｍ以下の光を用いる場合、パターン端部をテーパ形状とすることが困難である。本実施の形態で示す半導体装置の作製方法では、導電層のエッチング処理を複数回に分けておこなうことで、ソース電極１４２ａ及びドレイン電極１４２ｂの突出部１４５ａ及び突出部１４５ｂをテーパ形状とすることが可能である。
【００９１】
なお、ソース電極１４２ａにおける突出部１４５ａは、ドレイン電極１４２ｂにおける突出部１４５ｂと同じ幅及び同じ膜厚を有している。
【００９２】
次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する。
【００９３】
ゲート絶縁層１４６は、加熱により酸素の一部が放出する酸化物絶縁層を用いて形成するのが好ましい。加熱により酸素の一部が放出する酸化物絶縁層としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化物絶縁層を用いることが好ましい。加熱により酸素の一部が放出する酸化物絶縁層は、加熱により酸化物半導体層１４４に酸素を拡散させることができる。ゲート絶縁層１４６に用いることが可能な酸化物絶縁層は、代表的には、酸化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化窒化アルミニウム層、酸化ガリウム層、酸化ハフニウム層、酸化イットリウム層等を用いることができる。
【００９４】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【００９５】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第２の熱処理に第１の熱処理を兼ねさせても良い。
【００９６】
上述のように、第１の熱処理と第２の熱処理を適用することで、酸化物半導体層１４４を、その水素原子を含む物質が極力含まれないように高純度化することができる。
【００９７】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８を形成する（図３（Ｅ）参照）。
【００９８】
ゲート電極１４８は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８は、単層構造としても良いし、積層構造としても良い。
【００９９】
以上により、トランジスタ１６０が完成する。
【０１００】
〈トランジスタ１６２の作製工程〉
図２に示すトランジスタ１６２の作製工程の例について、図４を参照して説明する。なお、トランジスタ１６２の作製工程は、多くの部分でトランジスタ１６０と共通している。したがって、以下においては、重複する部分の説明は省略することがある。
【０１０１】
まず、被形成表面を有する基体１００上に、導電層１４０を成膜する（図４（Ａ）参照）。
【０１０２】
次いで、導電層１４０上にレジストマスク１５０ａ及びレジストマスク１５０ｂを形成する。その後、当該マスクを用いて導電層１４０をハーフエッチングして（すなわち、導電層１４０が基板を覆う状態でエッチングを止め）、凹部を有する導電層１４１を形成する（図４（Ｂ）参照）。
【０１０３】
次いで、レジストマスク１５０ａ及びレジストマスク１５０ｂを後退（縮小）させることで、レジストマスク１５２ａ及びレジストマスク１５２ｂを形成する（図４（Ｃ）参照）。レジストマスク１５２ａ及びレジストマスク１５２ｂを用いて導電層１４１をエッチングすることで、周縁に突出部１４５ａを有するソース電極１４２ａと、周縁に突出部１４５ｂを有するドレイン電極１４２ｂと、を形成する（図４（Ｄ）参照）。
【０１０４】
レジストマスク１５２ａ及びレジストマスク１５２ｂを除去したのち、酸化物半導体層を形成し、当該酸化物半導体層を加工して、島状の酸化物半導体層１４４を形成する。なお、酸化物半導体層形成前に、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、酸化物半導体層の成膜面に付着した水などを除去してもよい。また、このプラズマ処理によって、ソース電極１４２ａ及びドレイン電極１４２ｂの周縁における段差をより縮小することができるため、当該ソース電極１４２ａ及びドレイン電極１４２ｂ上に成膜される酸化物半導体層１４４及びゲート絶縁層１４６等の被覆性をより向上させることができる。なお、プラズマ処理を行った場合、当該プラズマ処理に続けて大気に触れることなく、酸化物半導体層を形成することが望ましい。
【０１０５】
次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する。次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８を形成する（図４（Ｅ）参照）。
【０１０６】
以上により、トランジスタ１６２が完成する。
【０１０７】
なお、トランジスタ１６０及びトランジスタ１６２のソース電極１４２ａ及びドレイン電極１４２ｂは、それぞれ一つの突出部を有するが、本発明の実施の形態はこれに限られるものではない。
【０１０８】
例えば、レジストマスクの後退（縮小）と後退（縮小）したレジストマスクを用いたエッチングを複数回行うことで、ソース電極１４２ａ及びドレイン電極１４２ｂの周縁に膜厚の異なる複数の突出部を階段状に形成してもよい。但し、膜厚の異なる複数の突出部を階段状に形成する場合、ソース電極１４２ａにおけるｎ段目（ｎ≧１、膜厚の最も小さい突出部を１段目とする）の突出部は、ドレイン電極１４２ｂにおけるｎ段目の突出部を同じ膜厚及び同じ幅を有する。なお、階段状とは、複数の面が曲面をもって接続される場合も含むものとする。また、膜厚の異なる複数の突出部を形成する場合、該複数の突出部のそれぞれはテーパ形状を有するのが好ましい。
【０１０９】
また、ゲート電極１４８の周縁に突出部を設けてもよい。ゲート電極１４８の周縁に突出部を設けることで、ゲート電極１４８上に形成される絶縁層の被覆性を向上させることができる。これによって、ゲート電極１４８と、ゲート電極１４８上に設けられる配線とに起因する該絶縁層への電界の集中を防止することができるため、トランジスタの劣化又は破壊をより防止することが可能となる。但し、ゲート電極１４８の周縁に突出部を設ける場合には、ゲート電極１４８を上述の材料から選ばれた単層の電極とする。
【０１１０】
また、本実施の形態は、ボトムゲート型のトランジスタへの適用も可能である。図５にボトムゲート型のトランジスタの構成例を示す。
【０１１１】
図５（Ａ）に示すトランジスタ１７０は、基体１００上に、ゲート電極１４９と、ゲート電極１４９に接して設けられたゲート絶縁層１４６と、ゲート絶縁層１４６上に設けられたソース電極１４２ａ及びドレイン電極１４２ｂと、ソース電極１４２ａ及びドレイン電極１４２ｂの一部と接し、ゲート絶縁層１４６を介してゲート電極１４９と重畳する酸化物半導体層１４４と、を有する。
【０１１２】
トランジスタ１７０のチャネル長Ｌは、２μｍ未満とすることが好ましく、１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすると、より好ましい。また、酸化物半導体層１４４の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。これにより、高速動作可能かつ低消費電力な半導体装置が実現される。
【０１１３】
図５（Ｂ）に示すトランジスタ１７２は、基体１００上に、ゲート電極１４９と、ゲート電極１４９に接して設けられたゲート絶縁層１４６と、ゲート絶縁層１４６を介してゲート電極１４９と重畳する酸化物半導体層１４４と、酸化物半導体層１４４の一部と接するソース電極１４２ａ及びドレイン電極１４２ｂと、を有する。
【０１１４】
トランジスタ１７０及びトランジスタ１７２において、ゲート電極１４９は、前述の材料から選択された単層で構成され、周縁にその他の領域と比較して膜厚の小さい突出部１４７を有する。これによって、ゲート絶縁層１４６の被覆性を向上させ、断線や接続不良を防止することができる。また、ゲート絶縁層１４６において、局所的に膜厚の小さい領域が形成されることを抑制することができるため、トランジスタ１７０及びトランジスタ１７２の絶縁破壊耐圧を向上させるとともに、ゲートリークの発生を抑制することができる。なお、突出部１４７は、突出部１４５ａ及び突出部１４５ｂと同様に作製することが可能である。また、膜厚の異なる複数の突出部を階段状に形成してもよい。
【０１１５】
また、トランジスタ１７０は、ソース電極１４２ａ及びドレイン電極１４２ｂの周縁にそれぞれ突出部１４５ａ及び突出部１４５ｂを有する。これによって、酸化物半導体層１４４の被覆性を向上させることができる。
【０１１６】
なお、トランジスタ１７２においてソース電極１４２ａ及びドレイン電極１４２ｂの周縁には必ずしも突出部１４５ａ及び突出部１４５ｂを設ける必要はない。但し、突出部１４５ａ及び突出部１４５ｂを設けることで、酸化物半導体層１４４上に設けられる絶縁層（図示しない）の被覆性を向上させることができるため、好ましい。
【０１１７】
本実施の形態で示すトランジスタ１６０、トランジスタ１６２、トランジスタ１７０及びトランジスタ１７２は、膜厚の大きい配線（ゲート電極、ソース電極またはドレイン電極）の周縁に突出部を形成することで、該配線に接して設けられる絶縁層のカバレッジ不良を防止している。これによって、該絶縁層おいて局所的に膜厚の薄い領域が形成されることがなく、膜厚の薄い領域に電界が集中することに起因するトランジスタの破壊を防止することができる。
【０１１８】
また、微細化された（チャネル長が２μｍ未満の）トランジスタの作製工程において、フォトリソグラフィの露光に３６５ｎｍ以下の光を用いた場合であっても、ゲート電極、ソース電極またはドレイン電極の周縁に形成される突出部をテーパ形状とすることが可能である。
【０１１９】
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２０】
（実施の形態２）
本実施の形態では、半導体装置の一例として、記憶媒体（メモリ素子）を示す。本実施の形態では、実施の形態１で示す酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとを同一基板上に形成する。
【０１２１】
図６は、半導体装置の構成の一例である。図６（Ａ）には、半導体装置の断面を、図６（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＥ１−Ｅ２及びＦ１−Ｆ２における断面に相当する。また、図６（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図６（Ａ）及び図６（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタを有し、上部に第２の半導体材料を用いたトランジスタを有する。本実施の形態では、第１の半導体材料を用いたトランジスタを酸化物半導体以外の半導体材料を用いたトランジスタ２６０とし、第２の半導体材料を用いたトランジスタを、実施の形態１で示した酸化物半導体を用いたトランジスタ１６０とする。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタ１６０は、その特性により長時間の電荷保持を可能とする。なお、第２の半導体材料を用いたトランジスタとしては、実施の形態１で示したトランジスタの構成を適宜用いることが可能である。
【０１２２】
図６におけるトランジスタ２６０は、半導体材料（例えば、シリコンなど）を含む基板３０１に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１８と、不純物領域１１８に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１０９と、を有する。
【０１２３】
半導体材料を含む基板３０１は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【０１２４】
トランジスタ２６０の金属化合物領域１２４の一部には、電極１２６が接続されている。ここで、電極１２６は、トランジスタ２６０のソース電極やドレイン電極として機能する。また、トランジスタ２６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ２６０を覆うように絶縁層１２８が設けられている。なお、高集積化を実現するためには、図６に示すようにトランジスタ２６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ２６０の特性を重視する場合には、ゲート電極１０９の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１１８を設けても良い。
【０１２５】
トランジスタ２６０は公知の技術を用いて作製することができる。半導体材料として、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いたトランジスタ２６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０１２６】
トランジスタ２６０を形成した後、トランジスタ１６０及び容量素子１６４の形成前の処理として、絶縁層１２８にＣＭＰ処理を施して、ゲート電極１０９の上面を露出させる。ゲート電極１０９の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６０の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ましい。
【０１２７】
平坦化された絶縁層１２８上に酸化物半導体層１４４を形成後、露出したゲート電極１０９、電極１２６、絶縁層１２８、及び酸化物半導体層１４４等を覆う導電層を設ける。そして実施の形態１で示した方法と同様に、当該導電層を加工することでソース電極１４２ａ及びドレイン電極１４２ｂを形成する。形成されたソース電極１４２ａは、トランジスタ２６０のゲート電極１０９と電気的に接続される。また、ドレイン電極１４２ｂは、トランジスタ２６０の電極１２６と電気的に接続される。
【０１２８】
また、図６に示す半導体装置においては、ゲート絶縁層１４６を介してソース電極１４２ａと少なくとも一部が重畳するように導電層１５８が設けられる。導電層１５８は、ゲート電極１４８と同じ工程で形成され、容量素子１６４の一方の電極として機能する。
【０１２９】
また、ゲート電極１４８及び導電層１５８の上には絶縁層１５０が設けられている。そして、絶縁層１５０上には配線１５４が設けられ、当該配線１５４は絶縁層１５０、ゲート絶縁層１４６などに形成された開口を介してドレイン電極１４２ｂと接続されている。ここで、配線１５４は、少なくともトランジスタ１６０の酸化物半導体層１４４の一部と重畳するように設けられる。また、配線１５４を覆うように絶縁層１５６が設けられている。
【０１３０】
また、図６に示す半導体装置において、トランジスタ２６０と、トランジスタ１６０とは、少なくとも一部が重畳するように設けられている。特に、トランジスタ２６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、配線１５４は、少なくとも酸化物半導体層１４４の一部と重畳するように設けられている。また、トランジスタ１６０や容量素子１６４が、トランジスタ２６０と重畳するように設けられている。
【０１３１】
例えば、容量素子１６４の導電層１５８は、トランジスタ２６０のゲート電極１０９と少なくとも一部が重畳して設けられている。このような、平面レイアウトを採用することにより、半導体装置の高集積化を図ることができる。例えば、当該半導体装置を用いてメモリセルを構成する場合、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０１３２】
図６（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図６（Ｃ）において、トランジスタ１６０のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、トランジスタ２６０のゲート電極と、は電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ２６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ２６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１の信号線とも呼ぶ）とトランジスタ１６０のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２の信号線とも呼ぶ）と、トランジスタ１６０のゲート電極とは、電気的に接続されている。そして、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０１３３】
酸化物半導体を用いたトランジスタ１６０は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ１６０をオフ状態とすることで、トランジスタ１６０のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、トランジスタ２６０のゲート電極とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、ノードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【０１３４】
半導体装置に情報を記憶させる場合（書き込み）は、まず、第４の配線の電位を、トランジスタ１６０がオン状態となる電位にして、トランジスタ１６０をオン状態とする。これにより、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）レベル電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６０がオフ状態となる電位にして、トランジスタ１６０をオフ状態とすることにより、ノードＦＧが浮遊状態となるため、ノードＦＧには所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる。
【０１３５】
トランジスタ１６０のオフ電流は極めて小さいため、ノードＦＧに供給された電荷は長時間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１３６】
記憶された情報を読み出す場合（読み出し）は、第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、トランジスタ１６０は異なる状態をとる。一般に、トランジスタ１６０をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が保持されている場合のトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が保持されている場合のトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ２６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、ノードＦＧに保持された電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ２６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２６０は「オフ状態」のままである。このため、第５の配線の電位を制御して、トランジスタ２６０のオン状態またはオフ状態を読み出す（第２の配線の電位を読み出す）ことで、記憶された情報を読み出すことができる。
【０１３７】
また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦＧに新たな情報に係る電荷を保持させる。具体的には、第４の配線の電位を、トランジスタ１６０がオン状態となる電位にして、トランジスタ１６０をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。その後、第４の配線の電位をトランジスタ１６０がオフ状態となる電位にして、トランジスタ１６０をオフ状態とすることにより、ノードＦＧには、新たな情報に係る電荷が保持された状態となる。すなわち、ノードＦＧに第１の書き込みによって所定量の電荷が保持された状態で、第１の書き込みと同様の動作（第２の書き込み）を行うことで、記憶させた情報を上書きすることが可能である。
【０１３８】
本実施の形態で示すトランジスタ１６０は、高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタ１６０のオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。また、チャネル長（Ｌ）の微細化されたトランジスタ１６０を用いることで、半導体装置の集積度を向上させることができる。
【０１３９】
また、本実施の形態において示す半導体装置では、トランジスタ２６０とトランジスタ１６０を重畳させることで、集積度が十分に高められた半導体装置が実現される。
【０１４０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１４１】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図７を参照して説明する。ここでは、中央演算処理装置（ＣＰＵ）について説明する。
【０１４２】
ＣＰＵのブロック図の一例を図７に示す。図７に示されるＣＰＵ１１０１は、タイミングコントロール回路１１０２、命令解析デコーダー１１０３、レジスタアレイ１１０４、アドレスロジックバッファ回路１１０５、データバスインターフェイス１１０６、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１０７、命令レジスタ１１０８などより構成されている。
【０１４３】
これらの回路は、インバータ回路、抵抗、容量、先の実施の形態に示したトランジスタなどを用いて作製する。先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができる。
【０１４４】
以下に、ＣＰＵ１１０１が有する、それぞれの回路について簡単に説明する。タイミングコントロール回路１１０２は外部からの命令を受け取り、それを内部用の情報に変換し、他のブロックに送り出す。また、内部の動作に応じて、メモリデータの読み込み、書き込みなどの指示を外部に与える。命令解析デコーダー１１０３は外部の命令を内部用の命令に変換する機能を有する。レジスタアレイ１１０４はデータを一時的に保管する機能を有する。アドレスロジックバッファ回路１１０５は外部メモリのアドレスを指定する機能を有する。データバスインターフェイス１１０６は、外部のメモリまたはプリンタなどの機器にデータを出し入れする機能を有する。ＡＬＵ１１０７は演算を行う機能を有する。命令レジスタ１１０８は命令を一時的に記憶しておく機能を有する。このような回路の組み合わせによってＣＰＵは構成されている。
【０１４５】
ＣＰＵ１１０１の少なくとも一部に、先の実施の形態に示したトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、ＣＰＵ１１０１の高集積化を図ることができる。
【０１４６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１４７】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図８を参照して説明する。ここでは、対象物の情報を読み取るイメージセンサ機能を有する半導体装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０１４８】
図８（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図８（Ａ）はフォトセンサの等価回路であり、図８（Ｂ）はフォトセンサの一部を示す断面図である。
【０１４９】
フォトダイオード１２０２は、一方の電極がフォトダイオードリセット信号線１２１２に、他方の電極がトランジスタ１２０４のゲートに電気的に接続されている。トランジスタ１２０４は、ソース電極又はドレイン電極の一方がフォトセンサ基準信号線１２１８に、ソース電極又はドレイン電極の他方がトランジスタ１２０６のソース電極又はドレイン電極の一方に電気的に接続されている。トランジスタ１２０６は、ゲート電極がゲート信号線１２１４に、ソース電極又はドレイン電極の他方がフォトセンサ出力信号線１２１６に電気的に接続されている。
【０１５０】
ここで、図８（Ａ）に示す、トランジスタ１２０４、トランジスタ１２０６は酸化物半導体を用いたトランジスタが適用される。ここで、酸化物半導体を用いたトランジスタとして、先の実施の形態で示したトランジスタを用いることができる。先の実施の形態に示したトランジスタは、オフ状態でのリーク電流を極めて小さくすることができるので、フォトセンサの光検出精度を向上させることができる。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精度を向上させることができる。
【０１５１】
図８（Ｂ）は、フォトセンサにおけるフォトダイオード１２０２及びトランジスタ１２０４に示す断面図であり、絶縁表面を有する基板１２２２（ＴＦＴ基板）上に、センサとして機能するフォトダイオード１２０２及びトランジスタ１２０４が設けられている。フォトダイオード１２０２、トランジスタ１２０４の上には接着層１２２８を用いて基板１２２４が設けられている。また、トランジスタ１２０４上には、絶縁層１２３４、層間絶縁層１２３６、層間絶縁層１２３８が設けられている。
【０１５２】
また、トランジスタ１２０４のゲート電極と電気的に接続されるように、該ゲート電極と同じ層にゲート電極１２４０が設けられている。ゲート電極１２４０は、絶縁層１２３４及び層間絶縁層１２３６に設けられた開口を介して、層間絶縁層１２３６上に設けられた電極層１２４２と電気的に接続されている。フォトダイオード１２０２は、電極層１２４２上に形成されているので、フォトダイオード１２０２とトランジスタ１２０４とは、ゲート電極１２４０および電極層１２４２を介して電気的に接続されている。
【０１５３】
フォトダイオード１２０２は、電極層１２４２側から順に、第１半導体層１２２６ａ、第２半導体層１２２６ｂ及び第３半導体層１２２６ｃを積層した構造を有している。つまり、フォトダイオード１２０２は、第１半導体層１２２６ａで電極層１２４２と電気的に接続されている。また、第３半導体層１２２６ｃにおいて、層間絶縁層１２３８上に設けられた電極層１２４４と電気的に接続されている。
【０１５４】
ここでは、第１半導体層１２２６ａとしてｎ型の導電型を有する半導体層と、第２半導体層１２２６ｂとして高抵抗な半導体層（Ｉ型半導体層）、第３半導体層１２２６ｃとしてｐ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを例示している。
【０１５５】
第１半導体層１２２６ａは、ｎ型半導体層であり、ｎ型を付与する不純物元素を含むアモルファスシリコン膜により形成する。第１半導体層１２２６ａの形成には、１５族の不純物元素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第１半導体層１２２６ａの膜厚は２０ｎｍ以上２００ｎｍ以下となるよう形成することが好ましい。
【０１５６】
第２半導体層１２２６ｂは、ｉ型半導体層（真性半導体層）であり、アモルファスシリコン膜により形成する。第２半導体層１２２６ｂの形成には、半導体材料ガスを用いて、アモルファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体層１２２６ｂの形成は、ＬＰＣＶＤ法、気相成長法、スパッタリング法等により行っても良い。第２半導体層１２２６ｂの膜厚は２００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
【０１５７】
第３半導体層１２２６ｃはｐ型半導体層であり、ｐ型を付与する不純物元素を含むアモルファスシリコン膜により形成することができる。第３半導体層１２２６ｃの形成には１３族の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第３半導体層１２２６ｃの膜厚は１０ｎｍ以上５０ｎｍ以下となるよう形成することが好ましい。
【０１５８】
また、第１半導体層１２２６ａ、第２半導体層１２２６ｂ、及び第３半導体層１２２６ｃは、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セミアモルファス（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ）半導体を用いて形成してもよい。
【０１５９】
微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定状態に属するものである。すなわち、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対して法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。
【０１６０】
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。さらには、シリコンを含む気体中に、ＣＨ４、Ｃ２Ｈ６等の炭化物気体、ＧｅＨ４、ＧｅＦ４等のゲルマニウム化気体、Ｆ２等を混入させてもよい。
【０１６１】
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型のフォトダイオードはｐ型の半導体層側を受光面とする方がよい特性を示す。ここでは、基板１２２４側の面からフォトダイオード１２０２が入射光１２３０を受け、電気信号に変換する例を示す。また、受光面とした半導体層側とは逆の導電型を有する半導体層側からの光は外乱光となるため、電極層１２４２は遮光性を有する導電膜を用いるとよい。また、ｎ型の半導体層側を受光面として用いることもできる。
【０１６２】
また、入射光１２３０を基板１２２４側の面から入射させることにより、トランジスタ１２０４の酸化物半導体層は、該トランジスタ１２０４のゲート電極によって、入射光１２３０を遮光することができる。
【０１６３】
絶縁層１２３４、層間絶縁層１２３６、層間絶縁層１２３８としては、絶縁性材料を用いて、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法等）、印刷法（スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いて形成することができる。
【０１６４】
絶縁層１２３４としては、無機絶縁材料としては、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化窒化アルミニウム層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの酸化物絶縁層又は窒化物絶縁層の、単層又は積層を用いることができる。またμ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。
【０１６５】
層間絶縁層１２３６、層間絶縁層１２３８としては、表面凹凸を低減するため平坦化絶縁膜として機能する絶縁層が好ましい。層間絶縁層１２３６、層間絶縁層１２３８としては、例えばポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の単層、又は積層を用いることができる。
【０１６６】
フォトダイオード１２０２は、入射光１２３０を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることができる。
【０１６７】
以上に示すフォトセンサにおいて、酸化物半導体を用いたトランジスタとして、先の実施の形態で示したトランジスタを用いることができる。先の実施の形態に示したトランジスタは、オフ状態でのリーク電流を極めて小さくすることができるので、フォトセンサの光検出精度を向上させることができる。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精度を向上させることができる。
【０１６８】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１６９】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図９を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０１７０】
図９（Ａ）は、ノート型のパーソナルコンピュータであり、筐体６０１、筐体６０２、表示部６０３、キーボード６０４などによって構成されている。筐体６０１と筐体６０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力なノート型のパーソナルコンピュータが実現される。
【０１７１】
図９（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体６１１には、表示部６１３と、外部インターフェイス６１５と、操作ボタン６１４等が設けられている。また、携帯情報端末を操作するスタイラス６１２などを備えている。本体６１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力な携帯情報端末が実現される。
【０１７２】
図９（Ｃ）は、電子ペーパーを実装した電子書籍６２０であり、筐体６２１と筐体６２３の２つの筐体で構成されている。筐体６２１および筐体６２３には、それぞれ表示部６２５および表示部６２７が設けられている。筐体６２１と筐体６２３は、軸部６３７により接続されており、該軸部６３７を軸として開閉動作を行うことができる。また、筐体６２１は、電源６３１、操作キー６３３、スピーカー６３５などを備えている。筐体６２１、筐体６２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力な電子書籍が実現される。
【０１７３】
図９（Ｄ）は、携帯電話機であり、筐体６４０と筐体６４１の２つの筐体で構成されている。さらに、筐体６４０と筐体６４１は、スライドし、図９（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体６４１は、表示パネル６４２、スピーカー６４３、マイクロフォン６４４、操作キー６４５、ポインティングデバイス６４６、カメラ用レンズ６４７、外部接続端子６４８などを備えている。また、筐体６４０は、携帯電話機の充電を行う太陽電池セル６４９、外部メモリスロット６５０などを備えている。また、アンテナは、筐体６４１に内蔵されている。筐体６４０と筐体６４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力な携帯電話機が実現される。
【０１７４】
図９（Ｅ）は、デジタルカメラであり、本体６６１、表示部６６７、接眼部６６３、操作スイッチ６６４、表示部６６５、バッテリー６６６などによって構成されている。本体６６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力なデジタルカメラが実現される。
【０１７５】
図９（Ｆ）は、テレビジョン装置６７０であり、筐体６７１、表示部６７３、スタンド６７５などで構成されている。テレビジョン装置６７０の操作は、筐体６７１が備えるスイッチや、リモコン操作機６８０により行うことができる。筐体６７１およびリモコン操作機６８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、例えば、高速、かつ低消費電力なテレビジョン装置が実現される。
【０１７６】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、半導体装置の微細化による高速化、低消費電力化が実現された電子機器が得られる。
【実施例】
【０１７７】
本実施例では、実施の形態１に示した半導体装置の作製方法を適用して導電層を加工した例を示す。
【０１７８】
本実施例においては、図１に示すトランジスタ１６０に対応した構造を作製した。図１０を用いてサンプルの作製方法を示す。
【０１７９】
はじめにガラス基板４００上に、下地膜として、膜厚３００ｎｍの酸化シリコン層４０２を、スパッタリング法を用いて成膜した。その後、半導体層として島状の酸化物半導体層４０４を形成した。酸化物半導体層４０４は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のターゲットを用い、スパッタ法により形成した。また、その膜厚は、３０ｎｍとした。また、半導体層上に導電層としてタングステン層４０６を１００ｎｍの膜厚で成膜した（図１０（Ａ）参照）。
【０１８０】
得られたタングステン層４０６を、レジストマスク４１０を用いて第１のエッチングを行い、凹部を有するタングステン層４０８を形成した（図１０（Ｂ１）参照）。なお、レジストマスク４１０の作製には、光源として、波長３６５ｎｍの光を呈するｉ線を用いた。また、エッチング装置としては、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いた。
【０１８１】
第１のエッチングは、チャンバー内の圧力を０．６７Ｐａ、基板温度を４０℃とし、上部電極のコイルに３０００ＷのＲＦ（１３．５６ＭＨｚ）電力を印加し、基板側の電極に１４０Ｗの電力を印加して、１０秒間のエッチングを行った。また、エッチングガスは、ＣＦ４、Ｃｌ２及びＯ２の混合ガスとして、流量をそれぞれ５５ｓｃｃｍ、４５ｓｃｃｍ及び５５ｓｃｃｍとした。
【０１８２】
次いで、レジストマスク４１０を縮小して、レジストマスク４１２とした。レジストマスク４１０の縮小には、第１のエッチングと同じチャンバー内にて圧力を３．０Ｐａとし、基板温度を４０℃とし、上部電極のコイルに２０００ＷのＲＦ電力を印加し、基板側の電極を０Ｗとして、Ｏ２ガスを流量１００ｓｃｃｍで流して、酸素プラズマによるアッシングを行った。アッシングの時間は１５秒とした。
【０１８３】
その後、縮小したレジストマスク４１２を用いて第２のエッチングを行い、周縁に突出部を有するタングステン層４１４を得た（図１０（Ｃ１）参照）。第２のエッチングは、チャンバー内の圧力を０．６７Ｐａ、基板温度を４０℃とし、上部電極のコイルに３０００ＷのＲＦ電力を印加し、基板側の電極に１４０Ｗの電力を印加して、１５秒間のエッチングを行った。また、エッチングガスは、ＣＦ４、Ｃｌ２及びＯ２の混合ガスとして、流量をそれぞれ５５ｓｃｃｍ、４５ｓｃｃｍ及び５５ｓｃｃｍとした。
【０１８４】
その後、レジストマスク４１２を除去した（図１０（Ｄ１）参照）。
【０１８５】
また、比較例として、レジストマスク４１０を用いて１度のエッチング処理によって酸化物半導体層４０４を露出させ、タングステン層４１６を作製した（図１０（Ｂ２）参照）。その後、レジストマスク４１０を除去した（図１０（Ｃ２）参照）。
【０１８６】
図１１（Ａ）にエッチング加工後のタングステン層４１４端部（図１０（Ｄ１）において点線で囲んだ領域）のＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像を示す。
【０１８７】
また、図１１（Ｂ）に、比較例として作製したタングステン層４１６（図１０（Ｃ２）において点線で囲んだ領域）端部のＳＴＥＭ像を示す。
【０１８８】
図１１（Ｂ）より、ｉ線を用いて作製したレジストマスクを使用した場合、タングステン層４０６を１度のエッチング処理によってパターン加工すると、端部にテーパ形状が形成されずに、タングステン層４１６の側面と底面が略垂直となることが示された。このような導電層上に薄膜を成膜すると、断線や接続不良が発生しやすく、また、当該薄膜において局所的に膜厚の小さい領域が形成されることが懸念される。
【０１８９】
また、図１１（Ａ）より、実施の形態１に示す作製方法を適用することで、ｉ線を用いて作製したレジストマスクを使用した場合であっても、タングステン層４１４の端部に突出部４１５が形成されることが示された。また、該突出部４１５はテーパ形状であった。
【０１９０】
以上より、本発明の一態様の半導体装置の作製方法を適用することで、フォトリソグラフィに３６５ｎｍ以下の光を用いた場合であっても、配線の周縁に形成される突出部をテーパ形状とすることが可能であることが示された。
【符号の説明】
【０１９１】
１００ 基体
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１０９ ゲート電極
１１６ チャネル形成領域
１１８ 不純物領域
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１４０ 導電層
１４１ 導電層
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体層
１４５ａ 突出部
１４５ｂ 突出部
１４６ ゲート絶縁層
１４７ 突出部
１４８ ゲート電極
１４９ ゲート電極
１５０ 絶縁層
１５０ａ レジストマスク
１５０ｂ レジストマスク
１５２ａ レジストマスク
１５２ｂ レジストマスク
１５４ 配線
１５６ 絶縁層
１５８ 導電層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ トランジスタ
１７２ トランジスタ
２６０ トランジスタ
３０１ 基板
４００ ガラス基板
４０２ 酸化シリコン層
４０４ 酸化物半導体層
４０６ タングステン層
４０８ タングステン層
４１０ レジストマスク
４１２ レジストマスク
４１４ タングステン層
４１５ 突出部
４１６ タングステン層
６０１ 筐体
６０２ 筐体
６０３ 表示部
６０４ キーボード
６１１ 本体
６１２ スタイラス
６１３ 表示部
６１４ 操作ボタン
６１５ 外部インターフェイス
６２０ 電子書籍
６２１ 筐体
６２３ 筐体
６２５ 表示部
６２７ 表示部
６３１ 電源
６３３ 操作キー
６３５ スピーカー
６３７ 軸部
６４０ 筐体
６４１ 筐体
６４２ 表示パネル
６４３ スピーカー
６４４ マイクロフォン
６４５ 操作キー
６４６ ポインティングデバイス
６４７ カメラ用レンズ
６４８ 外部接続端子
６４９ 太陽電池セル
６５０ 外部メモリスロット
６６１ 本体
６６３ 接眼部
６６４ 操作スイッチ
６６５ 表示部
６６６ バッテリー
６６７ 表示部
６７０ テレビジョン装置
６７１ 筐体
６７３ 表示部
６７５ スタンド
６８０ リモコン操作機
１１０１ ＣＰＵ
１１０２ タイミングコントロール回路
１１０３ 命令解析デコーダー
１１０４ レジスタアレイ
１１０５ アドレスロジックバッファ回路
１１０６ データバスインターフェイス
１１０７ ＡＬＵ
１１０８ 命令レジスタ
１２０２ フォトダイオード
１２０４ トランジスタ
１２０６ トランジスタ
１２１２ フォトダイオードリセット信号線
１２１４ ゲート信号線
１２１６ フォトセンサ出力信号線
１２１８ フォトセンサ基準信号線
１２２２ 基板
１２２４ 基板
１２２６ａ 半導体層
１２２６ｂ 半導体層
１２２６ｃ 半導体層
１２２８ 接着層
１２３０ 入射光
１２３４ 絶縁層
１２３６ 層間絶縁層
１２３８ 層間絶縁層
１２４０ ゲート電極
１２４２ 電極層
１２４４ 電極層
【技術分野】
【０００１】
開示する発明の技術分野は、半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは、集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料、酸化物半導体等が知られている。
【０００３】
トランジスタの動作の高速化を達成するために、トランジスタの微細化が求められている。例えば、特許文献１では、チャネル層の厚さを１０ｎｍ程度以下とした酸化物半導体を用いた薄膜トランジスタが開示され、非特許文献１では、チャネル長を２μｍ〜１００μｍとした酸化物半導体を用いた薄膜トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１１７０号公報
【非特許文献】
【０００５】
【非特許文献１】Ｔ． Ｋａｗａｍｕｒａ，Ｈ． Ｕｃｈｉｙａｍａ，Ｓ． Ｓａｉｔｏ，Ｈ． Ｗａｋａｎａ，Ｔ． Ｍｉｎｅ， ａｎｄ Ｍ． Ｈａｔａｎｏ、「Ｌｏｗ−Ｖｏｌｔａｇｅ Ｏｐｅｒａｔｉｎｇ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ ＴＦＴｓ」、ＩＤＷ’０９、ｐ．１６８９−１６９２
【発明の概要】
【発明が解決しようとする課題】
【０００６】
トランジスタを微細化する場合には、製造工程において発生する不良が大きな問題となる。例えば、ソース電極、ドレイン電極、又はゲート電極等の配線上にトランジスタの半導体層、又はゲート絶縁層を成膜する場合、該配線は半導体層と比較して大きな膜厚を有するため、微細化に伴う半導体層又はゲート絶縁層の膜厚の縮小によって、半導体層又はゲート絶縁層の被覆性が低下し、断線や接続不良などが生じうる。
【０００７】
特に、チャネル長（Ｌ）の短い微細なトランジスタを作製するときは、パターンの解像度を向上させるために、フォトリソグラフィの光源としてｉ線（３６５ｎｍ）以下の波長の短い光を用いることが好ましい。しかしながら、フォトリソグラフィの光源としてｉ線を用いる場合、ｇ線（４３６ｎｍ）等のより波長の長い光を用いる場合と比較して、パターン端部をテーパ形状とすることが困難であるため、配線上に形成される薄膜の被覆性がより低下しやすい。
【０００８】
そこで、開示する発明の一態様は、不良を抑制しつつ微細化された半導体装置の提供を課題の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置は、膜厚の大きい配線（ゲート電極、ソース電極またはドレイン電極）の周縁に突出部を設ける。また、該配線の作製において、導電層のハーフエッチング、レジストマスクの縮小及び縮小したレジストマスクを用いたエッチングを行うことで、フォトリソグラフィの光源として３６５ｎｍ以下の波長の短い光を用いた場合であっても、配線周縁をテーパ形状とすることが可能である。より具体的には、例えば以下の構成を採用することができる。
【００１０】
本発明の一態様は、半導体層を形成し、半導体層上に、単層でなる第１の導電層を形成し、第１の導電層上に、３６５ｎｍ以下の波長の光を用いて第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の導電層をエッチングして、凹部を有する第２の導電層とし、第１のレジストマスクを縮小させて第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電層をエッチングして、周縁に突出部を有し、且つ突出部はテーパ形状であるソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極上に、半導体層の一部と接するゲート絶縁層を形成し、ゲート絶縁層上の半導体層と重畳する位置にゲート電極を形成する半導体装置の作製方法である。
【００１１】
また、本発明の一態様は、第１の導電層を形成し、第１の導電層上に、３６５ｎｍ以下の波長の光を用いて第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の導電層をエッチングして、凹部を有する第２の導電層を形成し、第１のレジストマスクを縮小させて第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電層をエッチングして、周縁に突出部を有し、且つ突出部はテーパ形状であるソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極上に、半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上の半導体層と重畳する位置にゲート電極を形成する半導体装置の作製方法である。
【００１２】
上記の半導体装置の作製方法において、半導体層として、酸化物半導体層を用いるのが好ましい。
【００１３】
また、本発明の他の一態様は、チャネル形成領域を少なくとも含む半導体層と、半導体層の一部と接し、単層でなるソース電極及びドレイン電極と、ソース電極及びドレイン電極上に設けられ、チャネル形成領域と接するゲート絶縁層と、ゲート絶縁層を介して、チャネル形成領域と重畳するゲート電極と、を有し、チャネル形成領域のチャネル長は２μｍ未満であり、ソース電極及びドレイン電極は、周縁に突出部をそれぞれ有し、突出部はテーパ形状である半導体装置である。
【００１４】
また、上記の半導体装置において、ゲート絶縁層は、少なくとも突出部において、ソース電極及びドレイン電極とそれぞれ接してもよい。
【００１５】
または、上記の半導体装置において、半導体層は、少なくとも突出部において、ソース電極及びドレイン電極とそれぞれ接してもよい。
【００１６】
また、上記の半導体装置のいずれかにおいて、ソース電極における突出部は、ドレイン電極における突出部と同じ幅及び同じ膜厚を有していてもよい。
【００１７】
また、本発明の他の一態様は、単層でなるゲート電極と、ゲート電極上に接して設けられたゲート絶縁層と、少なくともチャネル形成領域を含み、ゲート絶縁層を介してゲート電極と重畳する半導体層と、半導体層の一部とそれぞれ接するソース電極及びドレイン電極と、を有し、チャネル形成領域において、キャリアが流れる方向の長さは２μｍ未満であり、ゲート電極は、周縁に突出部を有し、突出部はテーパ形状である半導体装置である。
【００１８】
また、上記の半導体装置において、ゲート絶縁層は、少なくとも突出部において、ゲート電極と接していてもよい。
【００１９】
また、上記の半導体装置のいずれかにおいて、半導体層は、酸化物半導体層であるのが好ましい。
【００２０】
ここで半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、表示装置や記憶装置、集積回路などは半導体装置に含まれうる。
【００２１】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」又は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」との表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２２】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合等も含む。
【００２３】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２４】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００２５】
なお、本明細書等において、「同じ」との用語は、最終結果が顕著には変化しないように幾分変更された合理的な逸脱を含むものとする。例えば、同一工程で成膜された膜の膜厚は、同じ膜厚とし、成膜工程におけるばらつきは許容されるものとする。
【発明の効果】
【００２６】
開示する発明の一態様によって、不良を抑制しつつ、又は良好な特性を維持しつつ、微細化を達成した半導体装置を提供することができる。
【００２７】
開示する発明の一態様によって、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなり、一基板あたりの半導体装置の生産数が増大する。これにより、半導体装置の製造コストを低減することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。
【図面の簡単な説明】
【００２８】
【図１】半導体装置の構成例を示す平面図及び断面図。
【図２】半導体装置の構成例を示す平面図及び断面図。
【図３】半導体装置の作製工程を示す断面図。
【図４】半導体装置の作製工程を示す断面図。
【図５】半導体装置の構成例を示す断面図。
【図６】半導体装置の応用例を示す図。
【図７】半導体装置の応用例を示す図。
【図８】半導体装置の応用例を示す図。
【図９】半導体装置を用いた電子機器を示す図。
【図１０】実施例で作製したサンプルの作製工程を示す断面図。
【図１１】実施例で作製した導電層のＳＴＥＭ写真。
【発明を実施するための形態】
【００２９】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、異なる実施の形態及び実施例に係る構成は適宜組み合わせて実施することができる。また、以下に説明する発明の構成において、同一部分及び同様な機能を有する部分には同一の符号を用い、その繰り返しの説明は省略する。
【００３０】
なお、図面等において示す各構成の位置、大きさ、範囲などは、理解の簡単のため実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも図面等に開示された位置、大きさ、範囲などに限定されない。
【００３１】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３２】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図面を参照して説明する。
【００３３】
〈半導体装置の構成例〉
図１及び図２に半導体装置の構成例を示す。
【００３４】
本実施の形態で示すトランジスタに含まれる半導体層としては、非晶質（アモルファスともいう）半導体、多結晶半導体、微結晶（セミアモルファス若しくはマイクロクリスタルともいう）半導体等を用いることができる。以下、本実施の形態においては、半導体層として酸化物半導体層を用いる例を示す。酸化物半導体を用いることにより、トランジスタのオフ電流を低減することができる。また、非晶質シリコンなどと比較して、オン電流および電界効果移動度を高めることが出来る。また、トランジスタの劣化を抑制することができる。これにより、消費電力が小さく、高速動作が可能なトランジスタとすることができる。但し、本発明の実施の形態はこれに限られない。
【００３５】
図１（Ａ）は、トランジスタ１６０の平面図であり、図１（Ｂ）は、図１（Ａ）の線分Ａ１−Ｂ１における断面図である。また、図１（Ｃ）は、図１（Ａ）の線分Ｃ１−Ｄ１における断面図である。
【００３６】
図１に示すトランジスタ１６０は、被形成表面を有する基体１００上に、チャネル形成領域を少なくとも含む酸化物半導体層１４４と、酸化物半導体層１４４の一部とそれぞれ接するソース電極１４２ａ及びドレイン電極１４２ｂと、ソース電極１４２ａ及びドレイン電極１４２ｂ上に設けられ、酸化物半導体層１４４のチャネル形成領域と接するゲート絶縁層１４６と、ゲート絶縁層１４６を介して、酸化物半導体層１４４のチャネル形成領域と重畳するゲート電極１４８と、を有する。ソース電極１４２ａ及びドレイン電極１４２ｂは周縁に、階段形状の段差を有する。
【００３７】
なお、ゲート電極１４８などを覆うように、絶縁層を設けてもよく、当該絶縁層をトランジスタ１６０の構成要素に含めてもよい。
【００３８】
トランジスタ１６０のチャネル長Ｌは、２μｍ未満とすることが好ましく、１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすると、より好ましい。また、酸化物半導体層１４４の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。これにより、高速かつ低消費電力な半導体装置が実現される。
【００３９】
図１（Ｂ）に示すトランジスタ１６０のチャネル長方向の断面図において、ソース電極１４２ａは、酸化物半導体層１４４と接する領域にその他の領域（基体１００と接する領域）と比較して膜厚の小さい突出部１４５ａを有しており、突出部１４５ａはテーパ形状である。また、ドレイン電極１４２ｂも同様に、酸化物半導体層１４４と接する領域にその他の領域（基体１００と接する領域）と比較して膜厚の小さい突出部１４５ｂを有しており、突出部１４５ｂはテーパ形状である。ソース電極１４２ａ及びドレイン電極１４２ｂの端部がそれぞれ階段形状の段差を有しており、該階段形状の断面がテーパ形状を有していると言い換えることもできる。
【００４０】
突出部１４５ａ及び突出部１４５ｂにおいて、テーパ角は、例えば、３０°以上６０°以下とすることができる。なお、テーパ角とは、テーパ形状を有する層（例えば、ソース電極１４２ａ）を、その断面（基体１００の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【００４１】
一般的に、トップゲート型のトランジスタのゲート絶縁層は、ソース電極及びドレイン電極の端部を覆う領域において、該電極の膜厚に起因する段差（カバレッジ）を有し、段差部分においては、その他の領域と比較して局所的に膜厚が小さくなる。このような膜厚の小さい領域では、絶縁破壊耐圧が低いため、該領域に電界が集中して、トランジスタの破壊の原因となることがある。また、膜厚の小さい領域からゲートリークが発生する可能性がある。
【００４２】
しかしながら、図１に示すトランジスタ１６０においては、ソース電極１４２ａ及びドレイン電極１４２ｂの周縁に膜厚の小さい突出部１４５ａ及び突出部１４５ｂをそれぞれ設け、周縁の膜厚を段階的に小さくすることで、ゲート絶縁層１４６の被覆性を向上させ、断線や接続不良を防止することができる。また、これによって、ゲート絶縁層１４６において、局所的に膜厚の小さい領域が形成されることを抑制することができるため、トランジスタ１６０の絶縁破壊耐圧を向上させるとともに、ゲートリークの発生を抑制することができる。
【００４３】
さらに、トランジスタ１６０のソース電極１４２ａにおける突出部１４５ａの膜厚は、その他の領域よりも小さく、同様にドレイン電極１４２ｂにおける突出部１４５ｂの膜厚は、その他の領域よりも小さい。すなわち、突出部１４５ａ及び突出部１４５ｂにおいては、電荷の流れに垂直な断面の面積が小さくなっている。抵抗は断面積に反比例するから、ソース電極１４２ａ及びドレイン電極１４２ｂにおける突出部１４５ａ及び突出部１４５ｂは、その他の領域と比較して高抵抗な領域である。トランジスタ１６０は、ソース電極１４２ａ又はドレイン電極１４２ｂの高抵抗な領域と、酸化物半導体層１４４のチャネル形成領域とが接することで、ソースとドレイン間の電界を緩和することができるため、トランジスタサイズの縮小に伴う短チャネル効果を抑制することができる。
【００４４】
また、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。
【００４５】
このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、水素等のドナーに起因するキャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６０を得ることができる。
【００４６】
なお、非特許文献１などに開示されているように、キャリア密度が２×１０１９／ｃｍ３と大きいｎ型の酸化物半導体を用いる場合には、チャネル長が２μｍ〜１００μｍといった比較的大きいサイズのトランジスタは実現されうるが、このような材料を、微細化（チャネル長が２μｍ未満）されたトランジスタに用いると、そのしきい値電圧は大幅にマイナスシフトして、ノーマリーオフ型のトランジスタを実現することが極めて困難になる。一方で、高純度化され、真性化または実質的に真性化された酸化物半導体のキャリア密度は、少なくとも１×１０１４／ｃｍ３未満であり、上述のようにノーマリーオン化の問題が発生しないため、チャネル長が２μｍ未満のトランジスタを容易に実現することが可能である。
【００４７】
酸化物半導体層１４４は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。酸化物半導体層１４４は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とするのが好ましい。
【００４８】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００４９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００５０】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００５１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００５２】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００５３】
図２に示すトランジスタ１６２は、トランジスタ１６０の変形例であり、トランジスタ１６０に類似した構造を有する。図２（Ａ）は、トランジスタ１６２の平面図であり、図２（Ｂ）は、図２（Ａ）の線分Ａ２−Ｂ２における断面図である。また、図２（Ｃ）は、図２（Ａ）の線分Ｃ２−Ｄ２における断面図である。
【００５４】
トランジスタ１６２は、被形成表面を有する基体１００上に、チャネル形成領域を少なくとも含む酸化物半導体層１４４と、酸化物半導体層１４４の一部とそれぞれ接するソース電極１４２ａ及びドレイン電極１４２ｂと、ソース電極１４２ａ及びドレイン電極１４２ｂ上に設けられ、酸化物半導体層１４４のチャネル形成領域と接するゲート絶縁層１４６と、ゲート絶縁層１４６を介して、酸化物半導体層１４４のチャネル形成領域と重畳するゲート電極１４８と、を有する。ソース電極１４２ａ及びドレイン電極１４２ｂは周縁に、階段形状の段差を有する。
【００５５】
また、図１（Ｂ）に示すトランジスタ１６０のチャネル長方向の断面図と同様に、図２（Ｂ）に示すトランジスタ１６２のチャネル長方向の断面図においても、ソース電極１４２ａは、酸化物半導体層１４４の下面と接する領域に、その他の領域（酸化物半導体層１４４と接しない領域）と比較して膜厚の小さい突出部１４５ａを有しており、突出部１４５ａはテーパ形状である。また、ドレイン電極１４２ｂも同様に、酸化物半導体層１４４の下面と接する領域に、その他の領域（酸化物半導体層１４４と接しない領域）と比較して膜厚の小さい突出部１４５ｂを有しており、突出部１４５ｂはテーパ形状である。
【００５６】
また、ソース電極１４２ａ又はドレイン電極１４２ｂが周縁に突出部１４５ａ又は突出部１４５ｂとして階段形状の段差を有するため、ソース電極１４２ａ及びドレイン電極１４２ｂ上に接して設けられる酸化物半導体層１４４も階段形状の段差を有する構造となる。
【００５７】
トランジスタ１６２のチャネル長Ｌは、２μｍ未満とすることが好ましく、１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすると、より好ましい。また、酸化物半導体層１４４の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。これにより、高速かつ低消費電力な半導体装置が実現される。
【００５８】
図２におけるトランジスタ１６２と、図１におけるトランジスタ１６０の相違点は、ソース電極及びドレイン電極の配置である。トランジスタ１６０では、酸化物半導体層１４４の上面の一部及び側面において、ソース電極１４２ａ及びドレイン電極１４２ｂとそれぞれ接する。一方、トランジスタ１６２では、酸化物半導体層１４４の下面の一部においてソース電極１４２ａ及びドレイン電極１４２ｂとそれぞれ接する。
【００５９】
図２に示すトランジスタ１６２において、ソース電極１４２ａ及びドレイン電極１４２ｂの周縁に膜厚の小さい突出部１４５ａ及び突出部１４５ｂをそれぞれ設け、端部の膜厚を段階的に小さくすることで、酸化物半導体層１４４及びゲート絶縁層１４６の被覆性を向上させ、断線や接続不良を防止することができる。また、これによって、酸化物半導体層１４４及びゲート絶縁層１４６において、局所的に膜厚の小さい領域が形成されることを抑制することができるため、トランジスタ１６２の絶縁破壊耐圧を向上させるとともに、ゲートリークの発生を抑制することができる。
【００６０】
さらに、トランジスタ１６２のソース電極１４２ａにおける突出部１４５ａの膜厚は、その他の領域よりも小さく、同様にドレイン電極１４２ｂにおける突出部１４５ｂの膜厚は、その他の領域よりも小さいため、ソース電極１４２ａ及びドレイン電極１４２ｂにおける突出部１４５ａ及び突出部１４５ｂは、その他の領域と比較して高抵抗な領域である。トランジスタ１６２は、ソース電極１４２ａ又はドレイン電極１４２ｂの高抵抗な領域において酸化物半導体層１４４のチャネル形成領域と接することで、ソースとドレイン間の電界を緩和することができ、トランジスタサイズの縮小に伴う短チャネル効果を抑制することができる。
【００６１】
〈トランジスタの作製工程の例〉
以下、図３及び図４を用いて、本実施の形態に係るトランジスタの作製工程の例について説明する。
【００６２】
〈トランジスタ１６０の作製工程〉
図１に示すトランジスタ１６０の作製方法の例について、図３を参照して説明する。
【００６３】
まず、被形成表面を有する基体１００上に、酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する。
【００６４】
なお、基体１００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などの基板を用いることができる。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられていてもよい。また、基体１００上に下地膜が設けられていても良い。
【００６５】
酸化物半導体層１４４は、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
【００６６】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【００６７】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【００６８】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００６９】
また、用いるターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高いターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。
【００７０】
また、酸化物半導体層１４４の膜厚は、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層１４４の膜厚を大きくしすぎると（例えば５０ｎｍ以上）、トランジスタがノーマリーオンとなる恐れがあるためである。
【００７１】
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
【００７２】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【００７３】
例えば、酸化物半導体層は、次のように形成することができる。
【００７４】
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
【００７５】
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
【００７６】
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。
【００７７】
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
【００７８】
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【００７９】
また、酸化物半導体層１４４（あるいは島状に加工前の酸化物半導体層）に対して、熱処理（第１の熱処理）を行うのが好ましい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００８０】
熱処理を行うことによって不純物を低減した、酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【００８１】
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【００８２】
次に、酸化物半導体層１４４上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層１４０を単層構造で形成する（図３（Ａ）参照）。
【００８３】
導電層１４０は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層１４０の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【００８４】
また、導電層１４０は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【００８５】
次いで、導電層１４０上にレジストマスク１５０ａ及びレジストマスク１５０ｂを形成する（図３（Ｂ）参照）。例えば、導電層１４０上にレジストを塗布した後、露光機にフォトマスクを設置し、レジストに光を投影して露光する。その後、レジストを現像することでレジストマスク１５０ａ及びレジストマスク１５０ｂを形成することができる。
【００８６】
トランジスタ１６０のチャネル長を微細に形成するため、露光装置の光源としては波長３６５ｎｍ以下の光を用いることができる。例えば、高圧水銀灯のスペクトル光であるｉ線（波長３６５ｎｍ）、またはＫｒＦレーザ光（波長２４８ｎｍ）やＡｒＦレーザ光（波長１９３ｎｍ）などの可視光から紫外領域の波長の光を好ましく用いることができる。
【００８７】
レジストマスク１５０ａ及びレジストマスク１５０ｂを形成後、当該マスクを用いて導電層１４０をハーフエッチングして（すなわち、導電層１４０が基板を覆う状態でエッチングを止め）、凹部を有する導電層１４１を形成する。
【００８８】
次いで、レジストマスク１５０ａ及びレジストマスク１５０ｂを後退（縮小）させることで、レジストマスク１５２ａ及びレジストマスク１５２ｂを形成する（図３（Ｃ）参照）。レジストマスクを後退（縮小）させるには、酸素プラズマによるアッシング等を行えばよい。レジストマスクを後退（縮小）させることにより、導電層１４１の一部が露出する。
【００８９】
次いで、レジストマスク１５２ａ及びレジストマスク１５２ｂを用いて導電層１４１をエッチングすることで、ソース電極１４２ａ及びドレイン電極１４２ｂを形成する（図３（Ｄ）参照）。また、レジストマスク１５２ａ及びレジストマスク１５２ｂから露出した導電層１４１の一部がエッチングされることで、ソース電極１４２ａ及びドレイン電極１４２ｂの周縁に突出部１４５ａ及び突出部１４５ｂがそれぞれ形成される。
【００９０】
なお、上述したとおり、微細化された（チャネル長が２μｍ未満の）トランジスタを作製するときは、パターンの解像度を向上させるために、フォトリソグラフィの光源として３６５ｎｍ以下の波長の短い光を用いることが好ましい。しかしながら、フォトリソグラフィの露光に３６５ｎｍ以下の光を用いる場合、パターン端部をテーパ形状とすることが困難である。本実施の形態で示す半導体装置の作製方法では、導電層のエッチング処理を複数回に分けておこなうことで、ソース電極１４２ａ及びドレイン電極１４２ｂの突出部１４５ａ及び突出部１４５ｂをテーパ形状とすることが可能である。
【００９１】
なお、ソース電極１４２ａにおける突出部１４５ａは、ドレイン電極１４２ｂにおける突出部１４５ｂと同じ幅及び同じ膜厚を有している。
【００９２】
次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する。
【００９３】
ゲート絶縁層１４６は、加熱により酸素の一部が放出する酸化物絶縁層を用いて形成するのが好ましい。加熱により酸素の一部が放出する酸化物絶縁層としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化物絶縁層を用いることが好ましい。加熱により酸素の一部が放出する酸化物絶縁層は、加熱により酸化物半導体層１４４に酸素を拡散させることができる。ゲート絶縁層１４６に用いることが可能な酸化物絶縁層は、代表的には、酸化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化窒化アルミニウム層、酸化ガリウム層、酸化ハフニウム層、酸化イットリウム層等を用いることができる。
【００９４】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【００９５】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第２の熱処理に第１の熱処理を兼ねさせても良い。
【００９６】
上述のように、第１の熱処理と第２の熱処理を適用することで、酸化物半導体層１４４を、その水素原子を含む物質が極力含まれないように高純度化することができる。
【００９７】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８を形成する（図３（Ｅ）参照）。
【００９８】
ゲート電極１４８は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８は、単層構造としても良いし、積層構造としても良い。
【００９９】
以上により、トランジスタ１６０が完成する。
【０１００】
〈トランジスタ１６２の作製工程〉
図２に示すトランジスタ１６２の作製工程の例について、図４を参照して説明する。なお、トランジスタ１６２の作製工程は、多くの部分でトランジスタ１６０と共通している。したがって、以下においては、重複する部分の説明は省略することがある。
【０１０１】
まず、被形成表面を有する基体１００上に、導電層１４０を成膜する（図４（Ａ）参照）。
【０１０２】
次いで、導電層１４０上にレジストマスク１５０ａ及びレジストマスク１５０ｂを形成する。その後、当該マスクを用いて導電層１４０をハーフエッチングして（すなわち、導電層１４０が基板を覆う状態でエッチングを止め）、凹部を有する導電層１４１を形成する（図４（Ｂ）参照）。
【０１０３】
次いで、レジストマスク１５０ａ及びレジストマスク１５０ｂを後退（縮小）させることで、レジストマスク１５２ａ及びレジストマスク１５２ｂを形成する（図４（Ｃ）参照）。レジストマスク１５２ａ及びレジストマスク１５２ｂを用いて導電層１４１をエッチングすることで、周縁に突出部１４５ａを有するソース電極１４２ａと、周縁に突出部１４５ｂを有するドレイン電極１４２ｂと、を形成する（図４（Ｄ）参照）。
【０１０４】
レジストマスク１５２ａ及びレジストマスク１５２ｂを除去したのち、酸化物半導体層を形成し、当該酸化物半導体層を加工して、島状の酸化物半導体層１４４を形成する。なお、酸化物半導体層形成前に、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、酸化物半導体層の成膜面に付着した水などを除去してもよい。また、このプラズマ処理によって、ソース電極１４２ａ及びドレイン電極１４２ｂの周縁における段差をより縮小することができるため、当該ソース電極１４２ａ及びドレイン電極１４２ｂ上に成膜される酸化物半導体層１４４及びゲート絶縁層１４６等の被覆性をより向上させることができる。なお、プラズマ処理を行った場合、当該プラズマ処理に続けて大気に触れることなく、酸化物半導体層を形成することが望ましい。
【０１０５】
次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する。次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８を形成する（図４（Ｅ）参照）。
【０１０６】
以上により、トランジスタ１６２が完成する。
【０１０７】
なお、トランジスタ１６０及びトランジスタ１６２のソース電極１４２ａ及びドレイン電極１４２ｂは、それぞれ一つの突出部を有するが、本発明の実施の形態はこれに限られるものではない。
【０１０８】
例えば、レジストマスクの後退（縮小）と後退（縮小）したレジストマスクを用いたエッチングを複数回行うことで、ソース電極１４２ａ及びドレイン電極１４２ｂの周縁に膜厚の異なる複数の突出部を階段状に形成してもよい。但し、膜厚の異なる複数の突出部を階段状に形成する場合、ソース電極１４２ａにおけるｎ段目（ｎ≧１、膜厚の最も小さい突出部を１段目とする）の突出部は、ドレイン電極１４２ｂにおけるｎ段目の突出部を同じ膜厚及び同じ幅を有する。なお、階段状とは、複数の面が曲面をもって接続される場合も含むものとする。また、膜厚の異なる複数の突出部を形成する場合、該複数の突出部のそれぞれはテーパ形状を有するのが好ましい。
【０１０９】
また、ゲート電極１４８の周縁に突出部を設けてもよい。ゲート電極１４８の周縁に突出部を設けることで、ゲート電極１４８上に形成される絶縁層の被覆性を向上させることができる。これによって、ゲート電極１４８と、ゲート電極１４８上に設けられる配線とに起因する該絶縁層への電界の集中を防止することができるため、トランジスタの劣化又は破壊をより防止することが可能となる。但し、ゲート電極１４８の周縁に突出部を設ける場合には、ゲート電極１４８を上述の材料から選ばれた単層の電極とする。
【０１１０】
また、本実施の形態は、ボトムゲート型のトランジスタへの適用も可能である。図５にボトムゲート型のトランジスタの構成例を示す。
【０１１１】
図５（Ａ）に示すトランジスタ１７０は、基体１００上に、ゲート電極１４９と、ゲート電極１４９に接して設けられたゲート絶縁層１４６と、ゲート絶縁層１４６上に設けられたソース電極１４２ａ及びドレイン電極１４２ｂと、ソース電極１４２ａ及びドレイン電極１４２ｂの一部と接し、ゲート絶縁層１４６を介してゲート電極１４９と重畳する酸化物半導体層１４４と、を有する。
【０１１２】
トランジスタ１７０のチャネル長Ｌは、２μｍ未満とすることが好ましく、１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすると、より好ましい。また、酸化物半導体層１４４の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。これにより、高速動作可能かつ低消費電力な半導体装置が実現される。
【０１１３】
図５（Ｂ）に示すトランジスタ１７２は、基体１００上に、ゲート電極１４９と、ゲート電極１４９に接して設けられたゲート絶縁層１４６と、ゲート絶縁層１４６を介してゲート電極１４９と重畳する酸化物半導体層１４４と、酸化物半導体層１４４の一部と接するソース電極１４２ａ及びドレイン電極１４２ｂと、を有する。
【０１１４】
トランジスタ１７０及びトランジスタ１７２において、ゲート電極１４９は、前述の材料から選択された単層で構成され、周縁にその他の領域と比較して膜厚の小さい突出部１４７を有する。これによって、ゲート絶縁層１４６の被覆性を向上させ、断線や接続不良を防止することができる。また、ゲート絶縁層１４６において、局所的に膜厚の小さい領域が形成されることを抑制することができるため、トランジスタ１７０及びトランジスタ１７２の絶縁破壊耐圧を向上させるとともに、ゲートリークの発生を抑制することができる。なお、突出部１４７は、突出部１４５ａ及び突出部１４５ｂと同様に作製することが可能である。また、膜厚の異なる複数の突出部を階段状に形成してもよい。
【０１１５】
また、トランジスタ１７０は、ソース電極１４２ａ及びドレイン電極１４２ｂの周縁にそれぞれ突出部１４５ａ及び突出部１４５ｂを有する。これによって、酸化物半導体層１４４の被覆性を向上させることができる。
【０１１６】
なお、トランジスタ１７２においてソース電極１４２ａ及びドレイン電極１４２ｂの周縁には必ずしも突出部１４５ａ及び突出部１４５ｂを設ける必要はない。但し、突出部１４５ａ及び突出部１４５ｂを設けることで、酸化物半導体層１４４上に設けられる絶縁層（図示しない）の被覆性を向上させることができるため、好ましい。
【０１１７】
本実施の形態で示すトランジスタ１６０、トランジスタ１６２、トランジスタ１７０及びトランジスタ１７２は、膜厚の大きい配線（ゲート電極、ソース電極またはドレイン電極）の周縁に突出部を形成することで、該配線に接して設けられる絶縁層のカバレッジ不良を防止している。これによって、該絶縁層おいて局所的に膜厚の薄い領域が形成されることがなく、膜厚の薄い領域に電界が集中することに起因するトランジスタの破壊を防止することができる。
【０１１８】
また、微細化された（チャネル長が２μｍ未満の）トランジスタの作製工程において、フォトリソグラフィの露光に３６５ｎｍ以下の光を用いた場合であっても、ゲート電極、ソース電極またはドレイン電極の周縁に形成される突出部をテーパ形状とすることが可能である。
【０１１９】
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２０】
（実施の形態２）
本実施の形態では、半導体装置の一例として、記憶媒体（メモリ素子）を示す。本実施の形態では、実施の形態１で示す酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとを同一基板上に形成する。
【０１２１】
図６は、半導体装置の構成の一例である。図６（Ａ）には、半導体装置の断面を、図６（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＥ１−Ｅ２及びＦ１−Ｆ２における断面に相当する。また、図６（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図６（Ａ）及び図６（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタを有し、上部に第２の半導体材料を用いたトランジスタを有する。本実施の形態では、第１の半導体材料を用いたトランジスタを酸化物半導体以外の半導体材料を用いたトランジスタ２６０とし、第２の半導体材料を用いたトランジスタを、実施の形態１で示した酸化物半導体を用いたトランジスタ１６０とする。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタ１６０は、その特性により長時間の電荷保持を可能とする。なお、第２の半導体材料を用いたトランジスタとしては、実施の形態１で示したトランジスタの構成を適宜用いることが可能である。
【０１２２】
図６におけるトランジスタ２６０は、半導体材料（例えば、シリコンなど）を含む基板３０１に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１８と、不純物領域１１８に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１０９と、を有する。
【０１２３】
半導体材料を含む基板３０１は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【０１２４】
トランジスタ２６０の金属化合物領域１２４の一部には、電極１２６が接続されている。ここで、電極１２６は、トランジスタ２６０のソース電極やドレイン電極として機能する。また、トランジスタ２６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ２６０を覆うように絶縁層１２８が設けられている。なお、高集積化を実現するためには、図６に示すようにトランジスタ２６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ２６０の特性を重視する場合には、ゲート電極１０９の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１１８を設けても良い。
【０１２５】
トランジスタ２６０は公知の技術を用いて作製することができる。半導体材料として、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いたトランジスタ２６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０１２６】
トランジスタ２６０を形成した後、トランジスタ１６０及び容量素子１６４の形成前の処理として、絶縁層１２８にＣＭＰ処理を施して、ゲート電極１０９の上面を露出させる。ゲート電極１０９の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６０の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ましい。
【０１２７】
平坦化された絶縁層１２８上に酸化物半導体層１４４を形成後、露出したゲート電極１０９、電極１２６、絶縁層１２８、及び酸化物半導体層１４４等を覆う導電層を設ける。そして実施の形態１で示した方法と同様に、当該導電層を加工することでソース電極１４２ａ及びドレイン電極１４２ｂを形成する。形成されたソース電極１４２ａは、トランジスタ２６０のゲート電極１０９と電気的に接続される。また、ドレイン電極１４２ｂは、トランジスタ２６０の電極１２６と電気的に接続される。
【０１２８】
また、図６に示す半導体装置においては、ゲート絶縁層１４６を介してソース電極１４２ａと少なくとも一部が重畳するように導電層１５８が設けられる。導電層１５８は、ゲート電極１４８と同じ工程で形成され、容量素子１６４の一方の電極として機能する。
【０１２９】
また、ゲート電極１４８及び導電層１５８の上には絶縁層１５０が設けられている。そして、絶縁層１５０上には配線１５４が設けられ、当該配線１５４は絶縁層１５０、ゲート絶縁層１４６などに形成された開口を介してドレイン電極１４２ｂと接続されている。ここで、配線１５４は、少なくともトランジスタ１６０の酸化物半導体層１４４の一部と重畳するように設けられる。また、配線１５４を覆うように絶縁層１５６が設けられている。
【０１３０】
また、図６に示す半導体装置において、トランジスタ２６０と、トランジスタ１６０とは、少なくとも一部が重畳するように設けられている。特に、トランジスタ２６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、配線１５４は、少なくとも酸化物半導体層１４４の一部と重畳するように設けられている。また、トランジスタ１６０や容量素子１６４が、トランジスタ２６０と重畳するように設けられている。
【０１３１】
例えば、容量素子１６４の導電層１５８は、トランジスタ２６０のゲート電極１０９と少なくとも一部が重畳して設けられている。このような、平面レイアウトを採用することにより、半導体装置の高集積化を図ることができる。例えば、当該半導体装置を用いてメモリセルを構成する場合、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０１３２】
図６（Ｃ）には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。図６（Ｃ）において、トランジスタ１６０のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、トランジスタ２６０のゲート電極と、は電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ２６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ２６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１の信号線とも呼ぶ）とトランジスタ１６０のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２の信号線とも呼ぶ）と、トランジスタ１６０のゲート電極とは、電気的に接続されている。そして、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０１３３】
酸化物半導体を用いたトランジスタ１６０は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ１６０をオフ状態とすることで、トランジスタ１６０のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方と、トランジスタ２６０のゲート電極とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、ノードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【０１３４】
半導体装置に情報を記憶させる場合（書き込み）は、まず、第４の配線の電位を、トランジスタ１６０がオン状態となる電位にして、トランジスタ１６０をオン状態とする。これにより、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）レベル電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６０がオフ状態となる電位にして、トランジスタ１６０をオフ状態とすることにより、ノードＦＧが浮遊状態となるため、ノードＦＧには所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる。
【０１３５】
トランジスタ１６０のオフ電流は極めて小さいため、ノードＦＧに供給された電荷は長時間にわたって保持される。したがって、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１３６】
記憶された情報を読み出す場合（読み出し）は、第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、トランジスタ１６０は異なる状態をとる。一般に、トランジスタ１６０をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が保持されている場合のトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が保持されている場合のトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ２６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、ノードＦＧに保持された電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ２６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２６０は「オフ状態」のままである。このため、第５の配線の電位を制御して、トランジスタ２６０のオン状態またはオフ状態を読み出す（第２の配線の電位を読み出す）ことで、記憶された情報を読み出すことができる。
【０１３７】
また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦＧに新たな情報に係る電荷を保持させる。具体的には、第４の配線の電位を、トランジスタ１６０がオン状態となる電位にして、トランジスタ１６０をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。その後、第４の配線の電位をトランジスタ１６０がオフ状態となる電位にして、トランジスタ１６０をオフ状態とすることにより、ノードＦＧには、新たな情報に係る電荷が保持された状態となる。すなわち、ノードＦＧに第１の書き込みによって所定量の電荷が保持された状態で、第１の書き込みと同様の動作（第２の書き込み）を行うことで、記憶させた情報を上書きすることが可能である。
【０１３８】
本実施の形態で示すトランジスタ１６０は、高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタ１６０のオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。また、チャネル長（Ｌ）の微細化されたトランジスタ１６０を用いることで、半導体装置の集積度を向上させることができる。
【０１３９】
また、本実施の形態において示す半導体装置では、トランジスタ２６０とトランジスタ１６０を重畳させることで、集積度が十分に高められた半導体装置が実現される。
【０１４０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１４１】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図７を参照して説明する。ここでは、中央演算処理装置（ＣＰＵ）について説明する。
【０１４２】
ＣＰＵのブロック図の一例を図７に示す。図７に示されるＣＰＵ１１０１は、タイミングコントロール回路１１０２、命令解析デコーダー１１０３、レジスタアレイ１１０４、アドレスロジックバッファ回路１１０５、データバスインターフェイス１１０６、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１０７、命令レジスタ１１０８などより構成されている。
【０１４３】
これらの回路は、インバータ回路、抵抗、容量、先の実施の形態に示したトランジスタなどを用いて作製する。先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができる。
【０１４４】
以下に、ＣＰＵ１１０１が有する、それぞれの回路について簡単に説明する。タイミングコントロール回路１１０２は外部からの命令を受け取り、それを内部用の情報に変換し、他のブロックに送り出す。また、内部の動作に応じて、メモリデータの読み込み、書き込みなどの指示を外部に与える。命令解析デコーダー１１０３は外部の命令を内部用の命令に変換する機能を有する。レジスタアレイ１１０４はデータを一時的に保管する機能を有する。アドレスロジックバッファ回路１１０５は外部メモリのアドレスを指定する機能を有する。データバスインターフェイス１１０６は、外部のメモリまたはプリンタなどの機器にデータを出し入れする機能を有する。ＡＬＵ１１０７は演算を行う機能を有する。命令レジスタ１１０８は命令を一時的に記憶しておく機能を有する。このような回路の組み合わせによってＣＰＵは構成されている。
【０１４５】
ＣＰＵ１１０１の少なくとも一部に、先の実施の形態に示したトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、ＣＰＵ１１０１の高集積化を図ることができる。
【０１４６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１４７】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図８を参照して説明する。ここでは、対象物の情報を読み取るイメージセンサ機能を有する半導体装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０１４８】
図８（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図８（Ａ）はフォトセンサの等価回路であり、図８（Ｂ）はフォトセンサの一部を示す断面図である。
【０１４９】
フォトダイオード１２０２は、一方の電極がフォトダイオードリセット信号線１２１２に、他方の電極がトランジスタ１２０４のゲートに電気的に接続されている。トランジスタ１２０４は、ソース電極又はドレイン電極の一方がフォトセンサ基準信号線１２１８に、ソース電極又はドレイン電極の他方がトランジスタ１２０６のソース電極又はドレイン電極の一方に電気的に接続されている。トランジスタ１２０６は、ゲート電極がゲート信号線１２１４に、ソース電極又はドレイン電極の他方がフォトセンサ出力信号線１２１６に電気的に接続されている。
【０１５０】
ここで、図８（Ａ）に示す、トランジスタ１２０４、トランジスタ１２０６は酸化物半導体を用いたトランジスタが適用される。ここで、酸化物半導体を用いたトランジスタとして、先の実施の形態で示したトランジスタを用いることができる。先の実施の形態に示したトランジスタは、オフ状態でのリーク電流を極めて小さくすることができるので、フォトセンサの光検出精度を向上させることができる。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精度を向上させることができる。
【０１５１】
図８（Ｂ）は、フォトセンサにおけるフォトダイオード１２０２及びトランジスタ１２０４に示す断面図であり、絶縁表面を有する基板１２２２（ＴＦＴ基板）上に、センサとして機能するフォトダイオード１２０２及びトランジスタ１２０４が設けられている。フォトダイオード１２０２、トランジスタ１２０４の上には接着層１２２８を用いて基板１２２４が設けられている。また、トランジスタ１２０４上には、絶縁層１２３４、層間絶縁層１２３６、層間絶縁層１２３８が設けられている。
【０１５２】
また、トランジスタ１２０４のゲート電極と電気的に接続されるように、該ゲート電極と同じ層にゲート電極１２４０が設けられている。ゲート電極１２４０は、絶縁層１２３４及び層間絶縁層１２３６に設けられた開口を介して、層間絶縁層１２３６上に設けられた電極層１２４２と電気的に接続されている。フォトダイオード１２０２は、電極層１２４２上に形成されているので、フォトダイオード１２０２とトランジスタ１２０４とは、ゲート電極１２４０および電極層１２４２を介して電気的に接続されている。
【０１５３】
フォトダイオード１２０２は、電極層１２４２側から順に、第１半導体層１２２６ａ、第２半導体層１２２６ｂ及び第３半導体層１２２６ｃを積層した構造を有している。つまり、フォトダイオード１２０２は、第１半導体層１２２６ａで電極層１２４２と電気的に接続されている。また、第３半導体層１２２６ｃにおいて、層間絶縁層１２３８上に設けられた電極層１２４４と電気的に接続されている。
【０１５４】
ここでは、第１半導体層１２２６ａとしてｎ型の導電型を有する半導体層と、第２半導体層１２２６ｂとして高抵抗な半導体層（Ｉ型半導体層）、第３半導体層１２２６ｃとしてｐ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを例示している。
【０１５５】
第１半導体層１２２６ａは、ｎ型半導体層であり、ｎ型を付与する不純物元素を含むアモルファスシリコン膜により形成する。第１半導体層１２２６ａの形成には、１５族の不純物元素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第１半導体層１２２６ａの膜厚は２０ｎｍ以上２００ｎｍ以下となるよう形成することが好ましい。
【０１５６】
第２半導体層１２２６ｂは、ｉ型半導体層（真性半導体層）であり、アモルファスシリコン膜により形成する。第２半導体層１２２６ｂの形成には、半導体材料ガスを用いて、アモルファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体層１２２６ｂの形成は、ＬＰＣＶＤ法、気相成長法、スパッタリング法等により行っても良い。第２半導体層１２２６ｂの膜厚は２００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
【０１５７】
第３半導体層１２２６ｃはｐ型半導体層であり、ｐ型を付与する不純物元素を含むアモルファスシリコン膜により形成することができる。第３半導体層１２２６ｃの形成には１３族の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第３半導体層１２２６ｃの膜厚は１０ｎｍ以上５０ｎｍ以下となるよう形成することが好ましい。
【０１５８】
また、第１半導体層１２２６ａ、第２半導体層１２２６ｂ、及び第３半導体層１２２６ｃは、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セミアモルファス（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ）半導体を用いて形成してもよい。
【０１５９】
微結晶半導体は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定状態に属するものである。すなわち、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対して法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。
【０１６０】
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。さらには、シリコンを含む気体中に、ＣＨ４、Ｃ２Ｈ６等の炭化物気体、ＧｅＨ４、ＧｅＦ４等のゲルマニウム化気体、Ｆ２等を混入させてもよい。
【０１６１】
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型のフォトダイオードはｐ型の半導体層側を受光面とする方がよい特性を示す。ここでは、基板１２２４側の面からフォトダイオード１２０２が入射光１２３０を受け、電気信号に変換する例を示す。また、受光面とした半導体層側とは逆の導電型を有する半導体層側からの光は外乱光となるため、電極層１２４２は遮光性を有する導電膜を用いるとよい。また、ｎ型の半導体層側を受光面として用いることもできる。
【０１６２】
また、入射光１２３０を基板１２２４側の面から入射させることにより、トランジスタ１２０４の酸化物半導体層は、該トランジスタ１２０４のゲート電極によって、入射光１２３０を遮光することができる。
【０１６３】
絶縁層１２３４、層間絶縁層１２３６、層間絶縁層１２３８としては、絶縁性材料を用いて、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法等）、印刷法（スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いて形成することができる。
【０１６４】
絶縁層１２３４としては、無機絶縁材料としては、酸化シリコン層、酸化窒化シリコン層、窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化窒化アルミニウム層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの酸化物絶縁層又は窒化物絶縁層の、単層又は積層を用いることができる。またμ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。
【０１６５】
層間絶縁層１２３６、層間絶縁層１２３８としては、表面凹凸を低減するため平坦化絶縁膜として機能する絶縁層が好ましい。層間絶縁層１２３６、層間絶縁層１２３８としては、例えばポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の単層、又は積層を用いることができる。
【０１６６】
フォトダイオード１２０２は、入射光１２３０を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることができる。
【０１６７】
以上に示すフォトセンサにおいて、酸化物半導体を用いたトランジスタとして、先の実施の形態で示したトランジスタを用いることができる。先の実施の形態に示したトランジスタは、オフ状態でのリーク電流を極めて小さくすることができるので、フォトセンサの光検出精度を向上させることができる。さらに、先の実施の形態に示すトランジスタを用いることにより、トランジスタの短チャネル効果を抑制し、且つ微細化を達成することができるので、フォトダイオードの面積を増大させ、フォトセンサの光検出精度を向上させることができる。
【０１６８】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１６９】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図９を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０１７０】
図９（Ａ）は、ノート型のパーソナルコンピュータであり、筐体６０１、筐体６０２、表示部６０３、キーボード６０４などによって構成されている。筐体６０１と筐体６０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力なノート型のパーソナルコンピュータが実現される。
【０１７１】
図９（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体６１１には、表示部６１３と、外部インターフェイス６１５と、操作ボタン６１４等が設けられている。また、携帯情報端末を操作するスタイラス６１２などを備えている。本体６１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力な携帯情報端末が実現される。
【０１７２】
図９（Ｃ）は、電子ペーパーを実装した電子書籍６２０であり、筐体６２１と筐体６２３の２つの筐体で構成されている。筐体６２１および筐体６２３には、それぞれ表示部６２５および表示部６２７が設けられている。筐体６２１と筐体６２３は、軸部６３７により接続されており、該軸部６３７を軸として開閉動作を行うことができる。また、筐体６２１は、電源６３１、操作キー６３３、スピーカー６３５などを備えている。筐体６２１、筐体６２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力な電子書籍が実現される。
【０１７３】
図９（Ｄ）は、携帯電話機であり、筐体６４０と筐体６４１の２つの筐体で構成されている。さらに、筐体６４０と筐体６４１は、スライドし、図９（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体６４１は、表示パネル６４２、スピーカー６４３、マイクロフォン６４４、操作キー６４５、ポインティングデバイス６４６、カメラ用レンズ６４７、外部接続端子６４８などを備えている。また、筐体６４０は、携帯電話機の充電を行う太陽電池セル６４９、外部メモリスロット６５０などを備えている。また、アンテナは、筐体６４１に内蔵されている。筐体６４０と筐体６４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力な携帯電話機が実現される。
【０１７４】
図９（Ｅ）は、デジタルカメラであり、本体６６１、表示部６６７、接眼部６６３、操作スイッチ６６４、表示部６６５、バッテリー６６６などによって構成されている。本体６６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、例えば、高速、かつ低消費電力なデジタルカメラが実現される。
【０１７５】
図９（Ｆ）は、テレビジョン装置６７０であり、筐体６７１、表示部６７３、スタンド６７５などで構成されている。テレビジョン装置６７０の操作は、筐体６７１が備えるスイッチや、リモコン操作機６８０により行うことができる。筐体６７１およびリモコン操作機６８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、例えば、高速、かつ低消費電力なテレビジョン装置が実現される。
【０１７６】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、半導体装置の微細化による高速化、低消費電力化が実現された電子機器が得られる。
【実施例】
【０１７７】
本実施例では、実施の形態１に示した半導体装置の作製方法を適用して導電層を加工した例を示す。
【０１７８】
本実施例においては、図１に示すトランジスタ１６０に対応した構造を作製した。図１０を用いてサンプルの作製方法を示す。
【０１７９】
はじめにガラス基板４００上に、下地膜として、膜厚３００ｎｍの酸化シリコン層４０２を、スパッタリング法を用いて成膜した。その後、半導体層として島状の酸化物半導体層４０４を形成した。酸化物半導体層４０４は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のターゲットを用い、スパッタ法により形成した。また、その膜厚は、３０ｎｍとした。また、半導体層上に導電層としてタングステン層４０６を１００ｎｍの膜厚で成膜した（図１０（Ａ）参照）。
【０１８０】
得られたタングステン層４０６を、レジストマスク４１０を用いて第１のエッチングを行い、凹部を有するタングステン層４０８を形成した（図１０（Ｂ１）参照）。なお、レジストマスク４１０の作製には、光源として、波長３６５ｎｍの光を呈するｉ線を用いた。また、エッチング装置としては、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いた。
【０１８１】
第１のエッチングは、チャンバー内の圧力を０．６７Ｐａ、基板温度を４０℃とし、上部電極のコイルに３０００ＷのＲＦ（１３．５６ＭＨｚ）電力を印加し、基板側の電極に１４０Ｗの電力を印加して、１０秒間のエッチングを行った。また、エッチングガスは、ＣＦ４、Ｃｌ２及びＯ２の混合ガスとして、流量をそれぞれ５５ｓｃｃｍ、４５ｓｃｃｍ及び５５ｓｃｃｍとした。
【０１８２】
次いで、レジストマスク４１０を縮小して、レジストマスク４１２とした。レジストマスク４１０の縮小には、第１のエッチングと同じチャンバー内にて圧力を３．０Ｐａとし、基板温度を４０℃とし、上部電極のコイルに２０００ＷのＲＦ電力を印加し、基板側の電極を０Ｗとして、Ｏ２ガスを流量１００ｓｃｃｍで流して、酸素プラズマによるアッシングを行った。アッシングの時間は１５秒とした。
【０１８３】
その後、縮小したレジストマスク４１２を用いて第２のエッチングを行い、周縁に突出部を有するタングステン層４１４を得た（図１０（Ｃ１）参照）。第２のエッチングは、チャンバー内の圧力を０．６７Ｐａ、基板温度を４０℃とし、上部電極のコイルに３０００ＷのＲＦ電力を印加し、基板側の電極に１４０Ｗの電力を印加して、１５秒間のエッチングを行った。また、エッチングガスは、ＣＦ４、Ｃｌ２及びＯ２の混合ガスとして、流量をそれぞれ５５ｓｃｃｍ、４５ｓｃｃｍ及び５５ｓｃｃｍとした。
【０１８４】
その後、レジストマスク４１２を除去した（図１０（Ｄ１）参照）。
【０１８５】
また、比較例として、レジストマスク４１０を用いて１度のエッチング処理によって酸化物半導体層４０４を露出させ、タングステン層４１６を作製した（図１０（Ｂ２）参照）。その後、レジストマスク４１０を除去した（図１０（Ｃ２）参照）。
【０１８６】
図１１（Ａ）にエッチング加工後のタングステン層４１４端部（図１０（Ｄ１）において点線で囲んだ領域）のＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像を示す。
【０１８７】
また、図１１（Ｂ）に、比較例として作製したタングステン層４１６（図１０（Ｃ２）において点線で囲んだ領域）端部のＳＴＥＭ像を示す。
【０１８８】
図１１（Ｂ）より、ｉ線を用いて作製したレジストマスクを使用した場合、タングステン層４０６を１度のエッチング処理によってパターン加工すると、端部にテーパ形状が形成されずに、タングステン層４１６の側面と底面が略垂直となることが示された。このような導電層上に薄膜を成膜すると、断線や接続不良が発生しやすく、また、当該薄膜において局所的に膜厚の小さい領域が形成されることが懸念される。
【０１８９】
また、図１１（Ａ）より、実施の形態１に示す作製方法を適用することで、ｉ線を用いて作製したレジストマスクを使用した場合であっても、タングステン層４１４の端部に突出部４１５が形成されることが示された。また、該突出部４１５はテーパ形状であった。
【０１９０】
以上より、本発明の一態様の半導体装置の作製方法を適用することで、フォトリソグラフィに３６５ｎｍ以下の光を用いた場合であっても、配線の周縁に形成される突出部をテーパ形状とすることが可能であることが示された。
【符号の説明】
【０１９１】
１００ 基体
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１０９ ゲート電極
１１６ チャネル形成領域
１１８ 不純物領域
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１４０ 導電層
１４１ 導電層
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体層
１４５ａ 突出部
１４５ｂ 突出部
１４６ ゲート絶縁層
１４７ 突出部
１４８ ゲート電極
１４９ ゲート電極
１５０ 絶縁層
１５０ａ レジストマスク
１５０ｂ レジストマスク
１５２ａ レジストマスク
１５２ｂ レジストマスク
１５４ 配線
１５６ 絶縁層
１５８ 導電層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ トランジスタ
１７２ トランジスタ
２６０ トランジスタ
３０１ 基板
４００ ガラス基板
４０２ 酸化シリコン層
４０４ 酸化物半導体層
４０６ タングステン層
４０８ タングステン層
４１０ レジストマスク
４１２ レジストマスク
４１４ タングステン層
４１５ 突出部
４１６ タングステン層
６０１ 筐体
６０２ 筐体
６０３ 表示部
６０４ キーボード
６１１ 本体
６１２ スタイラス
６１３ 表示部
６１４ 操作ボタン
６１５ 外部インターフェイス
６２０ 電子書籍
６２１ 筐体
６２３ 筐体
６２５ 表示部
６２７ 表示部
６３１ 電源
６３３ 操作キー
６３５ スピーカー
６３７ 軸部
６４０ 筐体
６４１ 筐体
６４２ 表示パネル
６４３ スピーカー
６４４ マイクロフォン
６４５ 操作キー
６４６ ポインティングデバイス
６４７ カメラ用レンズ
６４８ 外部接続端子
６４９ 太陽電池セル
６５０ 外部メモリスロット
６６１ 本体
６６３ 接眼部
６６４ 操作スイッチ
６６５ 表示部
６６６ バッテリー
６６７ 表示部
６７０ テレビジョン装置
６７１ 筐体
６７３ 表示部
６７５ スタンド
６８０ リモコン操作機
１１０１ ＣＰＵ
１１０２ タイミングコントロール回路
１１０３ 命令解析デコーダー
１１０４ レジスタアレイ
１１０５ アドレスロジックバッファ回路
１１０６ データバスインターフェイス
１１０７ ＡＬＵ
１１０８ 命令レジスタ
１２０２ フォトダイオード
１２０４ トランジスタ
１２０６ トランジスタ
１２１２ フォトダイオードリセット信号線
１２１４ ゲート信号線
１２１６ フォトセンサ出力信号線
１２１８ フォトセンサ基準信号線
１２２２ 基板
１２２４ 基板
１２２６ａ 半導体層
１２２６ｂ 半導体層
１２２６ｃ 半導体層
１２２８ 接着層
１２３０ 入射光
１２３４ 絶縁層
１２３６ 層間絶縁層
１２３８ 層間絶縁層
１２４０ ゲート電極
１２４２ 電極層
１２４４ 電極層
【特許請求の範囲】
【請求項１】
半導体層を形成し、
前記半導体層上に、単層でなる第１の導電層を形成し、
前記第１の導電層上に、３６５ｎｍ以下の波長の光を用いて第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記第１の導電層をエッチングして、凹部を有する第２の導電層とし、
前記第１のレジストマスクを縮小して第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電層をエッチングして、周縁に突出部を有し、且つ前記突出部はテーパ形状であるソース電極及びドレイン電極を形成し、
前記ソース電極及び前記ドレイン電極上に、前記半導体層の一部と接するゲート絶縁層を形成し、
前記ゲート絶縁層上の前記半導体層と重畳する位置にゲート電極を形成する半導体装置の作製方法。
【請求項２】
第１の導電層を形成し、
前記第１の導電層上に、３６５ｎｍ以下の波長の光を用いて第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記第１の導電層をエッチングして、凹部を有する第２の導電層を形成し、
前記第１のレジストマスクを縮小して第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電層をエッチングして、周縁に突出部を有し、且つ前記突出部はテーパ形状であるソース電極及びドレイン電極を形成し、
前記ソース電極及び前記ドレイン電極上に、半導体層を形成し、
前記半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上の前記半導体層と重畳する位置にゲート電極を形成する半導体装置の作製方法。
【請求項３】
前記半導体層として、酸化物半導体層を用いる請求項１又は２に記載の半導体装置の作製方法。
【請求項４】
チャネル形成領域を少なくとも含む半導体層と、
前記半導体層の一部と接し、単層でなるソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極上に設けられ、前記チャネル形成領域と接するゲート絶縁層と、
前記ゲート絶縁層を介して、前記チャネル形成領域と重畳するゲート電極と、を有し、
前記チャネル形成領域のチャネル長は２μｍ未満であり、
前記ソース電極及び前記ドレイン電極は、周縁に突出部をそれぞれ有し、
前記突出部はテーパ形状である半導体装置。
【請求項５】
前記ゲート絶縁層は、少なくとも前記突出部において、前記ソース電極及び前記ドレイン電極とそれぞれ接する、請求項４に記載の半導体装置。
【請求項６】
前記半導体層は、少なくとも前記突出部において、前記ソース電極及び前記ドレイン電極とそれぞれ接する、請求項４に記載の半導体装置。
【請求項７】
前記ソース電極における突出部は、前記ドレイン電極における突出部と同じ幅及び同じ膜厚を有する、請求項４乃至６のいずれか一に記載の半導体装置。
【請求項８】
前記半導体層は、酸化物半導体層である請求項４乃至７のいずれか一に記載の半導体装置。
【請求項１】
半導体層を形成し、
前記半導体層上に、単層でなる第１の導電層を形成し、
前記第１の導電層上に、３６５ｎｍ以下の波長の光を用いて第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記第１の導電層をエッチングして、凹部を有する第２の導電層とし、
前記第１のレジストマスクを縮小して第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電層をエッチングして、周縁に突出部を有し、且つ前記突出部はテーパ形状であるソース電極及びドレイン電極を形成し、
前記ソース電極及び前記ドレイン電極上に、前記半導体層の一部と接するゲート絶縁層を形成し、
前記ゲート絶縁層上の前記半導体層と重畳する位置にゲート電極を形成する半導体装置の作製方法。
【請求項２】
第１の導電層を形成し、
前記第１の導電層上に、３６５ｎｍ以下の波長の光を用いて第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記第１の導電層をエッチングして、凹部を有する第２の導電層を形成し、
前記第１のレジストマスクを縮小して第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電層をエッチングして、周縁に突出部を有し、且つ前記突出部はテーパ形状であるソース電極及びドレイン電極を形成し、
前記ソース電極及び前記ドレイン電極上に、半導体層を形成し、
前記半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上の前記半導体層と重畳する位置にゲート電極を形成する半導体装置の作製方法。
【請求項３】
前記半導体層として、酸化物半導体層を用いる請求項１又は２に記載の半導体装置の作製方法。
【請求項４】
チャネル形成領域を少なくとも含む半導体層と、
前記半導体層の一部と接し、単層でなるソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極上に設けられ、前記チャネル形成領域と接するゲート絶縁層と、
前記ゲート絶縁層を介して、前記チャネル形成領域と重畳するゲート電極と、を有し、
前記チャネル形成領域のチャネル長は２μｍ未満であり、
前記ソース電極及び前記ドレイン電極は、周縁に突出部をそれぞれ有し、
前記突出部はテーパ形状である半導体装置。
【請求項５】
前記ゲート絶縁層は、少なくとも前記突出部において、前記ソース電極及び前記ドレイン電極とそれぞれ接する、請求項４に記載の半導体装置。
【請求項６】
前記半導体層は、少なくとも前記突出部において、前記ソース電極及び前記ドレイン電極とそれぞれ接する、請求項４に記載の半導体装置。
【請求項７】
前記ソース電極における突出部は、前記ドレイン電極における突出部と同じ幅及び同じ膜厚を有する、請求項４乃至６のいずれか一に記載の半導体装置。
【請求項８】
前記半導体層は、酸化物半導体層である請求項４乃至７のいずれか一に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１６９６１０（Ｐ２０１２−１６９６１０Ａ）
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願番号】特願２０１２−１３３３４（Ｐ２０１２−１３３３４）
【出願日】平成２４年１月２５日（２０１２．１．２５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願日】平成２４年１月２５日（２０１２．１．２５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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