【課題】所望のタイミングでデータの評価、書き換えを行うことができる半導体装置を提供する。
【解決手段】フリップフロップ回路と、選択回路と、選択回路を介して前記フリップフロップ回路と電気的に接続する不揮発性記憶回路と、を含むレジスタ回路と、ビット線と、データ線と、を有し、データ線はフリップフロップ回路と電気的に接続し、ビット線は、選択回路を介して不揮発性記憶回路と電気的に接続し、選択回路は、データ線の電位またはビット線の電位に応じたデータを選択的に不揮発性記憶回路に格納する半導体装置。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１及び第２のノードを有する論理回路と、第１のノードに接続された第１の記憶回路と、第２のノードに接続された第２の記憶回路と、第１のノード、第２のノード、第１の記憶回路、及び第２の記憶回路に接続されたプリチャージ回路と、を有し、読み出しの際に、プリチャージ回路は、プリチャージ電位を第１のノード及び第２のノードに出力し、第１の記憶回路及び第２の記憶回路は、チャネルが酸化物半導体膜に形成されるトランジスタを含む記憶装置である。 （もっと読む）

【課題】短時間の電源停止により消費電力を抑えることができ、電源再開時において誤動作を引き起こすことなく初期化することのできる信号処理装置の記憶回路の提供を目的の一つとする。
【解決手段】記憶回路に電源が供給されない間は、揮発性記憶部に記憶していたデータ信号を、不揮発性記憶部に保持する。不揮発性記憶部では、オフ電流が極めて小さいトランジスタを用いることによって、容量素子に保持されたデータ信号は長期間にわたり保持する。こうして、不揮発性記憶部は電源の供給が停止した間も論理状態を保持する。また電源停止時に容量素子で保持されたデータ信号は、電源再開時にはリセット回路を導通状態とすることで、誤動作を引き起こすことのない電位にする。 （もっと読む）

【課題】高速動作が可能であり、且つ消費電力を低減することが可能な記憶装置、及び該記憶装置を有する半導体装置を提供する。
【解決手段】第１の入力端子、及び第１の入力端子の入力信号の反転信号が入力される第２の入力端子、並びに第１の信号が出力される第１の出力端子、及び第１の信号の反転信号が出力される第２の出力端子、を有するレベルシフタと、第１の信号が入力される第３の入力端子、及び第１の信号の反転信号が入力される第４の入力端子、並びに第３の出力端子を有する第１のバッファと、第１の信号の反転信号が入力される第５の入力端子、及び第１の信号が入力される第６の入力端子、並びに第４の出力端子を有する第２のバッファと、を有し、第１のバッファの第３の出力端子から出力される信号が、レベルシフタの第１の入力端子に入力され、第２のバッファの第４の出力端子から出力される信号が、レベルシフタの第２の入力端子に入力される。 （もっと読む）

【課題】優れた縮小化特性を有し、閾値電圧の散布を減らすことができるフラッシュメモリーセルストリング及びこの製造方法を提供する。
【解決手段】本発明は、フラッシュメモリーセルストリング及びこの製造方法に関する。前記フラッシュメモリーセルストリングは、多数のセル素子及び前記セル素子の端部に連結されるスイッチング素子を含む。前記セル素子は、半導体基板と、半導体基板に順次に積層される透過絶縁膜と、電荷貯蔵ノードと、コントロール絶縁膜と、制御電極とを備え、ソース／ドレーンが形成されないことを特徴とする。前記スイッチング素子は、セル素子に連結される側にソースまたはドレーンを含まないし、セル素子に連結されない側にソースまたはドレーンを含むが制御電極と重なり、又はまたは重ならないことを特徴とする。 （もっと読む）

【目的】幅寸法が異なるワード線に対する書き込み電圧の設定の適正化を図ることが可能な半導体装置の製造方法を提供することを目的とする。
【構成】実施形態の半導体装置の製造方法は、線幅の異なる複数のワード線の組が繰り返し配置された半導体記憶装置における全ページのそれぞれの書き込み電圧を取得する工程と、すべての組における前記複数のワード線のうちの第１のワード線に対応するページの書き込み電圧の第１の平均値を演算する工程と、すべての組における前記複数のワード線のうちの、前記第１のワード線と隣り合う第２のワード線に対応するページの書き込み電圧の第２の平均値を演算する工程と、各組の第１のワード線に対応するページに対する書き込み電圧を前記第１の平均値に設定し、各組の第２のワード線に対応するページに対する書き込み電圧を前記第２の平均値に設定する工程と、を備えた。 （もっと読む）

【課題】単位面積あたりのメモリモジュールの記憶容量を増加させる。また、消費電力の小さなメモリモジュールを提供する。
【解決手段】半導体装置は、ビット線と、二以上のワード線と、トランジスタおよびキャパシタからなるサブメモリセルを二以上有するメモリセルと、を有する。トランジスタのソースまたはドレインの一方がビット線と接続し、トランジスタのソースまたはドレインの他方がキャパシタと接続し、トランジスタのゲートがワード線の一と接続し、キャパシタの容量が各サブメモリセルで異なる。 （もっと読む）

【課題】記憶装置の消費電力を低減すること、記憶装置の面積を低減すること、記憶装置を構成するトランジスタの数を低減する。
【解決手段】第１の出力信号及び第２の出力信号の電位を比較する比較器と、第１の酸化物半導体トランジスタ及び第１のシリコントランジスタを有する第１のメモリ部と、第２の酸化物半導体トランジスタ及び第２のシリコントランジスタを有する第２のメモリ部と、当該第１の出力信号及び当該第２の出力信号の電位を確定する出力電位確定器とを有し、当該第１の酸化物半導体トランジスタのソース又はドレインの一方は、当該第１のシリコントランジスタのゲートに電気的に接続されており、当該第２の酸化物半導体トランジスタのソース又はドレインの一方は、当該第２のシリコントランジスタのゲートに電気的に接続されている記憶装置に関する。 （もっと読む）

【課題】ＦＥＴの駆動力性能や遮断性能などを向上できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備える。前記半導体素子は、前記半導体基板のチャネル形成箇所の上方に形成される絶縁膜と、前記絶縁膜の上方に配置されるゲート電極と、前記絶縁膜と前記ゲート電極との間に介挿され、前記チャネルとの間よりも、前記ゲート電極との間で、より多くの電子の授受を行なうチャージトラップ膜と、を有する。 （もっと読む）

【課題】電源電圧の供給を停止しても、論理回路部間の接続関係、又は各論理回路部内の回路構成を維持できる半導体装置を提供する。また、論理回路部間の接続関係の変更、又は各論理回路部内の回路構成の変更を高速で行うことができる半導体装置を提供する。
【解決手段】再構成可能な回路において、回路構成や接続関係等のデータを記憶する半導体素子に酸化物半導体を用いる。特に、半導体素子のチャネル形成領域に、酸化物半導体が用いられている。 （もっと読む）

【課題】ビット線側での素子電流による高い制御性を維持しながらも、低抵抗化動作の高速化を実現する抵抗変化型メモリデバイスを提供する。
【解決手段】ビット線ＢＬに接続されて第１電流Ｉ１を流す初期電流駆動部５５（Ｎ４）と、ビット線ＢＬに対し初期電流駆動部５５と並列に接続されて、第２電流Ｉ２を制御する素子電流制御部５２とを有する。そして、初期電流駆動部５５と素子電流制御部５２の各ＮＭＯＳトランジスタＮ４，Ｎ３を差動制御して、ＢＬ電流の値をＩ１からＩ２に切り替える。 （もっと読む）

【課題】積層型の半導体記憶装置のパフォーマンスを向上させる。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と、半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、半導体基板に沿って二次元配列してなるメモリセルアレイと、メモリセルアレイの各メモリユニットの端部に接続される複数のビット線とを備える。複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士がメモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列される。 （もっと読む）

【課題】低電圧化を可能にする。
【解決手段】実施形態は、第１の配線と、その上に積層されたメモリセルと、その上に第１の配線と交差するように形成された第２の配線とを有するセルアレイ層を備え、メモリセルが極性の異なる電気信号が印加されることにより電気的書き換えが可能な可変抵抗素子及び可変抵抗素子に双方向の電流を流す電流制御素子を直列に接続してなる。電流制御素子は、ｉ型半導体とその両側に接する第１及び第２導電型半導体とを有する。第２導電型半導体中の第２の不純物の拡散長は第１導電型半導体中の第１の不純物の拡散長より長く、第１導電型半導体とｉ型半導体との接合部に、第２導電型半導体とｉ型半導体との接合部よりも多くのインパクトイオンを発生させるインパクトイオン化促進部が形成される。 （もっと読む）

【課題】大量データを高速に一括で保存することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】ビット線ＢＬ０〜ＢＬ３とワード線ＷＬ０〜ＷＬ３との間に接続され、低抵抗状態から高抵抗状態へ遷移するリセット動作と、リセット動作と異なる極性の電圧を印加することにより高抵抗状態から低抵抗状態へ遷移するセット動作が行われ、リセット動作時に流れるリセット電流がセット動作時に流れるセット電流よりも１桁以上低い可変抵抗素子ＶＲを含むメモリセルＭＣを複数備えたメモリセルアレイを有する。さらに、メモリセルＭＣに対してリセット動作及びセット動作を行い、リセット動作を低抵抗状態である第１の複数のメモリセルのうち、選択の第１の配線に接続され、かつ選択の第２の配線に接続される第２の複数のメモリセルに対して一括して行う制御回路を有する。 （もっと読む）

【課題】 低電圧、低電流で安定したスイッチング動作が可能な可変抵抗素子を実現し、当該可変抵抗素子を備えることで、低消費電力、大容量の不揮発性半導体記憶装置を実現する。
【解決手段】
第１電極１２と第２電極１４の間に可変抵抗体１３を挟持してなる可変抵抗素子２を情報の記憶に用いる不揮発性半導体記憶装置であり、可変抵抗体１３を構成する酸化ハフニウム（ＨｆＯ_ｘ）膜または酸化ジルコニウム（ＺｒＯ_ｘ）膜の酸素濃度が、ＨｆまたはＺｒに対する酸素の化学量論的組成比ｘが１．７≦ｘ≦１．９７の範囲内にあるように最適化されてなる。 （もっと読む）

【課題】微細化によっても順方向電流が減少することが無いようにする。
【解決手段】実施形態は、第１の配線と、その上に積層されたメモリセルと、その上に形成された第２の配線とを有するセルアレイ層を備え、メモリセルが、電流制御素子、可変抵抗素子及びこれらの間に配置されたシリサイド用金属層を有する。第１の配線又は第１の配線層を形成し、その上に電流制御素子を形成する半導体層、シリサイド用金属層及び可変抵抗素子を形成する可変抵抗素子層を順次形成する。可変抵抗素子層及びシリサイド用金属層を半導体層に達するまで第１のエッチングにより選択的に除去し、少なくとも露出したシリサイド用金属層の側面を覆うように第１の保護層を形成し、選択的に除去した部分に対応する半導体層の部分を第２のエッチングにより選択的に除去し、可変抵抗素子、シリサイド用金属層及び半導体層を覆うように第２の保護層を形成する。 （もっと読む）

【課題】 長期間のデータ保持特性に優れ、読み出し時のデータの誤り検出および訂正を効率よく行うことのできる半導体記憶装置を実現する。
【解決手段】
金属酸化物を用いた可変抵抗素子を情報の記憶に用いる半導体記憶装置１において、当該可変抵抗素子を高抵抗状態に遷移させる場合に印加する書き換え電圧パルスの電圧振幅を、遷移後の高抵抗状態の抵抗値が時間の経過とともに上昇するデータ保持特性となる電圧範囲内に設定する。具体的には、当該電圧振幅を上昇させるに伴って遷移後の高抵抗状態の抵抗値が所定のピーク値に向って上昇する電圧範囲に設定する。そして、ＥＣＣ回路１０６によりデータ誤りが検出された場合、本来低抵抗状態であるべきデータが高抵抗状態に変化したとみなして、誤りが検出された全てのメモリセルの可変抵抗素子を低抵抗状態に書き換え、誤りが検出されたビットを訂正する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能であり、記憶素子を構成するトランジスタをオンすることなく、記憶したデータを高速で読み出すことができる記憶装置を提供する。
【解決手段】記憶装置において、酸化物半導体層をチャネル領域として有するトランジスタ及び保持容量素子を有するメモリセルと、容量素子と、を電気的に接続させてノードを構成し、該ノードは保持容量素子を介した容量結合により保持データに応じて昇圧され、この電位を増幅回路によって読み出すことで、データの識別を行うことができる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも
制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワ
イドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジス
タのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわた
って情報を保持することが可能である。また、信号線の電位変化のタイミングを、書き込
みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミス
を防ぐことが可能である。 （もっと読む）

【課題】記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。
【解決手段】基板に設けられた駆動回路と、駆動回路上に設けられ、駆動回路によって駆動される複数のメモリセルアレイと、を有し、複数のメモリセルアレイはそれぞれ複数のメモリセルを有し、複数のメモリセルはそれぞれ、酸化物半導体層と重畳する第１のゲート電極と、を有する第１のトランジスタと、ソース電極又はドレイン電極と、第１のゲート絶縁層と、導電層と、を有する容量素子と、を有し、複数のメモリセルアレイは重ねて配置される。こうして、記憶装置において、データの保持期間を確保しつつ、単位面積あたりの記憶容量を高める。 （もっと読む）