【課題】短チャネル効果を抑制しつつ微細化を達成した半導体装置およびその作製方法を提供することを目的の一とする。
【解決手段】絶縁層にトレンチを形成し、トレンチの上端コーナー部と接する酸化物半導体膜に不純物を添加し、ソース領域およびドレイン領域を形成する。上記構造にすることで微細化することが可能である。また、トレンチを有することで、ソース電極層とドレイン電極層との距離を狭くしても該トレンチの深さを適宜設定することで、短チャネル効果を抑制することができる。 （もっと読む）

【課題】シリサイド層を有するトランジスタにおいて、オン電流の高いトランジスタを得ることを課題とする。さらに、加熱処理等の工程を増やさずにオン電流の高いトランジスタを得ることを課題とする。
【解決手段】チャネル形成領域、不純物領域及びシリサイド層を有するシリコン膜と、ゲート絶縁膜と、ゲート電極と、不純物領域にシリサイド層を介して電気的に接続する配線とを有し、シリサイド層断面は、チャネル形成領域側の端点から膜厚が増加している第１領域と、第１領域と比べて膜厚が一定である第２領域とを有する半導体装置において、第１領域と第２領域は、シリサイド層断面の端点を通り、水平線とθ（０°＜θ＜４５°）の角度をなす直線がシリサイド層と不純物領域の界面と交わる点を通り、且つ水平線に対し垂直な線で分けられ、シリコン膜の膜厚に対する第２領域の膜厚比は０．６以上である。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、半導体構造を提供することを目的とする。
【解決手段】下部誘電層（１５１）へ接合された基板（１０３）、および、下部電極（１２１）を通じて前記下部誘電層（１５１）と接合される垂直方向半導体装置（１１１）を含む半導体構造であって、前記垂直方向半導体装置（１１１）は、ｎ^＋−ｐ−ｎ^＋層（１２４）を有する隔離構造（１３５）を含む。 （もっと読む）

【課題】 メモリセルにおける絶縁特性が向上する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】 実施形態に係る不揮発性半導体記憶装置は、半導体領域を持つ。前記半導体領域の表面には金属元素を含む界面領域が設けられる。前記界面領域の表面にはトンネル絶縁膜が設けられる。前記トンネル絶縁膜の表面には電荷蓄積絶縁膜が設けられる。前記電荷蓄積絶縁膜の表面にはブロック絶縁膜が設けられる。前記ブロック絶縁膜の表面には制御ゲート電極が設けられる。 （もっと読む）

【課題】電流切り替え用スイッチと相変化膜とが電気的に並列に形成されたメモリビットの複数個を電気的に直列に配置したメモリアレイ構造を持つ相変化メモリにおいて、転送速度性能の向上と信頼性の向上とを共に実現する。
【解決手段】パルス電流源により生成されたパルス電流の発生期間内に、直列に接続された複数のメモリビットのそれぞれの電流切り替え用スイッチを逐次的にＯＮ／ＯＦＦさせ、複数のメモリビットのうちの少なくとも一つのメモリビットの相変化膜に前記パルス電流の発生期間よりも短い期間の電流を流すことにより、前記複数のメモリビットに逐次的にデータを書き込む。 （もっと読む）

【課題】不揮発性記憶素子の初期化電圧のばらつきの発生を抑えつつ、従来に比べて初期化電圧の低減を図ることができる抵抗変化型の不揮発性記憶素子を提供する。
【解決手段】第１の層間絶縁層１０２、下部電極１０５、上部電極１０７及び抵抗変化領域１０６を備え、抵抗変化領域１０６は積層された第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａを有し、第１の抵抗変化領域１０６ｂは第１の遷移金属酸化物で構成され、第２の抵抗変化領域１０６ａは第２の遷移金属酸化物で構成され、第２の遷移金属酸化物の酸素不足度は第１の遷移金属酸化物の酸素不足度より小さく、抵抗変化領域１０６の上面は上部電極１０７と接し、抵抗変化領域１０６の底面は下部電極１０５及び第１の層間絶縁層１０２と接し、抵抗変化領域１０６の底面と下部電極１０５の接する面の面積は抵抗変化領域１０６の上面と上部電極１０７の接する面の面積より小さい。 （もっと読む）

【課題】
誘電体電荷トラップメモリの動作速度及び／又は耐久性を向上させる技術を提供する。
【解決手段】
メモリデバイスは、ワードライン及びビットラインを含む誘電体電荷トラップ構造メモリセルのアレイを含む。該アレイに、読み出し、プログラム及び消去の動作を制御するように構成された制御回路が結合される。コントローラは、該アレイのメモリセル内の誘電体電荷トラップ構造を熱アニールする支援回路を備えるように構成される。熱アニールのための熱を誘起するために、ワードラインドライバ及び前記ワードライン終端回路を用いて、ワードラインに電流を誘起することができる。熱アニールは、サイクルダメージからの回復のために、通常動作とインターリーブされて適用されることが可能である。また、熱アニールは、消去のようなミッション機能中に適用されることもでき、それにより該機能の性能を向上させ得る。 （もっと読む）

【課題】ジュール熱を利用して情報を記憶する相変化メモリを採用した半導体記憶装置において、誤ライト動作を起こす可能性を抑制する。
【解決手段】本発明に係る半導体記憶装置は、積層体内のいずれかの半導体層に第１の電流を印加して積層体内の複数の半導体層の側面に配置されている抵抗変化材料層を一括して結晶化した後、第１の電流を印加した半導体層以外の半導体層に第２の電流を印加する。 （もっと読む）

【課題】フラッシュメモリの動作速度及び耐久性を向上させる技術の提供。
【解決手段】メモリが、行及び列を含むメモリセルのアレイを有している。該メモリは、アレイ内の単数又は複数のワード線上の第１の離隔位置のセットに第１のバイアス電圧を印加するとともに、単数又は複数のワード線上の第２の離隔位置のセットに第１のバイアス電圧とは異なる第２のバイアス電圧を印加する、ワード線に結合された回路部を有し、第１の離隔位置のセットにおける位置は、第２の離隔位置のセットの位置の間に介在しており、それにより、第１の離隔位置のセットにおける位置と第２の離隔位置のセットにおける位置との間に、単数又は複数のワード線の加熱をもたらす電流の流れが誘導される。 （もっと読む）

【課題】不揮発性の記憶装置を有するＣＡＭとする際に、メモリセルの低消費電力化を図ることのできる半導体記憶装置を提供することを課題の一とする。また、データの書き込みを繰り返し行う際の劣化をなくすことができる半導体記憶装置を提供することを課題の一とする。また、メモリセルの高密度化が可能な不揮発性の記憶装置を提供する。
【解決手段】酸化物半導体を半導体層に有する第１のトランジスタ及び当該第１のトランジスタをオフ状態とすることで書き込んだデータに対応する電位を保持できる容量素子を有するメモリ回路と、書き込んだ電位を参照するための参照回路を有し、参照回路を構成する第２のトランジスタの導通状態を検出することで、整合するデータのアドレスを取得し、高速な検索機能を可能にした半導体記憶装置である。 （もっと読む）

【課題】 ＢｉＣＳメモリのような積層型メモリの書き込み動作を高速化することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】 積層型のメモリセル構造を有する不揮発性半導体記憶装置であって、半導体基板上に、複数のメモリセルを積層してなるストリングを複数個配置したメモリセルアレイ１１と、メモリセルアレイ１１の任意のストリングをサンプルストリングとして選択し、該選択したサンプルストリングに対してデータの書き込みを行う回路１２，１４，１６，３０と、サンプルストリングの各メモリセルに対する書き込み回数をレイヤー毎に保持する書き込み回数記憶部３１と、記憶部３１に記憶されたレイヤー毎の書き込みパルス数を同一レイヤーの他のストリングのメモリセルの書き込み電圧の初期値に反映させる回路３３とを備えている。 （もっと読む）

【課題】半導体集積回路の微細化に伴い非常に短くなったゲート長を有するトランジスタにおいて、ゲート絶縁膜におけるリーク電流の発生を抑制し、トランジスタとしての機能を高めることが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜ＡＦＥと、ゲート絶縁膜ＡＦＥの上面に接するように形成されたゲート電極ＰＯとを備える。上記１対のソース／ドレイン領域の一方から他方へ向かう方向のゲート電極ＰＯの長さは４５ｎｍ未満である。ゲート絶縁膜ＡＦＥは反強誘電体膜を有する。 （もっと読む）

【課題】省電力化かつ高速での書き込み処理が可能なメモリの多値化に適した半導体装置およびベリファイ処理を提供する。
【解決手段】半導体装置に用いるメモリセルを、酸化物半導体を用いたトランジスタと酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する構成とし、書き込み回路を用いてデータバッファのデータをメモリセルに書き込む前に、予め各々のメモリセルの有するしきい値ばらつきを調べ、データバッファのデータに対して当該しきい値ばらつきを補正したデータが各々のメモリセルに書き込む。 （もっと読む）

【課題】微細化及び高集積化を達成した酸化物半導体を用いた半導体装置において、安定した電気的特性を付与し、高信頼性化する。
【解決手段】酸化物半導体膜を含むトランジスタ（半導体装置）において、酸化物半導体膜を、絶縁層に設けられたトレンチ（溝）に設ける。トレンチは曲率半径が２０ｎｍ以上６０ｎｍ以下の曲面状の下端コーナ部を含み、酸化物半導体膜は、トレンチの底面、下端コーナ部、及び内壁面に接して設けられる。酸化物半導体膜は、少なくとも下端コーナ部において表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体膜である。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置を提供すること。また、安定した電気的特性が付与された、信頼性の高い半導体装置を提供すること。
【解決手段】絶縁層に凸状構造体を形成し、該凸状構造体に接して酸化物半導体層のチャネル形成領域を設けることで、チャネル形成領域を３次元方向（基板垂直方向）に延長させる。これによって、トランジスタの微細化を達成しつつ、実効的なチャネル長を延長させることができる。また、凸状構造体の上面と側面とが交わる上端コーナー部に曲面を形成し、酸化物半導体層が当該曲面に垂直なｃ軸を有する結晶を含むように形成する。これによって、酸化物半導体層の可視光や紫外光の照射による電気的特性の変化を抑制することができる。 （もっと読む）

【課題】微細化及び高集積化を達成した酸化物半導体を用いた半導体装置、及び半導体装置の作製工程において、安定した電気的特性を付与し、高信頼性化する。また、上記半導体装置の作製工程において、不良を抑制し、歩留まりよく作製する技術を提供する。
【解決手段】酸化物半導体層を含むトランジスタを有する半導体装置において、酸化物半導体膜を、絶縁層に設けられたトレンチに設ける。トレンチは下端コーナ部及び曲率半径が２０ｎｍ以上６０ｎｍ以下の曲面状の上端コーナ部を含み、酸化物半導体膜は、トレンチの底面、下端コーナ部、上端コーナ部、及び内壁面に接して設けられる。酸化物半導体膜は、少なくとも上端コーナ部において表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体膜である。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。また、不良を抑制しつつ微細化を達成した半導体装置を提供する。
【解決手段】トレンチを有する絶縁層に接して、ソース領域またはドレイン領域として機能する領域の膜厚が、チャネル形成領域として機能する領域の膜厚よりも厚い酸化物半導体層を形成する。該酸化物半導体層を用いたトランジスタは、ソース抵抗またはドレイン抵抗を低減することができると共に、しきい値のバラツキ、電気特性の劣化、ノーマリーオン化を抑制することができ、信頼性の高いトランジスタとすることができる。 （もっと読む）

【課題】配線基板上にメモリチップとマイコンチップとを搭載してシステムを構成するシステム・イン・パッケージ（ＳＩＰ）型半導体装置の小型化、高速化を推進する。
【解決手段】配線基板１０の上面にマイコンチップ２０とメモリチップ３０を搭載する際、メモリチップ３０の第１チップ辺３１ａ（データ系電極パッド３３Ｄが配置された辺）に沿って配置された配線基板１０の第２導電パッド１５が、平面視において、マイコンチップ２０の第３チップ辺２１ｃの延長線と第４チップ辺２１ｄの延長線との間の領域に位置するようにメモリチップ３０を配置することで、マイコンチップ２０のデータ系電極パッド２３Ｄとメモリチップ３０のデータ系電極パッド３３Ｄとを接続するデータ系配線１６Ｄの長さを最短化する。 （もっと読む）

【課題】 ＣＭＯＳ型半導体装置におけるデュアルゲート構造のゲート電極をエッチングにより形成する時に、局所的なゲート絶縁膜の「突き抜け」やゲート電極サイドエッチ等の欠陥が発生することを防止できる製造方法を提供する。
【解決手段】 ゲート絶縁膜５を介して半導体基板１上に形成されたシリコン膜等の、実質的に不純物を含まない半導体膜６を選択的にエッチングしてゲート電極７を形成する。隣接するゲート電極７間の領域をレジスト等の絶縁膜９で埋め込む。さらに例えば所定のゲート電極７が形成された領域を覆うマスク層１０を形成し、絶縁膜９とマスク層１０とをマスクとして、マスク層１０で覆われないゲート電極７にイオン注入等の手段により所定導電型の不純物を導入する。同様の方法を用いてマスク層１０で覆われていたゲート電極７に異なる導電型の不純物を導入する。 （もっと読む）

【課題】ＤＲＡＭの回路規模や信号伝搬時間を抑制する。
【解決手段】半導体記憶装置には、不良なメモリセルのアドレスを記憶するためのヒューズ素子１２０が配列されるヒューズ領域１１６が形成される。ヒューズ領域１１６のまわりにはガードリング１１８が形成され、ガードリング１１８はパッシベーション膜１２４によって覆われる。ただし、ヒューズ領域１１６の上のパッシベーション膜１２４には開口部１２６が設けられる。ガードリング１１８は、第１層１２８の第１リング１３４、第２層１３０の第２リング１３６および第３層１３２の第３リング１３８とそれらを接続する第１接続リング１４２、第２接続リング１４４を含む。ここで、第２リング１３６の下に第１リング１３４の非形成領域が確保されるように、第１リング１３４を第２リング１３６の内側に配置する。 （もっと読む）