半導体装置の製造方法
【課題】 ＣＭＯＳ型半導体装置におけるデュアルゲート構造のゲート電極をエッチングにより形成する時に、局所的なゲート絶縁膜の「突き抜け」やゲート電極サイドエッチ等の欠陥が発生することを防止できる製造方法を提供する。
【解決手段】 ゲート絶縁膜５を介して半導体基板１上に形成されたシリコン膜等の、実質的に不純物を含まない半導体膜６を選択的にエッチングしてゲート電極７を形成する。隣接するゲート電極７間の領域をレジスト等の絶縁膜９で埋め込む。さらに例えば所定のゲート電極７が形成された領域を覆うマスク層１０を形成し、絶縁膜９とマスク層１０とをマスクとして、マスク層１０で覆われないゲート電極７にイオン注入等の手段により所定導電型の不純物を導入する。同様の方法を用いてマスク層１０で覆われていたゲート電極７に異なる導電型の不純物を導入する。
【解決手段】 ゲート絶縁膜５を介して半導体基板１上に形成されたシリコン膜等の、実質的に不純物を含まない半導体膜６を選択的にエッチングしてゲート電極７を形成する。隣接するゲート電極７間の領域をレジスト等の絶縁膜９で埋め込む。さらに例えば所定のゲート電極７が形成された領域を覆うマスク層１０を形成し、絶縁膜９とマスク層１０とをマスクとして、マスク層１０で覆われないゲート電極７にイオン注入等の手段により所定導電型の不純物を導入する。同様の方法を用いてマスク層１０で覆われていたゲート電極７に異なる導電型の不純物を導入する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、さらに詳しくはＣＭＯＳ型半導体装置のゲート電極の形成工程に関するものである。
【背景技術】
【０００２】
近年、ＣＭＯＳ型半導体集積回路装置を構成する半導体素子（トランジスタ）の微細化に伴い、短チャネル効果を抑制するためにデュアルゲート構造が広く採用されている。微細なＣＭＯＳ型トランジスタ（以降単にＣＭＯＳトランジスタという）のデュアルゲート構造を製造する方法として、浅いＰＮ接合を有するソース・ドレイン領域を形成するためのイオン注入をポリシリコン膜からなるゲート電極へのｎ型不純物またはｐ型不純物注入に利用する手法がある。
【０００３】
しかしこの手法では、イオン注入深さが浅いために、ゲート絶縁膜近傍におけるポリシリコン膜中の不純物濃度が不十分である。この結果、ＣＭＯＳトランジスタの動作中、いわゆる「ゲート空乏化」（ゲート電極のゲート絶縁膜に近い部分が空乏化状態となる）が生じ、ゲート絶縁膜の実効膜厚が増加してトランジスタ特性が劣化する問題点がある。
【０００４】
一方、ソース・ドレイン領域を形成するためのイオン注入条件を、ゲート電極特性が最適化されるイオン注入条件に一致させ、高ドーズ量且つ比較的高い注入エネルギーに設定すると、ソース・ドレイン領域に浅い接合を形成することができない。深い接合を有するソース・ドレインが形成され、トランジスタに例えばパンチスルーによるリーク等の不良が発生する。このようにゲート電極のポリシリコン膜への不純物導入をソース・ドレイン領域形成用のイオン注入で行う方法には問題があった。従ってゲート電極への高濃度不純物イオン注入とソース・ドレイン領域へのイオン注入とは従来から別々の工程で行われてきている。
【０００５】
標準的なデュアルゲート構造の形成は次のように行われる。図８は従来のデュアルゲート構造を製造する主要工程を示す断面図である。図８（ａ）に示すように、半導体基板４１上にゲート絶縁膜４２が形成される。ゲート絶縁膜４２上全面にポリシリコン膜が堆積され、ｎチャネルトランジスタが形成されるべき領域にｎ型不純物がイオン注入等により導入されｎ型ポリシリコン領域４３が形成される。またｐチャネルトランジスタが形成されるべき領域にｐ型不純物が導入され、ｐ型ポリシリコン領域４４が形成される。
【０００６】
次にｎ型ポリシリコン領域４３、ｐ型ポリシリコン領域４４上にレジスト膜４５が形成される。この後図８（ｂ）に示すように、レジスト膜４５をマスクとしてｎ型ポリシリコン領域４３およびｐ型ポリシリコン領域４４が同時にエッチングされ、ｎチャネルトランジスタのゲート電極４６およびｐチャネルトランジスタのゲート電極４７が形成される。
【０００７】
従来の製造工程においてよく知られているように、ｎ型ポリシリコン領域４３のエッチング速度はｐ型ポリシリコン領域４４より大きい。従ってゲート電極を形成するためのｎ型ポリシリコン領域４３のエッチングが終了してもｐ型ポリシリコン領域４４においてポリシリコン膜が残留する。さらにエッチングを継続することにより残留したポリシリコン膜が完全に除去された時点では、ｎ型ポリシリコン領域４３がオーバーエッチング状態となる。このオーバーエッチングに起因して、ｎチャネルトランジスタ形成領域上のゲート絶縁膜４２が局所的に欠損し、さらにその下の半導体基板４１もエッチングされる「ゲート絶縁膜突き抜け」不良が発生する。こうしてゲート電極４６の近傍にピット４９が生じる。これに加えてｎ型のポリシリコン膜の上部にサイドエッチ部４８が生じゲート電極４６の断面形状が異常となる。
【０００８】
デュアルゲート構造形成における、ポリシリコン膜エッチング速度差に起因する不良の発生を抑制する製造方法の例が、例えば特許文献１に開示されている。図９は特許文献１に記載されたデュアルゲート構造の製造方法を示す概略の工程断面図である。図９(ａ)に示す断面構造は次のようにして製造される。ゲート絶縁膜５１が形成された半導体基体５０上に多結晶シリコンからなる下層シリコン系膜５２を形成する。次に下層シリコン系膜５２のｎＭＯＳ領域にｎ型不純物をイオン注入してｎ型とし、ｐＭＯＳ領域にｐ型不純物をイオン注入してｐ型とする。
【０００９】
下層シリコン系膜５２の上に高融点金属シリサイド膜（ＷＳｉ2）からなる上層シリコン系膜５３を形成する。そしてｎＭＯＳ領域の上層シリコン系膜５３にｐ型不純物をイオン注入し、ｐＭＯＳ領域にｎ型不純物をイオン注入する。上層シリコン系膜５３上にはデュアルゲート電極形成用のレジストマスク５４を形成する。次に図９（ｂ）に示すように、レジストマスク５４をマスクとして上層シリコン系膜５３、下層シリコン系膜５２をエッチングし、ｎチャネルトランジスタのゲート電極５５およびｐチャネルトランジスタのゲート電極５６を形成する。
【００１０】
図９（ｂ）に示すように、下層シリコン系膜５２と上層シリコン系膜５３とは互いに反対導電型の不純物がドーピング（カウンタードーピング）される。特許文献１の記載によれば、ゲート電極を形成するエッチングにおいて、下層シリコン系膜５２と上層シリコン系膜５３のエッチング速度の差が相殺し合う。そして上層および下層シリコン系膜合計のエッチング速度はｎＭＯＳ領域、ｐＭＯＳ領域の両方においてほぼ等しくなるか、カウンタードーピングを施さない方法に比較して両方の領域におけるエッチング速度差が半分以下に低下する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０００−１６４７３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上に述べたように特許文献１が開示する技術は、ｎＭＯＳおよびｐＭＯＳ領域におけるデュアルゲート構造を形成するためのエッチング速度差を減少させることができる。しかしながらｐチャネルトランジスタのゲート電極５６の上層シリコン系膜５３はエッチング速度の大きいｎ型であるため、この部分にサイドエッチング（図８（ｂ）の４８を参照）が起こり、ゲート電極上部の幅が減少するという問題はなお残る。こうした寸法の減少はゲート電極の配線抵抗の増大をもたらし、半導体集積回路装置としての特性を劣化させる原因を形成する。特に６５ｎｍノード以下のＣＭＯＳプロセスによって製造される微細半導体装置では、ゲート電極の僅かな線幅減少であってもその特性劣化への影響は大きく、無視することができない重要な問題である。
【００１３】
特許文献１の技術は上層シリコン系膜として高融点金属シリサイド膜を採用する。高融点金属シリサイド膜の導電性は、ｎ型、ｐ型のどちらの不純物が導入されても導電型に関係しない。従って特許文献１の技術は、下層シリコン系膜上に高融点金属シリサイド膜を形成した後にゲート電極をエッチングで形成するポリサイド型のゲート電極に有効であると考えられる。しかし、デュアルゲート構造形成後高融点金属シリサイド膜を形成するサリサイド型のゲート電極、およびポリシリコン膜のみからなるデュアルゲート構造の形成に対して、この技術は以下の課題を有する。
【００１４】
上記２つのケースにおいて、ゲート電極となるポリシリコン膜の上部に下部とは反対導電型の不純物がカウンタードープされる。このため、カウンタードープの条件によってゲート電極の上部と下部の境界にＰＮ接合が生じたり、あるいはＰＮ接合が生じなくてもゲート電極が高抵抗になる可能性がある。これらはＣＭＯＳトランジスタの正常な動作を妨げたり、半導体集積回路装置の特性を劣化させる原因となることが予想される。
【００１５】
本発明は上記課題を鑑みて提案されたものである。本発明は、特にデュアルゲート構造を、ゲート電極のサイドエッチや半導体基板のピット等、ゲート電極の加工上の問題を生ずることなく形成できる半導体装置の製造方法を提供することを目的とする。これに加えて本発明は、デュアルゲート構造をゲート電極の導電性に問題を生ずることなく形成できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するための本発明に係る半導体装置の製造方法の第１は、半導体基板上に、ゲート絶縁膜を介して半導体膜を形成する工程と、前記半導体膜を選択的にエッチングして第１ゲート電極および第２ゲート電極を形成する工程と、前記第１ゲート電極および前記第２ゲート電極が形成されていない前記半導体基板上を、第１の絶縁膜で覆う工程と、前記第１の絶縁膜をマスクとして前記第１ゲート電極に第１導電型の不純物を選択的に導入し、前記第１ゲート電極を第１導電型にする工程と、前記第１の絶縁膜を除去した後、前記第１ゲート電極および前記第２ゲート電極が形成されていない前記半導体基板上を、第２の絶縁膜で覆う工程と、前記第２の絶縁膜をマスクとして前記第２ゲート電極に第２導電型の不純物を選択的に導入し、前記第２ゲート電極を第２導電型にする工程と を含む。
【００１７】
本発明に係る第１の製造方法の一形態では、前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板上に、第３の絶縁膜を形成する工程を含んでおり、前記第１の絶縁膜および前記第２の絶縁膜は前記第３の絶縁膜を形成した後に形成される。
【００１８】
第１および第２のゲート電極にそれぞれ第１および第２導電型の不純物を導入し易くするという観点から、前記第１の絶縁膜および前記第２の絶縁膜を、前記第１のゲート電極の上面および前記第２のゲート電極の上面を覆わないように形成することが好ましい。
【００１９】
前記第１の絶縁膜および前記第２の絶縁膜は種々の方法によって形成することができる。形成が容易な典型的方法は、液状材料を前記半導体基板上に塗布することによって形成することである。そして前記第１の絶縁膜または前記第２の絶縁膜として有機絶縁膜を選択することができる。さらに前記有機絶縁膜としてレジスト膜を使用することが半導体装置の製造工程において適している。
【００２０】
上記課題を解決するための本発明に係る半導体装置の製造方法の第２は、半導体基板上に、ゲート絶縁膜を介して半導体膜を形成する工程と、前記半導体膜を選択的にエッチングして第１ゲート電極および第２ゲート電極を形成する工程と、前記第１ゲート電極および前記第２ゲート電極が形成されていない前記半導体基板上を、無機絶縁膜で覆う工程と、 前記無機絶縁膜をマスクとして前記第１ゲート電極に第１導電型の不純物を選択的に導入し、前記第１ゲート電極を第１導電型にする工程と、前記無機絶縁膜をマスクとして前記第２ゲート電極に第２導電型の不純物を選択的に導入し、前記第２ゲート電極を第２導電型にする工程とを含む。
【００２１】
本発明に係る第２の製造方法の一形態においても、前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板上に、保護絶縁膜を形成する工程を含んでおり、前記無機絶縁膜を前記保護絶縁膜を形成した後に形成する。
【００２２】
また上記第１の製造方法と同様に、前記無機絶縁膜を、前記第１のゲート電極の上面および前記第２のゲート電極の上面を覆わないように形成することが好ましい。
【００２３】
前記保護絶縁膜と前記無機絶縁膜とは、互いに相手の膜に対して選択的に除去できる性質を備えていることが好ましい。そのために、前記保護絶縁膜としてシリコン酸化膜を選択し、前記無機絶縁膜としてシリコン窒化膜を選択する。あるいは、前記保護絶縁膜としてシリコン窒化膜を選択し、前記無機絶縁膜としてシリコン酸化膜を選択する。
【００２４】
前記半導体膜は、通常の半導体集積回路に対してシリコン膜である。
【発明の効果】
【００２５】
本発明によれば、第１導電型の不純物または第２導電型の不純物を半導体膜に導入する前に半導体膜を選択的にエッチングして第１ゲート電極および第２ゲート電極を形成する。不純物が導入されない半導体膜のエッチング速度は一様であり、第１ゲート電極および第２ゲート電極の両方が実質的に同一エッチング速度を有するエッチングで形成される。従って両ゲート電極に対するエッチング速度差に基づく欠陥の発生、加工不良を防止することができる。
【００２６】
本発明によれば、形成された第１ゲート電極および第２ゲート電極への不純物導入は、第１ゲート電極および第２ゲート電極が形成されていない半導体基板上を第１の絶縁膜または第２の絶縁膜または無機絶縁膜で覆った後に行う。これらの膜により半導体基板には不純物が導入されないので、第１および第２ゲート電極に対して適正化された条件で不純物を導入することができる。
【００２７】
本発明によれば、デュアルゲート電極構造の製造中において各ゲート電極へ１種類の導電型の不純物しか導入されないのでゲート電極の導電性に問題が生じることがなく、低抵抗のゲート電極が得られる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図６】本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図７】本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図８】デュアルゲート構造を形成する従来の製造方法における主要工程を示す断面図。
【図９】デュアルゲート構造を形成する従来の製造方法を示す工程断面図。
【発明を実施するための形態】
【００２９】
以下、本発明に係る半導体装置の製造方法を図面を用いて詳細に説明する。
【００３０】
（実施形態１）
図１〜図３は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。本実施形態が例示する半導体装置はＣＭＯＳ型半導体集積回路装置であり、特に６５ｎｍノード以下の技術を用いて製造されることを想定する。各図に示す断面図において、切断線より左側の部分はＭＯＳ型トランジスタのゲート長方向の断面であり、切断線より右側の部分はＭＯＳ型トランジスタのゲート幅方向の断面である。このような断面は後述する他の実施形態を説明するための工程断面図すべてにも適用される。
【００３１】
まず図１（ａ）に示すように、シリコン単結晶からなる半導体基板１に素子分離２を形成する。素子分離２はＳＴＩ(Shallow Trench Isolation)型であり、半導体基板１に溝を形成し、溝内にシリコン酸化物などの絶縁物を埋め込んで形成する。素子分離２は半導体基板１の表面領域を区画しＣＭＯＳトランジスタの活性領域を形成する。ゲート長方向の断面において、素子分離２の左側の活性領域はｎチャネルＭＯＳ型トランジスタ（以後、ｎＭＯＳＴｒという）が形成される領域、右側の活性領域はｐチャネルＭＯＳ型トランジスタ（以後ｐＭＯＳＴｒという）が形成される領域である。また、ゲート幅方向の断面において素子分離２で囲まれる左側の活性領域はｎＭＯＳＴｒが形成される領域、右側の活性領域はｐＭＯＳＴｒが形成される領域である。このような取り決めは後述する他の実施形態を説明するための工程断面図すべてにも適用される。
【００３２】
素子分離２の形成後、ｎＭＯＳＴｒを形成すべき領域に素子分離２を貫通して半導体基板１に達する注入エネルギーでイオン注入を行いｐウエル３を形成する。次いで同様のエネルギーでｐＭＯＳＴｒを形成すべき領域にｎウエル４を形成する。ｐウエル３およびｎウエル４が形成された半導体基板１上に膜厚２ｎｍのゲート絶縁膜５を形成する。ゲート絶縁膜５は、本半導体装置におけるトランジスタの寸法レベルでは通常熱酸化を含む高温処理で形成したシリコン酸窒化膜である。しかしながら化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法や原子層堆積（ＡＬＤ：Atomic Layer Deposition）法等により、シリコン酸化膜系以外の材料膜を堆積してもよい。
【００３３】
続いてゲート絶縁膜５上にＣＶＤ法により実質的に不純物を含まない半導体膜としてシリコン膜６を膜厚１５０ｎｍの厚さに堆積する。シリコン膜６は多結晶状態またはアモルファス状態である。
【００３４】
次に図１（ｂ）に示すように、シリコン膜６上にゲート電極パターンを有するレジストマスク層８をフォトリソグラフィ技術により形成する。この後、レジストマスク層８をマスクとしてシリコン膜６を選択的に異方性エッチングし、複数のゲート電極７を形成する。エッチングガスは例えばＣｌ2とＨＢｒを含む混合ガスを使用することができる。ゲート幅方向の断面部分ではｎＭＯＳＴｒの活性領域上からｐＭＯＳＴｒの活性領域上に跨って連続的に延びる短いゲート電極７を示している。このようなゲート電極は例えばＳＲＡＭ（Static Random Access Memory）のメモリセル内に見られる。図には示していないがゲート電極７はｎＭＯＳＴｒを形成すべき領域およびｐＭＯＳＴｒを形成すべき領域それぞれに複数形成される。
【００３５】
次に図１（ｃ）に示すように、レジストマスク層８を除去し、ゲート電極７を被覆するように被処理基板上の全面にレジスト膜９を塗布する。ここでゲート電極等の構造物が形成された製造途中の半導体基板を被処理基板という。塗布直後のレジスト膜９の膜厚はゲート絶縁膜５上で例えば５００ｎｍである。次にレジスト膜９を全面に渡って一様にエッチバックし、ゲート電極７の上面が露出した時点でエッチバックを停止する。このようにして互いに隣接するゲート電極７間に形成された凹部領域にレジスト膜９が埋め込まれる。エッチバックは例えば平行平板型ＲＩＥ装置を用い、チャンバー内圧力：３０Ｐａ、被処理基板を載置する下部電極高周波電力：３５０Ｗ、Ｏ2（エッチングガス）：４００ｍｌ／ｍｉｎ．（標準状態）の条件で行うことができる。
【００３６】
次に図１（ｄ）に示すように、ｎＭＯＳＴｒを形成すべき領域を開口したパターンを有するレジストマスク層１０をフォトリソグラフィ技術によりレジスト膜９上およびゲート電極７上に形成する。レジストマスク層１０にパターンを現像する時にレジスト膜９も溶解し薄化する可能性がある。しかしレジスト膜９はエッチバック工程においてプラズマ照射を受け、ある程度硬化しているのでほとんど溶解しない。硬化を確実にするために、エッチバック後レジストマスク層１０の塗布前にレジスト膜９を１６０℃程度でベーキングしたり、紫外線照射を行うことが望ましい。
【００３７】
レジスト膜９およびレジストマスク層１０をマスクとして、ゲート電極７にリン（Ｐ）等の半導体をｎ型にする不純物（ｎ型不純物）を、例えば加速電圧：１０ｋｅＶ、ドーズ量：６×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。これによってｎＭＯＳＴｒのｎ型ゲート電極７ａが形成される。イオン注入後、Ｏ2プラズマアッシングおよび薬液洗浄等によりレジスト膜９およびレジストマスク層１０を除去する。
【００３８】
次に図２（ａ）に示すように、図１（ｃ）の工程と同様にしてゲート電極７、７ａ（図１(ｄ)を参照）を被覆するように被処理基板上にレジスト膜１１を５００ｎｍの厚さに塗布する。そしてレジスト膜１１を一様にエッチバックし、ゲート電極７、７ａの上面を露出させる。このようにしてゲート電極７、７ａ間の凹部領域にレジスト膜１１が埋め込まれる。エッチバック条件は図１（ｃ）の工程と同様である。
【００３９】
次に、ｐＭＯＳＴｒを形成すべき領域を開口したパターンを有するレジストマスク層１２をフォトリソグラフィ技術によりレジスト膜１１上およびゲート電極７ａ上に形成する。 続いてレジスト膜１１およびレジストマスク層１２をマスクとして、不純物を含まないゲート電極７にボロン（Ｂ）等の半導体をｐ型にする不純物（ｐ型不純物）を、例えば加速電圧：３ｋｅＶ、ドーズ量：３×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。これによってｐＭＯＳＴｒのｐ型ゲート電極７ｂが形成される。
【００４０】
イオン注入後、Ｏ2プラズマアッシングおよび薬液洗浄等によりレジスト膜１２およびレジストマスク層１１を除去すると図２（ｂ）に示すように、ｎＭＯＳＴｒのｎ型ゲート電極７ａおよびｐＭＯＳＴｒのｐ型ゲート電極７ｂからなるデュアルゲート構造が完成する。図２（ｂ）の右側部分に見られるように、ｎＭＯＳＴｒ形成領域、ｐＭＯＳＴｒ形成領域の両方に跨るゲート電極では両方の領域の境界に両方の導電型のゲート電極７ａ、７ｂが対向する部分（図では点線で示すＰＮ接合）が形成される。
【００４１】
次に図２（ｃ）に示すように、ｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂを覆うようにシリコン酸化膜からなる絶縁膜１３を、ＣＶＤ法により例えば１０ｎｍの膜厚に堆積する。さらに図２（ｄ）に示すように、異方性エッチングにより絶縁膜１３およびその下のゲート絶縁膜５を一様にエッチバックし、ｐウエル３、ｎウエル４の表面を露出させる。同時にｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂの側壁に絶縁膜１３からなるオフセットスペーサ１４を形成する。この後、ｎＭＯＳＴｒを形成すべき領域が開口されたレジスト膜（不図示）を被処理基板上にフォトリソグラフィ技術により形成する。続いてこのレジスト膜、ｎ型ゲート電極７ａおよびオフセットスペーサ１４をマスクとしてｎ型不純物、例えばＡｓをｐウエル３の表面部にイオン注入し、ｎＭＯＳＴｒのエクステンション注入層１５を形成する。イオン注入条件は加速電圧：１．５ｋｅＶ、ドーズ量：５×１０14ａｔｏｍｓ／ｃｍ2である。
【００４２】
上記イオン注入に用いたレジスト膜を除去した後、ｐＭＯＳＴｒを形成すべき領域が開口されたレジスト膜（不図示）を被処理基板上にフォトリソグラフィ技術により形成する。続いてこのレジスト膜、ｐ型ゲート電極７ｂおよびオフセットスペーサ１４をマスクとしてｐ型不純物、例えばＢをｎウエル４の表面部にイオン注入し、ｐＭＯＳＴｒのエクステンション注入層１６を形成する。イオン注入条件は加速電圧：１．５ｋｅＶ、ドーズ量：５×１０14ａｔｏｍｓ／ｃｍ2である。ここでオフセットスペーサ１４はエクステンション注入層１５とｎ型ゲート電極７ａとのオーバーラップ部分、およびエクステンション領域１６とｐ型ゲート電極７ｂとのオーバーラップ部分ができる限り小さくなるように配置する働きをする。
【００４３】
次に図３に示すように、ｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂを覆うようにシリコン窒化膜からなる絶縁膜（不図示）を、ＣＶＤ法により例えば４０ｎｍの膜厚に堆積する。さらに異方性エッチングにより上記シリコン窒化膜からなる絶縁膜を一様にエッチバックし、ｐウエル３、ｎウエル４の表面を露出させる。同時にｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂの側壁のオフセットスペーサ１４のさらに外側にシリコン窒化膜からなるサイドウォールスペーサ１７を形成する。
【００４４】
この後、ｎＭＯＳＴｒを形成すべき領域が開口されたレジスト膜（不図示）を被処理基板上にフォトリソグラフィ技術により形成する。続いてこのレジスト膜、ｎ型ゲート電極７ａおよびサイドウォールスペーサ１７をマスクとしてｎ型不純物、例えばＡｓをｐウエル３の表面部にイオン注入し、ｎＭＯＳＴｒのソース・ドレイン注入層１８を形成する。イオン注入条件は加速電圧：３０ｋｅＶ、ドーズ量：３×１０15ａｔｏｍｓ／ｃｍ2である。
【００４５】
上記イオン注入に用いたレジスト膜を除去した後、ｐＭＯＳＴｒを形成すべき領域が開口されたレジスト膜（不図示）を被処理基板上にフォトリソグラフィ技術により形成する。続いてこのレジスト膜、ｐ型ゲート電極７ｂおよびサイドウォールスペーサ１７をマスクとしてｐ型不純物、例えばＢＦ2をｎウエル４の表面部にイオン注入し、ｐＭＯＳＴｒのソース・ドレイン注入層１９を形成する。イオン注入条件は加速電圧：３０ｋｅＶ、ドーズ量：３×１０15ａｔｏｍｓ／ｃｍ2である。そして上記イオン注入に用いたレジスト膜を除去する。
【００４６】
エクステンション注入層１５、１６およびソース・ドレイン注入層１８、１９はイオン注入直後の状態であるから、例えば１０００℃、数秒〜数分の短時間アニールを行い、注入された不純物の活性化を行う。この活性化はｎ型ゲート電極７ａおよびｐ型ゲート電極７ｂに含有する不純物も活性化する。以上のような諸工程によりデュアルゲート構造のＣＭＯＳトランジスタが形成される。
【００４７】
ゲート電極７ａ、７ｂをポリサイド構造に形成する場合は、図１（ａ）の工程でシリコン膜６の上に高融点金属シリサイド膜を堆積すればよい。ゲート電極がシリコン膜６からなる単層からシリコン膜６と高融点金属シリサイド膜の積層構造に変更されるだけであり、図１（ａ）以降の工程は変更を受けない。またゲート電極７ａ、７ｂをサリサイド構造に形成する場合は、例えばソース・ドレイン注入層１８、１９に活性化のための短時間アニールを行った後、ゲート電極７ａ、７ｂ、およびソース・ドレイン領域の表面に公知の方法を用いて同時に高融点金属シリサイド層を形成すればよい。
【００４８】
本実施形態に係る半導体装置の製造方法においては、実質的に不純物を含まない状態のシリコン膜６をエッチングしてｎＭＯＳＴｒおよびｐＭＯＳＴｒのゲート電極パターンを形成する（図１（ｂ）参照）。この結果、ｎＭＯＳＴｒの形成領域においてもｐＭＯＳＴｒの形成領域においてもシリコン膜６のエッチング速度に差が生じない。従ってｎＭＯＳＴｒのゲート電極のサイドエッチや当該ゲート電極近傍の半導体基板に見られたピット等の欠陥が発生しない。
【００４９】
本願発明者らが行ったデュアルゲート構造形成実験結果の一例によれば、従来の製造方法を用いた場合ゲート電極上部の片側面サイドエッチング量は５ｎｍであった。しかし本発明に係る製造方法を用いた場合ほとんどサイドエッチングは見られなかった。このように、本発明に係る半導体装置の製造方法によれば、ゲート電極パターン加工上の問題を生ずることなく形状良好なデュアルゲート構造を形成することができる。
【００５０】
本実施形態に係る半導体装置の製造方法においては、ゲート電極７間の半導体基板、すなわちｐウエル３およびｎウエル４上をレジスト膜９または１１で覆う。レジスト膜９または１１はゲート電極７に不純物を導入し、ｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂを形成する際に、不純物が両ウエルに導入されることを阻止する。従ってゲート電極７にはｎＭＯＳＴｒ、ｐＭＯＳＴｒそれぞれのゲート電極に適した条件（不純物濃度等）で不純物導入をすることができる。また、特許文献１のようなカウンタードーピングがないのでゲート電極の導電性について特に注意する必要性がない。
【００５１】
本実施形態に係る半導体装置の製造方法は製造コストの観点からも特許文献１に記載の方法に比べて利点がある。デュアルゲート構造のゲート電極を完成するまでに図８に示すような標準的な製造工程に追加される、特許文献１に記載の工程は、上層シリコン系膜の形成、カウンタードーピングのためのレジストマスク形成、カウンタードーピング用イオン注入、上記レジストマスク除去、活性加熱処理である。これに対して本実施形態による製造方法において追加される工程は、ゲート電極間へのレジスト膜塗布およびエッチバックである。本実施形態では、特許文献１の方法より５工程少ないので製造コスト上昇を抑制することができる。
【００５２】
（実施形態２）
図４および図５は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。本実施形態が例示する半導体装置もまた第１の実施形態と同様に、ＣＭＯＳ型半導体集積回路装置であり、特に６５ｎｍノード以下の技術を用いて製造される。各図が示す断面において、第１の実施形態の半導体装置の部分と同一であり同一の機能を有する部分には同一の符号を付与して詳細な説明は省略する。
【００５３】
まず第１の実施形態において説明した図１（ａ）と同様の工程を用いて、半導体基板１に素子分離２、ｐウエル３およびｎウエル４を形成する。ｐウエル３およびｎウエル４が形成された半導体基板１上に膜厚２ｎｍのゲート絶縁膜５、および実質的に不純物を含まない膜厚１５０ｎｍのシリコン膜６を形成する。
【００５４】
次に図４（ａ）に示すように、シリコン膜６上にゲート電極パターンを有するレジストマスク層８をフォトリソグラフィ技術により形成する。この後、レジストマスク層８をマスクとしてシリコン膜６を選択的に異方性エッチングし、複数のゲート電極７を形成する。エッチングガスは例えばＣｌ2とＨＢｒを含む混合ガスを使用することができる。この工程は第１の実施形態における図１（ｂ）に示した工程に対応する。
【００５５】
レジストマスク層８を除去した後、図４（ｂ）に示すように、ゲート電極７を覆うようにシリコン酸化膜からなる絶縁膜２１を、ＣＶＤ法により例えば１０ｎｍの膜厚に堆積する。次に図４（ｃ）に示すように、絶縁膜２１上の全面にレジスト膜２２を塗布する。レジスト膜２２の膜厚は絶縁膜２１上の、隣接するゲート電極７間の領域で例えば５００ｎｍである。次にレジスト膜２２を全面に渡って一様にエッチバックし、ゲート電極７の上面に堆積された絶縁膜２１の表面が露出した時点でエッチバックを停止する。このようにして互いに隣接するゲート電極７間に形成された凹部領域に絶縁膜２１を介してレジスト膜２２が埋め込まれる。このエッチバックは例えば平行平板型ＲＩＥ装置を用い、チャンバー内圧力：３０Ｐａ、被処理基板を載置する下部電極高周波電力：３５０Ｗ、Ｏ2（エッチングガス）：４００ｍｌ／ｍｉｎ．（標準状態）の条件で行うことができる。
【００５６】
次に図４（ｄ）に示すように、ｎＭＯＳＴｒを形成すべき領域を開口したパターンを有するレジストマスク層１０をフォトリソグラフィ技術によりレジスト膜２２上およびゲート電極７上に形成する。本実施形態の場合も第１の実施形態と同様に、レジストマスク層１０にパターンを現像する時にレジスト膜２２が溶解し薄化する可能性がある。しかしレジスト膜２２はエッチバック工程でのプラズマ照射により、ある程度硬化しているのでほとんど溶解しない。本実施形態においてもレジスト膜２２の硬化を確実にするため、エッチバック後レジストマスク層１０の塗布前にレジスト膜２２を１６０℃程度でベーキングしたり、紫外線照射を行うことが望ましい。
【００５７】
レジスト膜２２およびレジストマスク層１０をマスクとして、ゲート電極７にリン（Ｐ）等のｎ型不純物を、例えば加速電圧：１０ｋｅＶ、ドーズ量：６×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。これによってｎ型不純物が絶縁膜２１を通してゲート電極７内に注入され、ｎＭＯＳＴｒのｎ型ゲート電極７ａが形成される。イオン注入後、Ｏ2プラズマアッシングおよび薬液洗浄等によりレジスト膜２２およびレジストマスク層１０を除去する。
【００５８】
次に図５（ａ）に示すように、図４（ｃ）の工程と同様にして絶縁膜２１を被覆するように被処理基板上にレジスト膜２３を塗布する。レジスト膜２３の膜厚は隣接するゲート電極７ａ、７（図４（ｄ）を参照）間に位置する絶縁膜２１上で５００ｎｍである。そしてレジスト膜２３を一様にエッチバックし、ゲート電極７、７ａの上面に堆積された絶縁膜２１の表面を露出させる。このようにしてゲート電極７、７ａ間の凹部領域にレジスト膜２３が埋め込まれる。エッチバック条件は図４（ｃ）の工程と同様である。
【００５９】
次に、ｐＭＯＳＴｒを形成すべき領域を開口したパターンを有するレジストマスク層１２をフォトリソグラフィ技術によりレジスト膜２３上およびゲート電極７ａ上に形成する。 続いてレジスト膜２３およびレジストマスク層１２をマスクとして、不純物を含まないゲート電極７にボロン（Ｂ）等のｐ型不純物を、例えば加速電圧：３ｋｅＶ、ドーズ量：３×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。これによってｐ型不純物が絶縁膜２１を通してゲート電極７内に注入され、ｐＭＯＳＴｒのｐ型ゲート電極７ｂが形成される。
【００６０】
イオン注入後、Ｏ2プラズマアッシングおよび薬液洗浄等によりレジスト膜２３およびレジストマスク層１２を除去すると図５（ｂ）に示すように、絶縁膜２１で被覆されたｎＭＯＳＴｒのｎ型ゲート電極７ａおよびｐＭＯＳＴｒのｐ型ゲート電極７ｂからなるデュアルゲート構造が完成する。図５（ｂ）の工程終了後における半導体装置の断面構造は第１の実施形態の図２（ｃ）の工程終了後の断面構造と実質的に同じである。従って図５（ｂ）の工程以降は、第１の実施形態の図２（ｄ）および図３について説明した工程に従って半導体装置の製造を続ければよい。
【００６１】
従ってその製造工程について要点だけを述べる。図５（ｂ）の工程を実施後、異方性エッチングにより絶縁膜２１およびその下のゲート絶縁膜５をエッチバックすることによって、ｐウエル３、ｎウエル４の表面を露出させる。同時にｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂの側壁に絶縁膜２１からなるオフセットスペーサ１４を形成する。次にｎ型ゲート電極７ａの両側のｐウエル３の表面部にｎＭＯＳＴｒのエクステンション注入層１５を形成する。続いてｐ型ゲート電極７ｂの両側のｎウエル４の表面部にｐＭＯＳＴｒのエクステンション注入層１６を形成する（図２（ｄ）参照）。
【００６２】
次にｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂの側壁のオフセットスペーサ１４のさらに外側にシリコン窒化膜からなるサイドウォールスペーサ１７を形成する。この後、ｎ型ゲート電極７ａの両側のｐウエル３の表面部にｎＭＯＳＴｒのソース・ドレイン注入層１８を形成する。続いてｐ型ゲート電極７ｂの両側のｎウエル４の表面部にｐＭＯＳＴｒのソース・ドレイン注入層１９を形成する(図３参照)。さらに例えば１０００℃、数秒〜数分の短時間アニールを行い、エクステンション注入層１５、１６、ソース・ドレイン注入層１８、１９、およびｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂ内の不純物を活性化する。
【００６３】
本実施形態においても、第１の実施形態と同様の製造方法を用いてゲート電極７ａ、７ｂをポリサイド構造またはサリサイド構造を有するデュアルゲート構造に形成することができる。
【００６４】
本実施形態に係る半導体装置の製造方法は第１の実施形態と同様の効果を奏する。これに加えて本実施形態に係る半導体装置の製造方法では、ゲート電極７への不純物導入を薄い絶縁膜２１を通して行う。不純物導入手段がイオン注入法の場合、注入イオンは絶縁膜２１を通過することによってエネルギーを失うので注入イオンがゲート絶縁膜５を貫通して半導体基板領域に打ち込まれる確率が低減する。このようにしてイオン注入をより安全に行うことができる。
【００６５】
本実施形態に係る半導体装置の製造方法では、レジスト膜２２、２３、レジストマスク層１０、１２を除去する段階（図４（ｄ）および図５（ａ）の工程それぞれの後の段階）において絶縁膜２１がゲート電極を被覆している。絶縁膜２１は、ゲート電極がこれらレジスト系の膜を除去するためのＯ2プラズマおよび洗浄用薬液に直接曝されないように保護する保護絶縁膜として作用する。この結果、ゲート電極が膜で保護されない場合（第１の実施形態）のように、ゲート電極表層のＯ2プラズマによる酸化、その酸化物の洗浄用薬液によるエッチング等によりゲート電極の寸法が設計値より僅かに減少することが回避される。このようにしてゲート電極の寸法変動によるＭＯＳ型トランジスタの特性バラツキを抑制できる。
【００６６】
（実施形態３）
図６および図７は、本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。本実施形態が例示する半導体装置もまた第１および第２の実施形態と同様に、ＣＭＯＳ型半導体集積回路装置であり、特に６５ｎｍノード以下の技術を用いて製造される。各図に示した断面において、第１の実施形態の半導体装置の部分と同一であり同一の機能を有する部分には同一の符号を付与して詳細な説明は省略する。
【００６７】
本実施形態に係る半導体装置の製造方法において最初に実施する工程は第１の実施形態の図１（ａ）および（ｂ）に示した工程と同様である。まず第１の実施形態において説明した図１（ａ）と同様の工程を用いて、半導体基板１に素子分離２、ｐウエル３およびｎウエル４を形成する。ｐウエル３およびｎウエル４が形成された半導体基板１上に膜厚２ｎｍのゲート絶縁膜５、および実質的に不純物を含まない膜厚１５０ｎｍのシリコン膜６を形成する。
【００６８】
次に図１（ｂ）に示すように、シリコン膜６上にゲート電極パターンを有するレジストマスク層８をフォトリソグラフィ技術により形成する。この後、レジストマスク層８をマスクとしてシリコン膜６を選択的に異方性エッチングし、複数のゲート電極７を形成する。エッチングガスは例えばＣｌ2とＨＢｒを含む混合ガスを使用することができる。レジストマスク層８を除去した後、図６（ａ）に示すように、ゲート電極７を覆うようにシリコン酸化膜からなる絶縁膜２１を、ＣＶＤ法により例えば１０ｎｍの膜厚に堆積する。この工程は第２の実施形態の図４（ｂ）に示した工程に対応し、当該工程と同様に実施する。
【００６９】
次に図６（ｂ）に示すように、絶縁膜２１上の全面に膜厚３００ｎｍのシリコン窒化膜からなる無機絶縁膜３１を例えばプラズマＣＶＤ法により堆積する。さらに無機絶縁膜３１上にレジスト膜３２を塗布することによって、ゲート電極７が存在することによって無機絶縁膜３１の上面に生じた凹凸形状を平坦化する。
【００７０】
次に図６（ｃ）に示すように、レジスト膜３２と無機絶縁膜３１のエッチング速度差が小さいエッチング条件で、レジスト膜３２および無機絶縁膜３１を全面に渡って一様にエッチバックし、ゲート電極７の上面に堆積された絶縁膜２１の表面が露出した時点でエッチバックを停止する。このようにして互いに隣接するゲート電極７間に形成された凹部領域に絶縁膜２１を介して無機絶縁膜３１が埋め込まれる。エッチバックは、例えば平行平板型の２周波ＲＩＥ装置を用い、チャンバー内圧力：３Ｐａ、プラズマを励起する上部電極高周波電力：１００Ｗ、被処理基板を載置する下部電極高周波電力：３００Ｗ、エッチングガス：ＣＦ4／Ａｒ／Ｏ2混合ガス＝２０／８００／１５ｍｌ／ｍｉｎ．（標準状態）の条件で行うことができる。
【００７１】
次に図７（ａ）に示すように、ｎＭＯＳＴｒを形成すべき領域を開口したパターンを有するレジストマスク層１０をフォトリソグラフィ技術により無機絶縁膜３１上およびゲート電極７上に形成する。そして無機絶縁膜３１およびレジストマスク層１０をマスクとして、ゲート電極７にリン（Ｐ）等のｎ型不純物を、例えば加速電圧：１０ｋｅＶ、ドーズ量：６×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。これによってｎ型不純物が絶縁膜２１を通してゲート電極７内に注入され、ｎＭＯＳＴｒのｎ型ゲート電極７ａが形成される。イオン注入後、Ｏ2プラズマアッシングおよび薬液洗浄等によりレジストマスク層１０を除去する。
【００７２】
次に図７（ｂ）に示すように、ｐＭＯＳＴｒを形成すべき領域を開口したパターンを有するレジストマスク層１２をフォトリソグラフィ技術により無機絶縁膜３１上およびゲート電極７ａ上に形成する。続いて無機絶縁膜３１およびレジストマスク層１２をマスクとして、不純物を含まないゲート電極７にボロン（Ｂ）等のｐ型不純物を、例えば加速電圧：３ｋｅＶ、ドーズ量：３×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。これによってｐ型不純物が絶縁膜２１を通してゲート電極７内に注入され、ｐＭＯＳＴｒのｐ型ゲート電極７ｂが形成される。
【００７３】
次に図７（ｃ）に示すように、Ｏ2プラズマアッシングおよび薬液洗浄等によりレジストマスク層１２を除去する。続いてリン酸により無機絶縁膜３１を絶縁膜２１に対して選択的にエッチング除去すると絶縁膜２１で被覆されたｎＭＯＳＴｒのｎ型ゲート電極７ａおよびｐＭＯＳＴｒのｐ型ゲート電極７ｂからなるデュアルゲート構造が完成する。リン酸によるエッチング条件は例えば１６０℃、１時間である。このエッチングに微量の添加剤を含むリン酸を用いると絶縁膜２１（シリコン酸化膜）をほとんどエッチングすることなく無機絶縁膜３１（シリコン窒化膜）を除去することができる。図７（ｃ）の工程終了後における半導体装置の断面構造は第１の実施形態の図２（ｃ）または第２の実施形態の図５（ｂ）の工程終了後の断面構造と実質的に同じである。従って図７（ｃ）の工程以降は、第１の実施形態の図２（ｄ）および図３について説明した工程に従って半導体装置の製造を続ければよい。
【００７４】
従ってその製造工程について要点だけを述べる。図７（ｃ）の工程を実施後、異方性エッチングにより絶縁膜２１およびその下のゲート絶縁膜５をエッチバックすることによって、ｐウエル３、ｎウエル４の表面を露出させる。同時にｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂの側壁に絶縁膜２１からなるオフセットスペーサ１４を形成する。次にｎ型ゲート電極７ａの両側のｐウエル３の表面部にｎＭＯＳＴｒのエクステンション注入層１５を形成する。続いてｐ型ゲート電極７ｂの両側のｎウエル４の表面部にｐＭＯＳＴｒのエクステンション注入層１６を形成する（図２（ｄ）参照）。
【００７５】
次にｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂの側壁のオフセットスペーサ１４のさらに外側にシリコン窒化膜からなるサイドウォールスペーサ１７を形成する。この後、ｎ型ゲート電極７ａの両側のｐウエル３の表面部にｎＭＯＳＴｒのソース・ドレイン注入層１８を形成する。続いてｐ型ゲート電極７ｂの両側のｎウエル４の表面部にｐＭＯＳＴｒのソース・ドレイン注入層１９を形成する（図３参照）。さらに例えば１０００℃、数秒〜数分の短時間アニールを行い、エクステンション注入層１５、１６、ソース・ドレイン注入層１８、１９、およびｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂ内の不純物を活性化する。
【００７６】
本実施形態においても、第１の実施形態と同様の製造方法を用いてゲート電極７ａ、７ｂをポリサイド構造またはサリサイド構造を有するデュアルゲート構造に形成することができる。
【００７７】
本実施形態に係る半導体装置の製造方法は第１および第２の実施形態と同様の効果を奏する。これに加えて本実施形態に係る半導体装置の製造方法では、図６（ｃ）に示したようにゲート電極７間を無機絶縁膜３１で覆う。無機絶縁膜３１は特にｎ型ゲート電極７ａの形成工程（図７（ａ）参照）終了後、レジストマスク層１０を除去する時に同時に除去されない。このためｐ型ゲート電極７ｂを形成する工程（図７（ｂ）参照）を行うために無機絶縁膜を形成しなおす必要がなく、第１および第２の実施形態と比較すれば工程数を低減できる。
【００７８】
本実施形態に係る半導体装置の製造方法では、無機絶縁膜３１をリン酸で除去する段階（図７（ｃ）の工程段階）において絶縁膜２１がゲート電極を被覆している。絶縁膜２１は、ゲート電極がリン酸に直接曝されることから保護する保護絶縁膜として作用する。この結果、リン酸による特にゲート電極側壁の表面荒れ（ＬＥＲ：Line Edge Roughness）が防止され、ゲート電極の寸法変動が抑制されるのでＭＯＳ型トランジスタの特性バラツキを低減できる。
【００７９】
本実施形態の図６（ｂ）および（ｃ）に示した工程において、ゲート電極７間に無機絶縁膜３１を埋め込むために、レジスト膜３２による表面平坦化とエッチバックという手段を用いた。しかし化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法を用いて無機絶縁膜３１を研磨し、埋め込んでもよい。ＣＭＰで無機絶縁膜３１を研磨する場合はゲート電極７の上面の絶縁膜２１およびゲート電極７の上部も研磨される。これを考慮して予めゲート電極７の上部研磨量を予測し、シリコン膜６（図１（ａ）参照）を設計膜厚に上記研磨量を加えた膜厚で堆積する。このようにすると無機絶縁膜３１の研磨終了後におけるゲート電極の高さの目標値が実現される。
【００８０】
本実施形態では、絶縁膜２１の材料膜としてシリコン酸化膜を、無機絶縁膜３１の材料膜としてシリコン窒化膜を用いたが、これらの材料膜を交換してもよい。この場合図６（ｃ）に示す工程で、シリコン酸化膜からなる無機絶縁膜３１をエッチバックするために例えば平行平板型の２周波ＲＩＥ装置を用いる。そのエッチング条件は、エッチングガス：Ｃ4Ｆ6／Ａｒ／Ｏ2混合ガス＝２０／１５００／１８ｍｌ／ｍｉｎ．（標準状態）、チャンバー内圧力：４Ｐａ、プラズマを励起する上部電極高周波電力：１０００Ｗ、被処理基板を載置する下部電極高周波電力：１５００Ｗである。
【００８１】
また図７（ｃ）に示す工程でシリコン酸化膜からなる無機絶縁膜３１を除去する時、例えば、フッ化水素（ＨＦ）：純水（Ｈ2Ｏ）＝１：１０（室温、例えば２５℃）の希フッ酸液を用いて６分間のウェットエッチングを行う。この方法により無機絶縁膜３１をシリコン窒化膜からなる絶縁膜２１に対して精密に選択的に除去することができる。
【００８２】
上に説明した第１および第２の実施形態では、ゲート電極の間の凹部領域に埋め込む材料としてレジスト膜９、１１、２２、２３を用いた。しかしレジスト膜の他、液状の前駆体材料を被処理基板上に塗布することによって形成される絶縁体材料膜を採用することができる。このような絶縁体材料膜は例えば、感光性ポリイミド、非感光性ポリイミドのような有機絶縁膜、塗布型のシリコン酸化膜のような無機絶縁膜である。
【産業上の利用可能性】
【００８３】
本発明はデュアルゲート構造を有するＣＭＯＳ型トランジスタを含む半導体装置、特に６５ｎｍノードのような微細ＣＭＯＳプロセス技術を用いて製造される半導体集積回路装置に有用である。
【符号の説明】
【００８４】
１ 半導体基板
２ 素子分離
３ ｐウエル
４ ｎウエル
５ ゲート絶縁膜
６ シリコン膜
７ ゲート電極
７ａ ｎ型ゲート電極
７ｂ ｐ型ゲート電極
８、１０、１２ レジストマスク層
９、１１、２２，２３、３２ レジスト膜
１３、２１ 絶縁膜
１４ オフセットスペーサ
１５、１６ エクステンション注入層
１７ サイドウォールスペーサ
１８、１９ ソース・ドレイン注入層
３１ 無機絶縁膜
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、さらに詳しくはＣＭＯＳ型半導体装置のゲート電極の形成工程に関するものである。
【背景技術】
【０００２】
近年、ＣＭＯＳ型半導体集積回路装置を構成する半導体素子（トランジスタ）の微細化に伴い、短チャネル効果を抑制するためにデュアルゲート構造が広く採用されている。微細なＣＭＯＳ型トランジスタ（以降単にＣＭＯＳトランジスタという）のデュアルゲート構造を製造する方法として、浅いＰＮ接合を有するソース・ドレイン領域を形成するためのイオン注入をポリシリコン膜からなるゲート電極へのｎ型不純物またはｐ型不純物注入に利用する手法がある。
【０００３】
しかしこの手法では、イオン注入深さが浅いために、ゲート絶縁膜近傍におけるポリシリコン膜中の不純物濃度が不十分である。この結果、ＣＭＯＳトランジスタの動作中、いわゆる「ゲート空乏化」（ゲート電極のゲート絶縁膜に近い部分が空乏化状態となる）が生じ、ゲート絶縁膜の実効膜厚が増加してトランジスタ特性が劣化する問題点がある。
【０００４】
一方、ソース・ドレイン領域を形成するためのイオン注入条件を、ゲート電極特性が最適化されるイオン注入条件に一致させ、高ドーズ量且つ比較的高い注入エネルギーに設定すると、ソース・ドレイン領域に浅い接合を形成することができない。深い接合を有するソース・ドレインが形成され、トランジスタに例えばパンチスルーによるリーク等の不良が発生する。このようにゲート電極のポリシリコン膜への不純物導入をソース・ドレイン領域形成用のイオン注入で行う方法には問題があった。従ってゲート電極への高濃度不純物イオン注入とソース・ドレイン領域へのイオン注入とは従来から別々の工程で行われてきている。
【０００５】
標準的なデュアルゲート構造の形成は次のように行われる。図８は従来のデュアルゲート構造を製造する主要工程を示す断面図である。図８（ａ）に示すように、半導体基板４１上にゲート絶縁膜４２が形成される。ゲート絶縁膜４２上全面にポリシリコン膜が堆積され、ｎチャネルトランジスタが形成されるべき領域にｎ型不純物がイオン注入等により導入されｎ型ポリシリコン領域４３が形成される。またｐチャネルトランジスタが形成されるべき領域にｐ型不純物が導入され、ｐ型ポリシリコン領域４４が形成される。
【０００６】
次にｎ型ポリシリコン領域４３、ｐ型ポリシリコン領域４４上にレジスト膜４５が形成される。この後図８（ｂ）に示すように、レジスト膜４５をマスクとしてｎ型ポリシリコン領域４３およびｐ型ポリシリコン領域４４が同時にエッチングされ、ｎチャネルトランジスタのゲート電極４６およびｐチャネルトランジスタのゲート電極４７が形成される。
【０００７】
従来の製造工程においてよく知られているように、ｎ型ポリシリコン領域４３のエッチング速度はｐ型ポリシリコン領域４４より大きい。従ってゲート電極を形成するためのｎ型ポリシリコン領域４３のエッチングが終了してもｐ型ポリシリコン領域４４においてポリシリコン膜が残留する。さらにエッチングを継続することにより残留したポリシリコン膜が完全に除去された時点では、ｎ型ポリシリコン領域４３がオーバーエッチング状態となる。このオーバーエッチングに起因して、ｎチャネルトランジスタ形成領域上のゲート絶縁膜４２が局所的に欠損し、さらにその下の半導体基板４１もエッチングされる「ゲート絶縁膜突き抜け」不良が発生する。こうしてゲート電極４６の近傍にピット４９が生じる。これに加えてｎ型のポリシリコン膜の上部にサイドエッチ部４８が生じゲート電極４６の断面形状が異常となる。
【０００８】
デュアルゲート構造形成における、ポリシリコン膜エッチング速度差に起因する不良の発生を抑制する製造方法の例が、例えば特許文献１に開示されている。図９は特許文献１に記載されたデュアルゲート構造の製造方法を示す概略の工程断面図である。図９(ａ)に示す断面構造は次のようにして製造される。ゲート絶縁膜５１が形成された半導体基体５０上に多結晶シリコンからなる下層シリコン系膜５２を形成する。次に下層シリコン系膜５２のｎＭＯＳ領域にｎ型不純物をイオン注入してｎ型とし、ｐＭＯＳ領域にｐ型不純物をイオン注入してｐ型とする。
【０００９】
下層シリコン系膜５２の上に高融点金属シリサイド膜（ＷＳｉ2）からなる上層シリコン系膜５３を形成する。そしてｎＭＯＳ領域の上層シリコン系膜５３にｐ型不純物をイオン注入し、ｐＭＯＳ領域にｎ型不純物をイオン注入する。上層シリコン系膜５３上にはデュアルゲート電極形成用のレジストマスク５４を形成する。次に図９（ｂ）に示すように、レジストマスク５４をマスクとして上層シリコン系膜５３、下層シリコン系膜５２をエッチングし、ｎチャネルトランジスタのゲート電極５５およびｐチャネルトランジスタのゲート電極５６を形成する。
【００１０】
図９（ｂ）に示すように、下層シリコン系膜５２と上層シリコン系膜５３とは互いに反対導電型の不純物がドーピング（カウンタードーピング）される。特許文献１の記載によれば、ゲート電極を形成するエッチングにおいて、下層シリコン系膜５２と上層シリコン系膜５３のエッチング速度の差が相殺し合う。そして上層および下層シリコン系膜合計のエッチング速度はｎＭＯＳ領域、ｐＭＯＳ領域の両方においてほぼ等しくなるか、カウンタードーピングを施さない方法に比較して両方の領域におけるエッチング速度差が半分以下に低下する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０００−１６４７３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上に述べたように特許文献１が開示する技術は、ｎＭＯＳおよびｐＭＯＳ領域におけるデュアルゲート構造を形成するためのエッチング速度差を減少させることができる。しかしながらｐチャネルトランジスタのゲート電極５６の上層シリコン系膜５３はエッチング速度の大きいｎ型であるため、この部分にサイドエッチング（図８（ｂ）の４８を参照）が起こり、ゲート電極上部の幅が減少するという問題はなお残る。こうした寸法の減少はゲート電極の配線抵抗の増大をもたらし、半導体集積回路装置としての特性を劣化させる原因を形成する。特に６５ｎｍノード以下のＣＭＯＳプロセスによって製造される微細半導体装置では、ゲート電極の僅かな線幅減少であってもその特性劣化への影響は大きく、無視することができない重要な問題である。
【００１３】
特許文献１の技術は上層シリコン系膜として高融点金属シリサイド膜を採用する。高融点金属シリサイド膜の導電性は、ｎ型、ｐ型のどちらの不純物が導入されても導電型に関係しない。従って特許文献１の技術は、下層シリコン系膜上に高融点金属シリサイド膜を形成した後にゲート電極をエッチングで形成するポリサイド型のゲート電極に有効であると考えられる。しかし、デュアルゲート構造形成後高融点金属シリサイド膜を形成するサリサイド型のゲート電極、およびポリシリコン膜のみからなるデュアルゲート構造の形成に対して、この技術は以下の課題を有する。
【００１４】
上記２つのケースにおいて、ゲート電極となるポリシリコン膜の上部に下部とは反対導電型の不純物がカウンタードープされる。このため、カウンタードープの条件によってゲート電極の上部と下部の境界にＰＮ接合が生じたり、あるいはＰＮ接合が生じなくてもゲート電極が高抵抗になる可能性がある。これらはＣＭＯＳトランジスタの正常な動作を妨げたり、半導体集積回路装置の特性を劣化させる原因となることが予想される。
【００１５】
本発明は上記課題を鑑みて提案されたものである。本発明は、特にデュアルゲート構造を、ゲート電極のサイドエッチや半導体基板のピット等、ゲート電極の加工上の問題を生ずることなく形成できる半導体装置の製造方法を提供することを目的とする。これに加えて本発明は、デュアルゲート構造をゲート電極の導電性に問題を生ずることなく形成できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するための本発明に係る半導体装置の製造方法の第１は、半導体基板上に、ゲート絶縁膜を介して半導体膜を形成する工程と、前記半導体膜を選択的にエッチングして第１ゲート電極および第２ゲート電極を形成する工程と、前記第１ゲート電極および前記第２ゲート電極が形成されていない前記半導体基板上を、第１の絶縁膜で覆う工程と、前記第１の絶縁膜をマスクとして前記第１ゲート電極に第１導電型の不純物を選択的に導入し、前記第１ゲート電極を第１導電型にする工程と、前記第１の絶縁膜を除去した後、前記第１ゲート電極および前記第２ゲート電極が形成されていない前記半導体基板上を、第２の絶縁膜で覆う工程と、前記第２の絶縁膜をマスクとして前記第２ゲート電極に第２導電型の不純物を選択的に導入し、前記第２ゲート電極を第２導電型にする工程と を含む。
【００１７】
本発明に係る第１の製造方法の一形態では、前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板上に、第３の絶縁膜を形成する工程を含んでおり、前記第１の絶縁膜および前記第２の絶縁膜は前記第３の絶縁膜を形成した後に形成される。
【００１８】
第１および第２のゲート電極にそれぞれ第１および第２導電型の不純物を導入し易くするという観点から、前記第１の絶縁膜および前記第２の絶縁膜を、前記第１のゲート電極の上面および前記第２のゲート電極の上面を覆わないように形成することが好ましい。
【００１９】
前記第１の絶縁膜および前記第２の絶縁膜は種々の方法によって形成することができる。形成が容易な典型的方法は、液状材料を前記半導体基板上に塗布することによって形成することである。そして前記第１の絶縁膜または前記第２の絶縁膜として有機絶縁膜を選択することができる。さらに前記有機絶縁膜としてレジスト膜を使用することが半導体装置の製造工程において適している。
【００２０】
上記課題を解決するための本発明に係る半導体装置の製造方法の第２は、半導体基板上に、ゲート絶縁膜を介して半導体膜を形成する工程と、前記半導体膜を選択的にエッチングして第１ゲート電極および第２ゲート電極を形成する工程と、前記第１ゲート電極および前記第２ゲート電極が形成されていない前記半導体基板上を、無機絶縁膜で覆う工程と、 前記無機絶縁膜をマスクとして前記第１ゲート電極に第１導電型の不純物を選択的に導入し、前記第１ゲート電極を第１導電型にする工程と、前記無機絶縁膜をマスクとして前記第２ゲート電極に第２導電型の不純物を選択的に導入し、前記第２ゲート電極を第２導電型にする工程とを含む。
【００２１】
本発明に係る第２の製造方法の一形態においても、前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板上に、保護絶縁膜を形成する工程を含んでおり、前記無機絶縁膜を前記保護絶縁膜を形成した後に形成する。
【００２２】
また上記第１の製造方法と同様に、前記無機絶縁膜を、前記第１のゲート電極の上面および前記第２のゲート電極の上面を覆わないように形成することが好ましい。
【００２３】
前記保護絶縁膜と前記無機絶縁膜とは、互いに相手の膜に対して選択的に除去できる性質を備えていることが好ましい。そのために、前記保護絶縁膜としてシリコン酸化膜を選択し、前記無機絶縁膜としてシリコン窒化膜を選択する。あるいは、前記保護絶縁膜としてシリコン窒化膜を選択し、前記無機絶縁膜としてシリコン酸化膜を選択する。
【００２４】
前記半導体膜は、通常の半導体集積回路に対してシリコン膜である。
【発明の効果】
【００２５】
本発明によれば、第１導電型の不純物または第２導電型の不純物を半導体膜に導入する前に半導体膜を選択的にエッチングして第１ゲート電極および第２ゲート電極を形成する。不純物が導入されない半導体膜のエッチング速度は一様であり、第１ゲート電極および第２ゲート電極の両方が実質的に同一エッチング速度を有するエッチングで形成される。従って両ゲート電極に対するエッチング速度差に基づく欠陥の発生、加工不良を防止することができる。
【００２６】
本発明によれば、形成された第１ゲート電極および第２ゲート電極への不純物導入は、第１ゲート電極および第２ゲート電極が形成されていない半導体基板上を第１の絶縁膜または第２の絶縁膜または無機絶縁膜で覆った後に行う。これらの膜により半導体基板には不純物が導入されないので、第１および第２ゲート電極に対して適正化された条件で不純物を導入することができる。
【００２７】
本発明によれば、デュアルゲート電極構造の製造中において各ゲート電極へ１種類の導電型の不純物しか導入されないのでゲート電極の導電性に問題が生じることがなく、低抵抗のゲート電極が得られる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図６】本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図７】本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図８】デュアルゲート構造を形成する従来の製造方法における主要工程を示す断面図。
【図９】デュアルゲート構造を形成する従来の製造方法を示す工程断面図。
【発明を実施するための形態】
【００２９】
以下、本発明に係る半導体装置の製造方法を図面を用いて詳細に説明する。
【００３０】
（実施形態１）
図１〜図３は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。本実施形態が例示する半導体装置はＣＭＯＳ型半導体集積回路装置であり、特に６５ｎｍノード以下の技術を用いて製造されることを想定する。各図に示す断面図において、切断線より左側の部分はＭＯＳ型トランジスタのゲート長方向の断面であり、切断線より右側の部分はＭＯＳ型トランジスタのゲート幅方向の断面である。このような断面は後述する他の実施形態を説明するための工程断面図すべてにも適用される。
【００３１】
まず図１（ａ）に示すように、シリコン単結晶からなる半導体基板１に素子分離２を形成する。素子分離２はＳＴＩ(Shallow Trench Isolation)型であり、半導体基板１に溝を形成し、溝内にシリコン酸化物などの絶縁物を埋め込んで形成する。素子分離２は半導体基板１の表面領域を区画しＣＭＯＳトランジスタの活性領域を形成する。ゲート長方向の断面において、素子分離２の左側の活性領域はｎチャネルＭＯＳ型トランジスタ（以後、ｎＭＯＳＴｒという）が形成される領域、右側の活性領域はｐチャネルＭＯＳ型トランジスタ（以後ｐＭＯＳＴｒという）が形成される領域である。また、ゲート幅方向の断面において素子分離２で囲まれる左側の活性領域はｎＭＯＳＴｒが形成される領域、右側の活性領域はｐＭＯＳＴｒが形成される領域である。このような取り決めは後述する他の実施形態を説明するための工程断面図すべてにも適用される。
【００３２】
素子分離２の形成後、ｎＭＯＳＴｒを形成すべき領域に素子分離２を貫通して半導体基板１に達する注入エネルギーでイオン注入を行いｐウエル３を形成する。次いで同様のエネルギーでｐＭＯＳＴｒを形成すべき領域にｎウエル４を形成する。ｐウエル３およびｎウエル４が形成された半導体基板１上に膜厚２ｎｍのゲート絶縁膜５を形成する。ゲート絶縁膜５は、本半導体装置におけるトランジスタの寸法レベルでは通常熱酸化を含む高温処理で形成したシリコン酸窒化膜である。しかしながら化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法や原子層堆積（ＡＬＤ：Atomic Layer Deposition）法等により、シリコン酸化膜系以外の材料膜を堆積してもよい。
【００３３】
続いてゲート絶縁膜５上にＣＶＤ法により実質的に不純物を含まない半導体膜としてシリコン膜６を膜厚１５０ｎｍの厚さに堆積する。シリコン膜６は多結晶状態またはアモルファス状態である。
【００３４】
次に図１（ｂ）に示すように、シリコン膜６上にゲート電極パターンを有するレジストマスク層８をフォトリソグラフィ技術により形成する。この後、レジストマスク層８をマスクとしてシリコン膜６を選択的に異方性エッチングし、複数のゲート電極７を形成する。エッチングガスは例えばＣｌ2とＨＢｒを含む混合ガスを使用することができる。ゲート幅方向の断面部分ではｎＭＯＳＴｒの活性領域上からｐＭＯＳＴｒの活性領域上に跨って連続的に延びる短いゲート電極７を示している。このようなゲート電極は例えばＳＲＡＭ（Static Random Access Memory）のメモリセル内に見られる。図には示していないがゲート電極７はｎＭＯＳＴｒを形成すべき領域およびｐＭＯＳＴｒを形成すべき領域それぞれに複数形成される。
【００３５】
次に図１（ｃ）に示すように、レジストマスク層８を除去し、ゲート電極７を被覆するように被処理基板上の全面にレジスト膜９を塗布する。ここでゲート電極等の構造物が形成された製造途中の半導体基板を被処理基板という。塗布直後のレジスト膜９の膜厚はゲート絶縁膜５上で例えば５００ｎｍである。次にレジスト膜９を全面に渡って一様にエッチバックし、ゲート電極７の上面が露出した時点でエッチバックを停止する。このようにして互いに隣接するゲート電極７間に形成された凹部領域にレジスト膜９が埋め込まれる。エッチバックは例えば平行平板型ＲＩＥ装置を用い、チャンバー内圧力：３０Ｐａ、被処理基板を載置する下部電極高周波電力：３５０Ｗ、Ｏ2（エッチングガス）：４００ｍｌ／ｍｉｎ．（標準状態）の条件で行うことができる。
【００３６】
次に図１（ｄ）に示すように、ｎＭＯＳＴｒを形成すべき領域を開口したパターンを有するレジストマスク層１０をフォトリソグラフィ技術によりレジスト膜９上およびゲート電極７上に形成する。レジストマスク層１０にパターンを現像する時にレジスト膜９も溶解し薄化する可能性がある。しかしレジスト膜９はエッチバック工程においてプラズマ照射を受け、ある程度硬化しているのでほとんど溶解しない。硬化を確実にするために、エッチバック後レジストマスク層１０の塗布前にレジスト膜９を１６０℃程度でベーキングしたり、紫外線照射を行うことが望ましい。
【００３７】
レジスト膜９およびレジストマスク層１０をマスクとして、ゲート電極７にリン（Ｐ）等の半導体をｎ型にする不純物（ｎ型不純物）を、例えば加速電圧：１０ｋｅＶ、ドーズ量：６×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。これによってｎＭＯＳＴｒのｎ型ゲート電極７ａが形成される。イオン注入後、Ｏ2プラズマアッシングおよび薬液洗浄等によりレジスト膜９およびレジストマスク層１０を除去する。
【００３８】
次に図２（ａ）に示すように、図１（ｃ）の工程と同様にしてゲート電極７、７ａ（図１(ｄ)を参照）を被覆するように被処理基板上にレジスト膜１１を５００ｎｍの厚さに塗布する。そしてレジスト膜１１を一様にエッチバックし、ゲート電極７、７ａの上面を露出させる。このようにしてゲート電極７、７ａ間の凹部領域にレジスト膜１１が埋め込まれる。エッチバック条件は図１（ｃ）の工程と同様である。
【００３９】
次に、ｐＭＯＳＴｒを形成すべき領域を開口したパターンを有するレジストマスク層１２をフォトリソグラフィ技術によりレジスト膜１１上およびゲート電極７ａ上に形成する。 続いてレジスト膜１１およびレジストマスク層１２をマスクとして、不純物を含まないゲート電極７にボロン（Ｂ）等の半導体をｐ型にする不純物（ｐ型不純物）を、例えば加速電圧：３ｋｅＶ、ドーズ量：３×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。これによってｐＭＯＳＴｒのｐ型ゲート電極７ｂが形成される。
【００４０】
イオン注入後、Ｏ2プラズマアッシングおよび薬液洗浄等によりレジスト膜１２およびレジストマスク層１１を除去すると図２（ｂ）に示すように、ｎＭＯＳＴｒのｎ型ゲート電極７ａおよびｐＭＯＳＴｒのｐ型ゲート電極７ｂからなるデュアルゲート構造が完成する。図２（ｂ）の右側部分に見られるように、ｎＭＯＳＴｒ形成領域、ｐＭＯＳＴｒ形成領域の両方に跨るゲート電極では両方の領域の境界に両方の導電型のゲート電極７ａ、７ｂが対向する部分（図では点線で示すＰＮ接合）が形成される。
【００４１】
次に図２（ｃ）に示すように、ｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂを覆うようにシリコン酸化膜からなる絶縁膜１３を、ＣＶＤ法により例えば１０ｎｍの膜厚に堆積する。さらに図２（ｄ）に示すように、異方性エッチングにより絶縁膜１３およびその下のゲート絶縁膜５を一様にエッチバックし、ｐウエル３、ｎウエル４の表面を露出させる。同時にｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂの側壁に絶縁膜１３からなるオフセットスペーサ１４を形成する。この後、ｎＭＯＳＴｒを形成すべき領域が開口されたレジスト膜（不図示）を被処理基板上にフォトリソグラフィ技術により形成する。続いてこのレジスト膜、ｎ型ゲート電極７ａおよびオフセットスペーサ１４をマスクとしてｎ型不純物、例えばＡｓをｐウエル３の表面部にイオン注入し、ｎＭＯＳＴｒのエクステンション注入層１５を形成する。イオン注入条件は加速電圧：１．５ｋｅＶ、ドーズ量：５×１０14ａｔｏｍｓ／ｃｍ2である。
【００４２】
上記イオン注入に用いたレジスト膜を除去した後、ｐＭＯＳＴｒを形成すべき領域が開口されたレジスト膜（不図示）を被処理基板上にフォトリソグラフィ技術により形成する。続いてこのレジスト膜、ｐ型ゲート電極７ｂおよびオフセットスペーサ１４をマスクとしてｐ型不純物、例えばＢをｎウエル４の表面部にイオン注入し、ｐＭＯＳＴｒのエクステンション注入層１６を形成する。イオン注入条件は加速電圧：１．５ｋｅＶ、ドーズ量：５×１０14ａｔｏｍｓ／ｃｍ2である。ここでオフセットスペーサ１４はエクステンション注入層１５とｎ型ゲート電極７ａとのオーバーラップ部分、およびエクステンション領域１６とｐ型ゲート電極７ｂとのオーバーラップ部分ができる限り小さくなるように配置する働きをする。
【００４３】
次に図３に示すように、ｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂを覆うようにシリコン窒化膜からなる絶縁膜（不図示）を、ＣＶＤ法により例えば４０ｎｍの膜厚に堆積する。さらに異方性エッチングにより上記シリコン窒化膜からなる絶縁膜を一様にエッチバックし、ｐウエル３、ｎウエル４の表面を露出させる。同時にｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂの側壁のオフセットスペーサ１４のさらに外側にシリコン窒化膜からなるサイドウォールスペーサ１７を形成する。
【００４４】
この後、ｎＭＯＳＴｒを形成すべき領域が開口されたレジスト膜（不図示）を被処理基板上にフォトリソグラフィ技術により形成する。続いてこのレジスト膜、ｎ型ゲート電極７ａおよびサイドウォールスペーサ１７をマスクとしてｎ型不純物、例えばＡｓをｐウエル３の表面部にイオン注入し、ｎＭＯＳＴｒのソース・ドレイン注入層１８を形成する。イオン注入条件は加速電圧：３０ｋｅＶ、ドーズ量：３×１０15ａｔｏｍｓ／ｃｍ2である。
【００４５】
上記イオン注入に用いたレジスト膜を除去した後、ｐＭＯＳＴｒを形成すべき領域が開口されたレジスト膜（不図示）を被処理基板上にフォトリソグラフィ技術により形成する。続いてこのレジスト膜、ｐ型ゲート電極７ｂおよびサイドウォールスペーサ１７をマスクとしてｐ型不純物、例えばＢＦ2をｎウエル４の表面部にイオン注入し、ｐＭＯＳＴｒのソース・ドレイン注入層１９を形成する。イオン注入条件は加速電圧：３０ｋｅＶ、ドーズ量：３×１０15ａｔｏｍｓ／ｃｍ2である。そして上記イオン注入に用いたレジスト膜を除去する。
【００４６】
エクステンション注入層１５、１６およびソース・ドレイン注入層１８、１９はイオン注入直後の状態であるから、例えば１０００℃、数秒〜数分の短時間アニールを行い、注入された不純物の活性化を行う。この活性化はｎ型ゲート電極７ａおよびｐ型ゲート電極７ｂに含有する不純物も活性化する。以上のような諸工程によりデュアルゲート構造のＣＭＯＳトランジスタが形成される。
【００４７】
ゲート電極７ａ、７ｂをポリサイド構造に形成する場合は、図１（ａ）の工程でシリコン膜６の上に高融点金属シリサイド膜を堆積すればよい。ゲート電極がシリコン膜６からなる単層からシリコン膜６と高融点金属シリサイド膜の積層構造に変更されるだけであり、図１（ａ）以降の工程は変更を受けない。またゲート電極７ａ、７ｂをサリサイド構造に形成する場合は、例えばソース・ドレイン注入層１８、１９に活性化のための短時間アニールを行った後、ゲート電極７ａ、７ｂ、およびソース・ドレイン領域の表面に公知の方法を用いて同時に高融点金属シリサイド層を形成すればよい。
【００４８】
本実施形態に係る半導体装置の製造方法においては、実質的に不純物を含まない状態のシリコン膜６をエッチングしてｎＭＯＳＴｒおよびｐＭＯＳＴｒのゲート電極パターンを形成する（図１（ｂ）参照）。この結果、ｎＭＯＳＴｒの形成領域においてもｐＭＯＳＴｒの形成領域においてもシリコン膜６のエッチング速度に差が生じない。従ってｎＭＯＳＴｒのゲート電極のサイドエッチや当該ゲート電極近傍の半導体基板に見られたピット等の欠陥が発生しない。
【００４９】
本願発明者らが行ったデュアルゲート構造形成実験結果の一例によれば、従来の製造方法を用いた場合ゲート電極上部の片側面サイドエッチング量は５ｎｍであった。しかし本発明に係る製造方法を用いた場合ほとんどサイドエッチングは見られなかった。このように、本発明に係る半導体装置の製造方法によれば、ゲート電極パターン加工上の問題を生ずることなく形状良好なデュアルゲート構造を形成することができる。
【００５０】
本実施形態に係る半導体装置の製造方法においては、ゲート電極７間の半導体基板、すなわちｐウエル３およびｎウエル４上をレジスト膜９または１１で覆う。レジスト膜９または１１はゲート電極７に不純物を導入し、ｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂを形成する際に、不純物が両ウエルに導入されることを阻止する。従ってゲート電極７にはｎＭＯＳＴｒ、ｐＭＯＳＴｒそれぞれのゲート電極に適した条件（不純物濃度等）で不純物導入をすることができる。また、特許文献１のようなカウンタードーピングがないのでゲート電極の導電性について特に注意する必要性がない。
【００５１】
本実施形態に係る半導体装置の製造方法は製造コストの観点からも特許文献１に記載の方法に比べて利点がある。デュアルゲート構造のゲート電極を完成するまでに図８に示すような標準的な製造工程に追加される、特許文献１に記載の工程は、上層シリコン系膜の形成、カウンタードーピングのためのレジストマスク形成、カウンタードーピング用イオン注入、上記レジストマスク除去、活性加熱処理である。これに対して本実施形態による製造方法において追加される工程は、ゲート電極間へのレジスト膜塗布およびエッチバックである。本実施形態では、特許文献１の方法より５工程少ないので製造コスト上昇を抑制することができる。
【００５２】
（実施形態２）
図４および図５は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。本実施形態が例示する半導体装置もまた第１の実施形態と同様に、ＣＭＯＳ型半導体集積回路装置であり、特に６５ｎｍノード以下の技術を用いて製造される。各図が示す断面において、第１の実施形態の半導体装置の部分と同一であり同一の機能を有する部分には同一の符号を付与して詳細な説明は省略する。
【００５３】
まず第１の実施形態において説明した図１（ａ）と同様の工程を用いて、半導体基板１に素子分離２、ｐウエル３およびｎウエル４を形成する。ｐウエル３およびｎウエル４が形成された半導体基板１上に膜厚２ｎｍのゲート絶縁膜５、および実質的に不純物を含まない膜厚１５０ｎｍのシリコン膜６を形成する。
【００５４】
次に図４（ａ）に示すように、シリコン膜６上にゲート電極パターンを有するレジストマスク層８をフォトリソグラフィ技術により形成する。この後、レジストマスク層８をマスクとしてシリコン膜６を選択的に異方性エッチングし、複数のゲート電極７を形成する。エッチングガスは例えばＣｌ2とＨＢｒを含む混合ガスを使用することができる。この工程は第１の実施形態における図１（ｂ）に示した工程に対応する。
【００５５】
レジストマスク層８を除去した後、図４（ｂ）に示すように、ゲート電極７を覆うようにシリコン酸化膜からなる絶縁膜２１を、ＣＶＤ法により例えば１０ｎｍの膜厚に堆積する。次に図４（ｃ）に示すように、絶縁膜２１上の全面にレジスト膜２２を塗布する。レジスト膜２２の膜厚は絶縁膜２１上の、隣接するゲート電極７間の領域で例えば５００ｎｍである。次にレジスト膜２２を全面に渡って一様にエッチバックし、ゲート電極７の上面に堆積された絶縁膜２１の表面が露出した時点でエッチバックを停止する。このようにして互いに隣接するゲート電極７間に形成された凹部領域に絶縁膜２１を介してレジスト膜２２が埋め込まれる。このエッチバックは例えば平行平板型ＲＩＥ装置を用い、チャンバー内圧力：３０Ｐａ、被処理基板を載置する下部電極高周波電力：３５０Ｗ、Ｏ2（エッチングガス）：４００ｍｌ／ｍｉｎ．（標準状態）の条件で行うことができる。
【００５６】
次に図４（ｄ）に示すように、ｎＭＯＳＴｒを形成すべき領域を開口したパターンを有するレジストマスク層１０をフォトリソグラフィ技術によりレジスト膜２２上およびゲート電極７上に形成する。本実施形態の場合も第１の実施形態と同様に、レジストマスク層１０にパターンを現像する時にレジスト膜２２が溶解し薄化する可能性がある。しかしレジスト膜２２はエッチバック工程でのプラズマ照射により、ある程度硬化しているのでほとんど溶解しない。本実施形態においてもレジスト膜２２の硬化を確実にするため、エッチバック後レジストマスク層１０の塗布前にレジスト膜２２を１６０℃程度でベーキングしたり、紫外線照射を行うことが望ましい。
【００５７】
レジスト膜２２およびレジストマスク層１０をマスクとして、ゲート電極７にリン（Ｐ）等のｎ型不純物を、例えば加速電圧：１０ｋｅＶ、ドーズ量：６×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。これによってｎ型不純物が絶縁膜２１を通してゲート電極７内に注入され、ｎＭＯＳＴｒのｎ型ゲート電極７ａが形成される。イオン注入後、Ｏ2プラズマアッシングおよび薬液洗浄等によりレジスト膜２２およびレジストマスク層１０を除去する。
【００５８】
次に図５（ａ）に示すように、図４（ｃ）の工程と同様にして絶縁膜２１を被覆するように被処理基板上にレジスト膜２３を塗布する。レジスト膜２３の膜厚は隣接するゲート電極７ａ、７（図４（ｄ）を参照）間に位置する絶縁膜２１上で５００ｎｍである。そしてレジスト膜２３を一様にエッチバックし、ゲート電極７、７ａの上面に堆積された絶縁膜２１の表面を露出させる。このようにしてゲート電極７、７ａ間の凹部領域にレジスト膜２３が埋め込まれる。エッチバック条件は図４（ｃ）の工程と同様である。
【００５９】
次に、ｐＭＯＳＴｒを形成すべき領域を開口したパターンを有するレジストマスク層１２をフォトリソグラフィ技術によりレジスト膜２３上およびゲート電極７ａ上に形成する。 続いてレジスト膜２３およびレジストマスク層１２をマスクとして、不純物を含まないゲート電極７にボロン（Ｂ）等のｐ型不純物を、例えば加速電圧：３ｋｅＶ、ドーズ量：３×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。これによってｐ型不純物が絶縁膜２１を通してゲート電極７内に注入され、ｐＭＯＳＴｒのｐ型ゲート電極７ｂが形成される。
【００６０】
イオン注入後、Ｏ2プラズマアッシングおよび薬液洗浄等によりレジスト膜２３およびレジストマスク層１２を除去すると図５（ｂ）に示すように、絶縁膜２１で被覆されたｎＭＯＳＴｒのｎ型ゲート電極７ａおよびｐＭＯＳＴｒのｐ型ゲート電極７ｂからなるデュアルゲート構造が完成する。図５（ｂ）の工程終了後における半導体装置の断面構造は第１の実施形態の図２（ｃ）の工程終了後の断面構造と実質的に同じである。従って図５（ｂ）の工程以降は、第１の実施形態の図２（ｄ）および図３について説明した工程に従って半導体装置の製造を続ければよい。
【００６１】
従ってその製造工程について要点だけを述べる。図５（ｂ）の工程を実施後、異方性エッチングにより絶縁膜２１およびその下のゲート絶縁膜５をエッチバックすることによって、ｐウエル３、ｎウエル４の表面を露出させる。同時にｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂの側壁に絶縁膜２１からなるオフセットスペーサ１４を形成する。次にｎ型ゲート電極７ａの両側のｐウエル３の表面部にｎＭＯＳＴｒのエクステンション注入層１５を形成する。続いてｐ型ゲート電極７ｂの両側のｎウエル４の表面部にｐＭＯＳＴｒのエクステンション注入層１６を形成する（図２（ｄ）参照）。
【００６２】
次にｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂの側壁のオフセットスペーサ１４のさらに外側にシリコン窒化膜からなるサイドウォールスペーサ１７を形成する。この後、ｎ型ゲート電極７ａの両側のｐウエル３の表面部にｎＭＯＳＴｒのソース・ドレイン注入層１８を形成する。続いてｐ型ゲート電極７ｂの両側のｎウエル４の表面部にｐＭＯＳＴｒのソース・ドレイン注入層１９を形成する(図３参照)。さらに例えば１０００℃、数秒〜数分の短時間アニールを行い、エクステンション注入層１５、１６、ソース・ドレイン注入層１８、１９、およびｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂ内の不純物を活性化する。
【００６３】
本実施形態においても、第１の実施形態と同様の製造方法を用いてゲート電極７ａ、７ｂをポリサイド構造またはサリサイド構造を有するデュアルゲート構造に形成することができる。
【００６４】
本実施形態に係る半導体装置の製造方法は第１の実施形態と同様の効果を奏する。これに加えて本実施形態に係る半導体装置の製造方法では、ゲート電極７への不純物導入を薄い絶縁膜２１を通して行う。不純物導入手段がイオン注入法の場合、注入イオンは絶縁膜２１を通過することによってエネルギーを失うので注入イオンがゲート絶縁膜５を貫通して半導体基板領域に打ち込まれる確率が低減する。このようにしてイオン注入をより安全に行うことができる。
【００６５】
本実施形態に係る半導体装置の製造方法では、レジスト膜２２、２３、レジストマスク層１０、１２を除去する段階（図４（ｄ）および図５（ａ）の工程それぞれの後の段階）において絶縁膜２１がゲート電極を被覆している。絶縁膜２１は、ゲート電極がこれらレジスト系の膜を除去するためのＯ2プラズマおよび洗浄用薬液に直接曝されないように保護する保護絶縁膜として作用する。この結果、ゲート電極が膜で保護されない場合（第１の実施形態）のように、ゲート電極表層のＯ2プラズマによる酸化、その酸化物の洗浄用薬液によるエッチング等によりゲート電極の寸法が設計値より僅かに減少することが回避される。このようにしてゲート電極の寸法変動によるＭＯＳ型トランジスタの特性バラツキを抑制できる。
【００６６】
（実施形態３）
図６および図７は、本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。本実施形態が例示する半導体装置もまた第１および第２の実施形態と同様に、ＣＭＯＳ型半導体集積回路装置であり、特に６５ｎｍノード以下の技術を用いて製造される。各図に示した断面において、第１の実施形態の半導体装置の部分と同一であり同一の機能を有する部分には同一の符号を付与して詳細な説明は省略する。
【００６７】
本実施形態に係る半導体装置の製造方法において最初に実施する工程は第１の実施形態の図１（ａ）および（ｂ）に示した工程と同様である。まず第１の実施形態において説明した図１（ａ）と同様の工程を用いて、半導体基板１に素子分離２、ｐウエル３およびｎウエル４を形成する。ｐウエル３およびｎウエル４が形成された半導体基板１上に膜厚２ｎｍのゲート絶縁膜５、および実質的に不純物を含まない膜厚１５０ｎｍのシリコン膜６を形成する。
【００６８】
次に図１（ｂ）に示すように、シリコン膜６上にゲート電極パターンを有するレジストマスク層８をフォトリソグラフィ技術により形成する。この後、レジストマスク層８をマスクとしてシリコン膜６を選択的に異方性エッチングし、複数のゲート電極７を形成する。エッチングガスは例えばＣｌ2とＨＢｒを含む混合ガスを使用することができる。レジストマスク層８を除去した後、図６（ａ）に示すように、ゲート電極７を覆うようにシリコン酸化膜からなる絶縁膜２１を、ＣＶＤ法により例えば１０ｎｍの膜厚に堆積する。この工程は第２の実施形態の図４（ｂ）に示した工程に対応し、当該工程と同様に実施する。
【００６９】
次に図６（ｂ）に示すように、絶縁膜２１上の全面に膜厚３００ｎｍのシリコン窒化膜からなる無機絶縁膜３１を例えばプラズマＣＶＤ法により堆積する。さらに無機絶縁膜３１上にレジスト膜３２を塗布することによって、ゲート電極７が存在することによって無機絶縁膜３１の上面に生じた凹凸形状を平坦化する。
【００７０】
次に図６（ｃ）に示すように、レジスト膜３２と無機絶縁膜３１のエッチング速度差が小さいエッチング条件で、レジスト膜３２および無機絶縁膜３１を全面に渡って一様にエッチバックし、ゲート電極７の上面に堆積された絶縁膜２１の表面が露出した時点でエッチバックを停止する。このようにして互いに隣接するゲート電極７間に形成された凹部領域に絶縁膜２１を介して無機絶縁膜３１が埋め込まれる。エッチバックは、例えば平行平板型の２周波ＲＩＥ装置を用い、チャンバー内圧力：３Ｐａ、プラズマを励起する上部電極高周波電力：１００Ｗ、被処理基板を載置する下部電極高周波電力：３００Ｗ、エッチングガス：ＣＦ4／Ａｒ／Ｏ2混合ガス＝２０／８００／１５ｍｌ／ｍｉｎ．（標準状態）の条件で行うことができる。
【００７１】
次に図７（ａ）に示すように、ｎＭＯＳＴｒを形成すべき領域を開口したパターンを有するレジストマスク層１０をフォトリソグラフィ技術により無機絶縁膜３１上およびゲート電極７上に形成する。そして無機絶縁膜３１およびレジストマスク層１０をマスクとして、ゲート電極７にリン（Ｐ）等のｎ型不純物を、例えば加速電圧：１０ｋｅＶ、ドーズ量：６×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。これによってｎ型不純物が絶縁膜２１を通してゲート電極７内に注入され、ｎＭＯＳＴｒのｎ型ゲート電極７ａが形成される。イオン注入後、Ｏ2プラズマアッシングおよび薬液洗浄等によりレジストマスク層１０を除去する。
【００７２】
次に図７（ｂ）に示すように、ｐＭＯＳＴｒを形成すべき領域を開口したパターンを有するレジストマスク層１２をフォトリソグラフィ技術により無機絶縁膜３１上およびゲート電極７ａ上に形成する。続いて無機絶縁膜３１およびレジストマスク層１２をマスクとして、不純物を含まないゲート電極７にボロン（Ｂ）等のｐ型不純物を、例えば加速電圧：３ｋｅＶ、ドーズ量：３×１０15ａｔｏｍｓ／ｃｍ2の条件でイオン注入する。これによってｐ型不純物が絶縁膜２１を通してゲート電極７内に注入され、ｐＭＯＳＴｒのｐ型ゲート電極７ｂが形成される。
【００７３】
次に図７（ｃ）に示すように、Ｏ2プラズマアッシングおよび薬液洗浄等によりレジストマスク層１２を除去する。続いてリン酸により無機絶縁膜３１を絶縁膜２１に対して選択的にエッチング除去すると絶縁膜２１で被覆されたｎＭＯＳＴｒのｎ型ゲート電極７ａおよびｐＭＯＳＴｒのｐ型ゲート電極７ｂからなるデュアルゲート構造が完成する。リン酸によるエッチング条件は例えば１６０℃、１時間である。このエッチングに微量の添加剤を含むリン酸を用いると絶縁膜２１（シリコン酸化膜）をほとんどエッチングすることなく無機絶縁膜３１（シリコン窒化膜）を除去することができる。図７（ｃ）の工程終了後における半導体装置の断面構造は第１の実施形態の図２（ｃ）または第２の実施形態の図５（ｂ）の工程終了後の断面構造と実質的に同じである。従って図７（ｃ）の工程以降は、第１の実施形態の図２（ｄ）および図３について説明した工程に従って半導体装置の製造を続ければよい。
【００７４】
従ってその製造工程について要点だけを述べる。図７（ｃ）の工程を実施後、異方性エッチングにより絶縁膜２１およびその下のゲート絶縁膜５をエッチバックすることによって、ｐウエル３、ｎウエル４の表面を露出させる。同時にｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂの側壁に絶縁膜２１からなるオフセットスペーサ１４を形成する。次にｎ型ゲート電極７ａの両側のｐウエル３の表面部にｎＭＯＳＴｒのエクステンション注入層１５を形成する。続いてｐ型ゲート電極７ｂの両側のｎウエル４の表面部にｐＭＯＳＴｒのエクステンション注入層１６を形成する（図２（ｄ）参照）。
【００７５】
次にｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂの側壁のオフセットスペーサ１４のさらに外側にシリコン窒化膜からなるサイドウォールスペーサ１７を形成する。この後、ｎ型ゲート電極７ａの両側のｐウエル３の表面部にｎＭＯＳＴｒのソース・ドレイン注入層１８を形成する。続いてｐ型ゲート電極７ｂの両側のｎウエル４の表面部にｐＭＯＳＴｒのソース・ドレイン注入層１９を形成する（図３参照）。さらに例えば１０００℃、数秒〜数分の短時間アニールを行い、エクステンション注入層１５、１６、ソース・ドレイン注入層１８、１９、およびｎ型ゲート電極７ａ、ｐ型ゲート電極７ｂ内の不純物を活性化する。
【００７６】
本実施形態においても、第１の実施形態と同様の製造方法を用いてゲート電極７ａ、７ｂをポリサイド構造またはサリサイド構造を有するデュアルゲート構造に形成することができる。
【００７７】
本実施形態に係る半導体装置の製造方法は第１および第２の実施形態と同様の効果を奏する。これに加えて本実施形態に係る半導体装置の製造方法では、図６（ｃ）に示したようにゲート電極７間を無機絶縁膜３１で覆う。無機絶縁膜３１は特にｎ型ゲート電極７ａの形成工程（図７（ａ）参照）終了後、レジストマスク層１０を除去する時に同時に除去されない。このためｐ型ゲート電極７ｂを形成する工程（図７（ｂ）参照）を行うために無機絶縁膜を形成しなおす必要がなく、第１および第２の実施形態と比較すれば工程数を低減できる。
【００７８】
本実施形態に係る半導体装置の製造方法では、無機絶縁膜３１をリン酸で除去する段階（図７（ｃ）の工程段階）において絶縁膜２１がゲート電極を被覆している。絶縁膜２１は、ゲート電極がリン酸に直接曝されることから保護する保護絶縁膜として作用する。この結果、リン酸による特にゲート電極側壁の表面荒れ（ＬＥＲ：Line Edge Roughness）が防止され、ゲート電極の寸法変動が抑制されるのでＭＯＳ型トランジスタの特性バラツキを低減できる。
【００７９】
本実施形態の図６（ｂ）および（ｃ）に示した工程において、ゲート電極７間に無機絶縁膜３１を埋め込むために、レジスト膜３２による表面平坦化とエッチバックという手段を用いた。しかし化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法を用いて無機絶縁膜３１を研磨し、埋め込んでもよい。ＣＭＰで無機絶縁膜３１を研磨する場合はゲート電極７の上面の絶縁膜２１およびゲート電極７の上部も研磨される。これを考慮して予めゲート電極７の上部研磨量を予測し、シリコン膜６（図１（ａ）参照）を設計膜厚に上記研磨量を加えた膜厚で堆積する。このようにすると無機絶縁膜３１の研磨終了後におけるゲート電極の高さの目標値が実現される。
【００８０】
本実施形態では、絶縁膜２１の材料膜としてシリコン酸化膜を、無機絶縁膜３１の材料膜としてシリコン窒化膜を用いたが、これらの材料膜を交換してもよい。この場合図６（ｃ）に示す工程で、シリコン酸化膜からなる無機絶縁膜３１をエッチバックするために例えば平行平板型の２周波ＲＩＥ装置を用いる。そのエッチング条件は、エッチングガス：Ｃ4Ｆ6／Ａｒ／Ｏ2混合ガス＝２０／１５００／１８ｍｌ／ｍｉｎ．（標準状態）、チャンバー内圧力：４Ｐａ、プラズマを励起する上部電極高周波電力：１０００Ｗ、被処理基板を載置する下部電極高周波電力：１５００Ｗである。
【００８１】
また図７（ｃ）に示す工程でシリコン酸化膜からなる無機絶縁膜３１を除去する時、例えば、フッ化水素（ＨＦ）：純水（Ｈ2Ｏ）＝１：１０（室温、例えば２５℃）の希フッ酸液を用いて６分間のウェットエッチングを行う。この方法により無機絶縁膜３１をシリコン窒化膜からなる絶縁膜２１に対して精密に選択的に除去することができる。
【００８２】
上に説明した第１および第２の実施形態では、ゲート電極の間の凹部領域に埋め込む材料としてレジスト膜９、１１、２２、２３を用いた。しかしレジスト膜の他、液状の前駆体材料を被処理基板上に塗布することによって形成される絶縁体材料膜を採用することができる。このような絶縁体材料膜は例えば、感光性ポリイミド、非感光性ポリイミドのような有機絶縁膜、塗布型のシリコン酸化膜のような無機絶縁膜である。
【産業上の利用可能性】
【００８３】
本発明はデュアルゲート構造を有するＣＭＯＳ型トランジスタを含む半導体装置、特に６５ｎｍノードのような微細ＣＭＯＳプロセス技術を用いて製造される半導体集積回路装置に有用である。
【符号の説明】
【００８４】
１ 半導体基板
２ 素子分離
３ ｐウエル
４ ｎウエル
５ ゲート絶縁膜
６ シリコン膜
７ ゲート電極
７ａ ｎ型ゲート電極
７ｂ ｐ型ゲート電極
８、１０、１２ レジストマスク層
９、１１、２２，２３、３２ レジスト膜
１３、２１ 絶縁膜
１４ オフセットスペーサ
１５、１６ エクステンション注入層
１７ サイドウォールスペーサ
１８、１９ ソース・ドレイン注入層
３１ 無機絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜を介して半導体膜を形成する工程と、
前記半導体膜を選択的にエッチングして第１ゲート電極および第２ゲート電極を形成する工程と、
前記第１ゲート電極および前記第２ゲート電極が形成されていない前記半導体基板上を、第１の絶縁膜で覆う工程と、
前記第１の絶縁膜をマスクとして前記第１ゲート電極に第１導電型の不純物を選択的に導入し、前記第１ゲート電極を第１導電型にする工程と、
前記第１の絶縁膜を除去した後、前記第１ゲート電極および前記第２ゲート電極が形成されていない前記半導体基板上を、第２の絶縁膜で覆う工程と、
前記第２の絶縁膜をマスクとして前記第２ゲート電極に第２導電型の不純物を選択的に導入し、前記第２ゲート電極を第２導電型にする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板上に、第３の絶縁膜を形成する工程をさらに含み、前記第１の絶縁膜および前記第２の絶縁膜は前記第３の絶縁膜を形成した後に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜および前記第２の絶縁膜は、前記第１のゲート電極の上面および前記第２のゲート電極の上面を覆わないように形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜および前記第２の絶縁膜は、液状材料を前記半導体基板上に塗布することによって形成されることを特徴とする請求項１〜３にいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜または前記第２の絶縁膜は有機絶縁膜であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記有機絶縁膜はレジスト膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２ゲート電極を第１のマスク層で覆う工程と、前記第１ゲート電極を第２のマスク層で覆う工程とをさらに有し、前記第１ゲート電極に第１導電型の不純物を選択的に導入する時に、前記第１の絶縁膜をマスクとすると共に前記第１のマスク層をマスクとし、前記第１の絶縁膜を除去する時に前記第１のマスク層を除去し、前記第２ゲート電極に第２導電型の不純物を選択的に導入する時に、前記第２の絶縁膜をマスクとすると共に前記第２のマスク層をマスクとすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に、ゲート絶縁膜を介して半導体膜を形成する工程と、
前記半導体膜を選択的にエッチングして第１ゲート電極および第２ゲート電極を形成する工程と、
前記第１ゲート電極および前記第２ゲート電極が形成されていない前記半導体基板上を、無機絶縁膜で覆う工程と、
前記無機絶縁膜をマスクとして前記第１ゲート電極に第１導電型の不純物を選択的に導入し、前記第１ゲート電極を第１導電型にする工程と、
前記無機絶縁膜をマスクとして前記第２ゲート電極に第２導電型の不純物を選択的に導入し、前記第２ゲート電極を第２導電型にする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板上に、保護絶縁膜を形成する工程をさらに含み、前記無機絶縁膜は前記保護絶縁膜を形成した後に形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記無機絶縁膜は、前記第１のゲート電極の上面および前記第２のゲート電極の上面を覆わないように形成することを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記保護絶縁膜はシリコン酸化膜であり、前記無機絶縁膜はシリコン窒化膜であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記保護絶縁膜はシリコン窒化膜であり、前記無機絶縁膜はシリコン酸化膜であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記半導体膜はシリコン膜であることを特徴とする請求項１〜１１のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記第２ゲート電極を第１のマスク層で覆う工程と、前記第１のマスク層を除去した後に前記第１ゲート電極を第２のマスク層で覆う工程とをさらに有し、前記第１ゲート電極に第１導電型の不純物を選択的に導入する時に、前記無機絶縁膜をマスクとすると共に前記第１のマスク層をマスクとし、前記第２ゲート電極に第２導電型の不純物を選択的に導入する時に、前記無機絶縁膜をマスクとすると共に前記第２のマスク層をマスクとすることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に、ゲート絶縁膜を介して半導体膜を形成する工程と、
前記半導体膜を選択的にエッチングして第１ゲート電極および第２ゲート電極を形成する工程と、
前記第１ゲート電極および前記第２ゲート電極が形成されていない前記半導体基板上を、第１の絶縁膜で覆う工程と、
前記第１の絶縁膜をマスクとして前記第１ゲート電極に第１導電型の不純物を選択的に導入し、前記第１ゲート電極を第１導電型にする工程と、
前記第１の絶縁膜を除去した後、前記第１ゲート電極および前記第２ゲート電極が形成されていない前記半導体基板上を、第２の絶縁膜で覆う工程と、
前記第２の絶縁膜をマスクとして前記第２ゲート電極に第２導電型の不純物を選択的に導入し、前記第２ゲート電極を第２導電型にする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板上に、第３の絶縁膜を形成する工程をさらに含み、前記第１の絶縁膜および前記第２の絶縁膜は前記第３の絶縁膜を形成した後に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜および前記第２の絶縁膜は、前記第１のゲート電極の上面および前記第２のゲート電極の上面を覆わないように形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜および前記第２の絶縁膜は、液状材料を前記半導体基板上に塗布することによって形成されることを特徴とする請求項１〜３にいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜または前記第２の絶縁膜は有機絶縁膜であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記有機絶縁膜はレジスト膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２ゲート電極を第１のマスク層で覆う工程と、前記第１ゲート電極を第２のマスク層で覆う工程とをさらに有し、前記第１ゲート電極に第１導電型の不純物を選択的に導入する時に、前記第１の絶縁膜をマスクとすると共に前記第１のマスク層をマスクとし、前記第１の絶縁膜を除去する時に前記第１のマスク層を除去し、前記第２ゲート電極に第２導電型の不純物を選択的に導入する時に、前記第２の絶縁膜をマスクとすると共に前記第２のマスク層をマスクとすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に、ゲート絶縁膜を介して半導体膜を形成する工程と、
前記半導体膜を選択的にエッチングして第１ゲート電極および第２ゲート電極を形成する工程と、
前記第１ゲート電極および前記第２ゲート電極が形成されていない前記半導体基板上を、無機絶縁膜で覆う工程と、
前記無機絶縁膜をマスクとして前記第１ゲート電極に第１導電型の不純物を選択的に導入し、前記第１ゲート電極を第１導電型にする工程と、
前記無機絶縁膜をマスクとして前記第２ゲート電極に第２導電型の不純物を選択的に導入し、前記第２ゲート電極を第２導電型にする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板上に、保護絶縁膜を形成する工程をさらに含み、前記無機絶縁膜は前記保護絶縁膜を形成した後に形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記無機絶縁膜は、前記第１のゲート電極の上面および前記第２のゲート電極の上面を覆わないように形成することを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記保護絶縁膜はシリコン酸化膜であり、前記無機絶縁膜はシリコン窒化膜であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記保護絶縁膜はシリコン窒化膜であり、前記無機絶縁膜はシリコン酸化膜であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記半導体膜はシリコン膜であることを特徴とする請求項１〜１１のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記第２ゲート電極を第１のマスク層で覆う工程と、前記第１のマスク層を除去した後に前記第１ゲート電極を第２のマスク層で覆う工程とをさらに有し、前記第１ゲート電極に第１導電型の不純物を選択的に導入する時に、前記無機絶縁膜をマスクとすると共に前記第１のマスク層をマスクとし、前記第２ゲート電極に第２導電型の不純物を選択的に導入する時に、前記無機絶縁膜をマスクとすると共に前記第２のマスク層をマスクとすることを特徴とする請求項８に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−２３１０７６（Ｐ２０１２−２３１０７６Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１１−９９５８９（Ｐ２０１１−９９５８９）
【出願日】平成２３年４月２７日（２０１１．４．２７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２３年４月２７日（２０１１．４．２７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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