不揮発性記憶素子及びその製造方法並びに不揮発性記憶装置
【課題】不揮発性記憶素子の初期化電圧のばらつきの発生を抑えつつ、従来に比べて初期化電圧の低減を図ることができる抵抗変化型の不揮発性記憶素子を提供する。
【解決手段】第１の層間絶縁層１０２、下部電極１０５、上部電極１０７及び抵抗変化領域１０６を備え、抵抗変化領域１０６は積層された第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａを有し、第１の抵抗変化領域１０６ｂは第１の遷移金属酸化物で構成され、第２の抵抗変化領域１０６ａは第２の遷移金属酸化物で構成され、第２の遷移金属酸化物の酸素不足度は第１の遷移金属酸化物の酸素不足度より小さく、抵抗変化領域１０６の上面は上部電極１０７と接し、抵抗変化領域１０６の底面は下部電極１０５及び第１の層間絶縁層１０２と接し、抵抗変化領域１０６の底面と下部電極１０５の接する面の面積は抵抗変化領域１０６の上面と上部電極１０７の接する面の面積より小さい。
【解決手段】第１の層間絶縁層１０２、下部電極１０５、上部電極１０７及び抵抗変化領域１０６を備え、抵抗変化領域１０６は積層された第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａを有し、第１の抵抗変化領域１０６ｂは第１の遷移金属酸化物で構成され、第２の抵抗変化領域１０６ａは第２の遷移金属酸化物で構成され、第２の遷移金属酸化物の酸素不足度は第１の遷移金属酸化物の酸素不足度より小さく、抵抗変化領域１０６の上面は上部電極１０７と接し、抵抗変化領域１０６の底面は下部電極１０５及び第１の層間絶縁層１０２と接し、抵抗変化領域１０６の底面と下部電極１０５の接する面の面積は抵抗変化領域１０６の上面と上部電極１０７の接する面の面積より小さい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧パルスの印加により、抵抗値が変化する抵抗変化型の不揮発性記憶素子及びその製造方法並びに不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリの用途が急速に拡大している。更に、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリに用いられる、いわゆる抵抗変化素子を用いた抵抗変化型の不揮発性記憶素子の研究開発が進んでいる。ここで、抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した情報を、不揮発的に記憶することが可能な素子のことをいう。
【０００３】
この抵抗変化素子の一例として、酸素不足度の異なる遷移金属酸化物を積層して抵抗変化領域に用いた素子が提案されている。例えば、特許文献１においては、酸素不足度の小さい抵抗変化領域と接触する電極界面に酸化・還元反応を選択的に発生させ、抵抗変化を安定化することが開示されている。
【０００４】
上記した従来の抵抗変化素子は、下部電極と抵抗変化領域と上部電極とを有して構成され、この抵抗変化素子が二次元的もしくは三次元的に配置されて、メモリアレイが構成されている。各々の抵抗変化素子においては、抵抗変化領域は第１の抵抗変化領域と第２の抵抗変化領域との積層構造からなり、かつ第１及び第２の抵抗変化領域は同種の遷移金属酸化物で構成される。第２の抵抗変化領域を構成する遷移金属酸化物の酸素不足度は、第１の抵抗変化領域を構成する遷移金属酸化物の酸素不足度より小さい。このような構造とすることで、抵抗変化素子に電圧を印加した場合には、酸素不足度が小さく、より高い抵抗値を示す第２の抵抗変化領域にほとんどの電圧が印加されることになる。また、第２の抵抗変化領域と上部電極との界面近傍には、反応に寄与できる酸素イオンも豊富に存在する。よって、上部電極と第２の抵抗変化領域との界面で、選択的に酸化・還元の反応が起こり、安定に抵抗変化を実現することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００８／１４９４８４号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
第２の抵抗変化領域を構成する遷移金属酸化物は、通常は形成直後は絶縁体に近い超高抵抗状態であることから、抵抗値をパルス変化させるためには、抵抗変化素子の初期化を行い、高抵抗状態と低抵抗状態とに可逆的に遷移可能な導電パスを第２の抵抗変化領域に形成する必要がある。なお、「初期化」とは、製造後の抵抗変化素子、あるいは、抵抗変化型の不揮発性記憶素子を、印加する電圧（あるいは、印加する電圧の極性）に応じて高抵抗状態と低抵抗状態とを可逆的に遷移できる状態に変化させる処理であり、具体的には、極めて高い抵抗値をもつ製造後の抵抗変化素子、あるいは、抵抗変化型の不揮発性記憶素子に対して、書き込み電圧よりも大きな電圧を印加することである。この初期化により、抵抗変化素子、あるいは、抵抗変化型の不揮発性記憶素子は、高抵抗状態と低抵抗状態とを可逆的に遷移できる状態になるとともに、その抵抗値が下がる。
【０００７】
抵抗変化型の不揮発性記憶素子の製造プロセスにおいては、銅やアルミニウム等で構成される電極配線の形成等に約４００℃の加熱工程が存在する。このような加熱工程は、上部電極及び下部電極から抵抗変化領域（抵抗変化層）側に向かって電極材料の小さな突起（ｈｉｌｌｏｃｋ）を発生させることが、発明者らの実験によって判明している。電極材料に小さな突起が発生した場合、抵抗変化領域に生じる導電パスは、突起を起点として発生する。これは、抵抗変化領域側へ発生する突起によって、遷移金属酸化物（抵抗変化領域）の膜厚が部分的に薄くなっているためである。また、抵抗変化素子の初期の絶縁状態（初期抵抗値）は、遷移金属酸化物（抵抗変化領域）の膜厚だけでなく、突起の形状、サイズ、密度によって変動するため、突起の存在は抵抗変化素子の初期の超高抵抗状態や初期化後の導電パスの状態のばらつきを増加させる。更に、突起の形状、サイズ、密度は、電極材料や膜ストレス、温度等のプロセス要因に強く依存する為、その制御は非常に困難と言える。以上のことから、抵抗変化素子の初期抵抗値（初期化前の抵抗値）及び初期化後の導電パスの状態を安定させる為には、電極に小さな突起を発生させない事が望ましい。
【０００８】
抵抗変化素子の電極材料には、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）等が用いられている。特に、Ｉｒの熱膨張係数（ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ）は６．４Ｅ−６（℃−１）であり、Ｐｔの熱膨張係数８．８Ｅ−６（℃−１）より小さい。また、Ｉｒのヤング率は５２９Ｅ＋９（Ｎ／ｍ２）であり、Ｐｔのヤング率１５２Ｅ＋９（Ｎ／ｍ２）より大きい。なお、「Ｅ＋ｎ」は「×１０＋ｎ」を意味する。これらの物理特性からＩｒはＰｔに比べ、ストレスによる塑性変形が生じ難いため、Ｉｒで構成される電極では突起の発生がない。また、ＰｔあるいはＰｄを電極に用いた場合、膜厚を１０ｎｍ以下にすれば膜の機械的ストレスが緩和され、Ｉｒで構成される電極と同等の特性が得られ、電極に小さな突起を発生させることがない。
【０００９】
図１８Ａ及び図１８Ｂは、発明者らの実験によって得られた、抵抗変化素子の電極の突起に関するＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像を示す図である。
【００１０】
図１８ＡにＰｔを電極材料に用いた場合の抵抗変化素子の断面のＴＥＭ像を示す。下部電極３０１ａ上に第１の抵抗変化領域３０２ａ、第２の抵抗変化領域３０３ａ及び上部電極３０４ａが順次積層されている。上部電極３０４ａの小さな突起によって、第２の抵抗変化領域３０３ａが部分的に薄くなっていることが明らかである。一方、図１８Ｂは、Ｉｒを電極材料に用いた場合の抵抗変化素子の断面のＴＥＭ像を示す。下部電極３０１ｂ上に第１の抵抗変化領域３０２ｂ、第２の抵抗変化領域３０３ｂ及び上部電極３０４ｂが順次積層されている。第２の抵抗変化領域３０３ｂの膜厚は均一であり、上部電極３０４ｂに小さな突起が発生していない事がわかる。電極に小さな突起が発生しない場合、抵抗変化素子の初期抵抗値は、遷移金属酸化物（抵抗変化領域）の膜厚で制御が可能となるため、抵抗変化素子の初期抵抗値のばらつきも大幅に改善される。しかしながら、電極に小さな突起が無い場合、遷移金属酸化物（抵抗変化領域）の膜厚が部分的に薄くなる箇所が存在しない。このため、製造直後の抵抗変化素子の遷移金属酸化物（抵抗変化領域）に導電パスを形成する際に、１回乃至複数回、通常の抵抗変化に用いる駆動電圧より絶対値が高い電圧を抵抗変化領域に印加して行う初期化においては、電極に小さな突起がある場合より初期化の電圧（初期化電圧）を高くする必要があり、抵抗変化素子における低電圧での初期化の妨げとなる。また、第２の抵抗変化領域の膜厚を薄くすれば、初期化電圧を低減できるが、信頼性の観点から望ましくない。したがって、抵抗変化素子の初期抵抗値及び初期化電圧のばらつきの発生及び信頼性の低下を抑えつつ、初期化電圧を低下させることは困難である。
【００１１】
さらに、従来の抵抗変化型の不揮発性記憶素子は、初期化の際に第２の抵抗変化領域に導電パスが形成されるが、その形成箇所を制御することが困難である。そのため、抵抗変化素子ごとに第２の抵抗変化領域の導電パスの形成箇所が異なるという問題がある。例えば、抵抗変化素子の端面近傍に導電パスが形成される場合、抵抗変化素子の加工で端面にダメージ（損傷）を受け易く、遷移金属酸化物からなる抵抗変化領域に酸素欠陥が生じ易いため、抵抗変化素子の中心近傍に導電パスが形成された場合に比べ、初期化電圧や抵抗変化特性が異なる。このため、抵抗変化素子をアレイ状に並べて形成される不揮発性記憶装置において、メモリアレイを構成する抵抗変化素子ごとに、第２の抵抗変化領域の導電パスの形成箇所が異なるため、初期化電圧や抵抗変化特性がばらつく。その結果、不揮発性記憶装置（メモリ）の大容量化は困難となっている。
【００１２】
本発明は上記課題を解決するためになされたものであり、不揮発性記憶素子の初期化電圧のばらつきの発生を抑えつつ、従来に比べて初期化電圧の低減を図ることができる抵抗変化型の不揮発性記憶素子及びその製造方法並びに不揮発性記憶装置を提供することを第１の目的としている。
【００１３】
また、本発明は、導電パスの形成箇所に起因する初期化電圧及び抵抗変化特性のばらつきの発生を抑えることができる抵抗変化型の不揮発性記憶素子及びその製造方法並びに不揮発性記憶装置を提供することを第２の目的としている。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の一態様に係る不揮発性記憶素子は、基板上に形成された絶縁層と、前記絶縁層と接するように前記絶縁層上に形成された下部電極と、上部電極と、前記上部電極と前記下部電極との間に介在し、前記上部電極と前記下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化領域とを備え、前記抵抗変化領域は、積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、前記第１の抵抗変化領域は、第１の遷移金属酸化物で構成され、前記第２の抵抗変化領域は、第２の遷移金属酸化物で構成され、前記第２の遷移金属酸化物の酸素不足度は、前記第１の遷移金属酸化物の酸素不足度よりも小さく、前記抵抗変化領域の上面は、前記上部電極と接し、前記抵抗変化領域の底面は、前記下部電極及び前記絶縁層と接し、前記抵抗変化領域の底面と前記下部電極との接する面の面積は、前記抵抗変化領域の上面と前記上部電極との接する面の面積より小さいことを特徴とする。
【００１５】
このような構成にすることで、下部電極と抵抗変化領域の底面の一部との接する面の面積は、上部電極と抵抗変化領域の上面と接する面の面積より小さいため、抵抗変化領域を流れる電流の密度が増加し、初期化電圧の低減を図ることができる。また、電極に突起を生じさせる方法とは異なる方法で初期化電圧を低減するため、不揮発性記憶素子の初期化電圧のばらつきの発生を抑えることができる。
【００１６】
また、第２の抵抗変化領域の導電パスの形成箇所は絞られ、導電パスの形成箇所に起因する初期化電圧及び抵抗変化特性のばらつきが低減する。よって、初期化電圧の低減並びに初期化電圧及び抵抗変化特性のばらつき抑制が両立でき、メモリの大容量化が実現できる。
【００１７】
また、上記目的を達成するための本発明の一態様に係る不揮発性記憶素子は、基板上に形成された絶縁層と、前記絶縁層と接するように前記絶縁層上に形成された下部電極と、上部電極と、前記上部電極と前記下部電極との間に介在し、前記上部電極と前記下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化領域とを備え、前記抵抗変化領域は、積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、前記第１の抵抗変化領域は、第１の遷移金属酸化物で構成され、前記第２の抵抗変化領域は、第２の遷移金属酸化物で構成され、前記第２の遷移金属酸化物の酸素不足度は、前記第１の遷移金属酸化物の酸素不足度よりも小さく、前記抵抗変化領域の上面は、前記上部電極と接し、前記抵抗変化領域の底面は、前記下部電極及び前記絶縁層と接し、前記抵抗変化領域の底面は、前記下部電極の上面及び側面を被覆することを特徴とする。
【００１８】
このような構造にすることで、抵抗変化領域の底面に被覆された屈曲部に電界が集中することから、抵抗変化領域を流れる電流の密度が増加し、第２の抵抗変化領域の導電パスを容易に形成でき、初期化電圧が低減する。さらに、第２の抵抗変化領域の導電パスの形成箇所が絞り込まれるため、初期化電圧及び抵抗変化特性のばらつきの発生を抑えることができる。よって、初期化電圧の低減並びに初期化電圧及び抵抗変化特性のばらつき抑制を両立できることから、大容量メモリを実現することができる。
【００１９】
上記目的を達成するための本発明の一態様に係る不揮発性記憶素子は、前記絶縁層と接するように前記絶縁層上に形成された１つの下部電極と、Ｎ（２以上の整数）個の上部電極と、前記１つの下部電極と前記Ｎ個の上部電極との間に介在し、前記上部電極と前記下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化するＮ個の抵抗変化領域とを備え、各々の前記抵抗変化領域は、積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、各々の前記抵抗変化領域の上面は、Ｎ個の前記上部電極と個別に接し、各々の前記抵抗変化領域の底面は、前記下部電極及び前記絶縁層と接してＮ個の上記不揮発性記憶素子を構成し、各々の前記抵抗変化領域の底面と前記下部電極との接する面の面積は、各々の前記抵抗変化領域の上面と前記上部電極との接する面の面積より小さいことを特徴とする。
【００２０】
このような構成とすることで、下部電極の一部と上部電極とに挟まれた抵抗変化領域が素子内にＮ個存在し、個々の抵抗変化領域はそれぞれ独立に抵抗変化動作できることから、１つの不揮発性記憶素子でＮビットの記憶が可能となる。また、各々の抵抗変化領域の底面の一部と下部電極の一部との接する面の面積は、各々の抵抗変化領域の上面と上部電極との接する面の面積より小さいため、各々の抵抗変化領域を流れる電流の密度が増加し、各々の第２の抵抗変化領域の導電パスが容易に形成できることから、初期化電圧が低減する。よって、１つの不揮発性記憶素子あたりの記憶容量をＮ倍に増加でき、かつ低電圧動作が可能なメモリを提供できる。また、電極に突起を生じさせる方法とは異なる方法で初期化電圧を低減するため、不揮発性記憶素子の初期化電圧のばらつきの発生を抑えることができる。
【００２１】
また、上記目的を達成するための本発明の一態様に係る不揮発性記憶素子は、前記絶縁層と接するように前記絶縁層上に形成された１つの下部電極と、Ｎ（２以上の整数）個の上部電極と、前記下部電極と前記上部電極との間に介在し、前記上部電極と前記下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化するＮ個の抵抗変化領域とを備え、各々の前記抵抗変化領域は、積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、各々の前記抵抗変化領域の上面は、Ｎ個の前記上部電極と個別に接し、各々の前記抵抗変化領域の底面は、前記下部電極及び前記絶縁層と接してＮ個の上記不揮発性記憶素子を構成し、各々の前記抵抗変化領域の底面は、前記下部電極の上面及び側面を被覆することを特徴とする。
【００２２】
このような構造にすることで、下部電極の一部と上部電極とに挟まれた抵抗変化領域が素子内にＮ個存在し、個々の抵抗変化領域はそれぞれ独立に抵抗変化動作できることから、１つの不揮発性記憶素子でＮビットの記憶が可能となる。また、各々の抵抗変化領域の底面の一部に被覆された下部電極の屈曲部に電界が集中することから、各々の抵抗変化領域を流れる電流の密度が増加し、第２の抵抗変化領域の導電パスを容易に形成でき、各々の抵抗変化領域の初期化電圧が低減する。さらに、第２の抵抗変化領域の導電パスの形成箇所が絞られ、導電パスの形成箇所に起因する初期化電圧及び抵抗変化特性のばらつきの発生を抑えることができる。よって、素子内に形成されるＮ個の抵抗変化領域の初期化電圧の低減並びに初期化電圧及び抵抗変化特性のばらつき抑制を両立でき、メモリの大容量化が実現できる。
【００２３】
また、上記目的を達成するために、本発明の一態様に係る不揮発性記憶素子の製造方法は、不揮発性記憶素子の製造方法であって、基板上に、絶縁層を形成する工程と、前記絶縁層と接するように前記絶縁層の上に下部電極を形成する工程と、前記下部電極上に抵抗変化領域を形成する工程と、前記抵抗変化領域上に上部電極を形成する工程と、を含み、前記抵抗変化領域は、第１の遷移金属酸化物で構成される第１の抵抗変化領域と、第２の遷移金属酸化物で構成される第２の抵抗変化領域とを積層して構成され、前記第２の遷移金属酸化物の酸素不足度は、前記第１の遷移金属酸化物の酸素不足度よりも小さく、前記抵抗変化領域の底面は、前記下部電極及び絶縁層と接し、前記抵抗変化領域の底面と前記下部電極との接する面の面積は、前記抵抗変化領域と前記上部電極との接する面の面積より小さいことを特徴とする。
【００２４】
このような構成にすることにより、不揮発性記憶素子の初期化電圧のばらつきの発生を抑えつつ、従来に比べて初期化電圧の低減を図ることができる抵抗変化型の不揮発性記憶素子が実現される。
【００２５】
また、上記目的課題を達成するために、本発明の一態様に係る不揮発性記憶素子の製造方法は、不揮発性記憶素子の製造方法であって、基板上に、絶縁層を形成する工程と、前記絶縁層と接するように前記絶縁層の上に下部電極を形成する工程と、前記下部電極上に抵抗変化領域を形成する工程と、前記抵抗変化領域上に上部電極を形成する工程と、を含み、前記抵抗変化領域は、第１の遷移金属酸化物で構成される第１の抵抗変化領域と、第２の遷移金属酸化物で構成される第２の抵抗変化領域とを積層して構成され、前記第２の遷移金属酸化物の酸素不足度は、前記第１の遷移金属酸化物の酸素不足度よりも小さく、
前記抵抗変化領域の底面は、前記下部電極及び絶縁層と接し、前記抵抗変化領域の底面は、前記下部電極の上面及び側面を被覆することを特徴とする。
【００２６】
このような構成にすることにより、不揮発性記憶素子の初期化電圧のばらつきの発生を抑えつつ、従来に比べて初期化電圧の低減を図ることができる抵抗変化型の不揮発性記憶素子が実現される。また、導電パスの形成箇所に起因する初期化電圧及び抵抗変化特性のばらつき抑制を図ることができる抵抗変化型の不揮発性記憶素子が実現される。
【００２７】
なお、本発明は、このような不揮発性記憶素子及びその製造方法として実現できるだけでなく、不揮発性記憶素子を構成する中核部品である抵抗変化素子として実現したり、不揮発性記憶素子をアレイ状に備える不揮発性記憶装置として実現したり、それら抵抗変化素子及び不揮発性記憶装置の製造方法として実現したり、不揮発性記憶素子の設計支援方法として実現したり、その設計支援方法をコンピュータに実行させるプログラムとして実現したり、そのプログラムが記録されたＣＤ−ＲＯＭ等のコンピュータ読み取り可能な記録媒体として実現することもできる。
【発明の効果】
【００２８】
本発明の一態様に係る不揮発性記憶素子によれば、抵抗変化領域の底面の一部と下部電極との接する面の面積が、抵抗変化領域の上面と上部電極との接する面の面積より小さくできることから、抵抗変化領域を流れる電流の密度が増加し、第２の抵抗変化領域の導電パスが容易に形成され、不揮発性記憶素子の初期化電圧を低減でき、不揮発性記憶素子の低電圧での初期化が可能となる効果が奏される。
【００２９】
また、抵抗変化領域の底面の一部と接する下部電極と上部電極とに挟まれた抵抗変化領域内に導電パスが形成されることから、第２の抵抗変化領域の導電パスの形成箇所を絞り込む事ができ、導電パスの形成箇所に起因する初期電圧や抵抗変化特性のばらつきが低減される。その結果、不揮発性記憶装置においてメモリアレイを構成する不揮発性記憶素子ごとの初期化電圧や抵抗変化特性のばらつきの問題を解決することができる。
【００３０】
さらに、抵抗変化領域の底面の一部と接する下部電極の屈曲部と上部電極とで挟まれた抵抗変化領域では、下部電極の屈曲部に電界が集中し、抵抗変化領域を流れる電流の密度が増加することから、不揮発性記憶素子の初期化のための初期化電圧が低減される。さらにまた、下部電極の屈曲部で電界が集中し、下部電極の屈曲部を基点に不揮発性記憶素子の導電パスが必ず形成されることから、導電パスが均一化し、メモリアレイを構成する抵抗変化素子ごとの初期化電圧や抵抗変化特性ばらつきを低減できる不揮発性記憶素子が実現できる。
【００３１】
また、下部電極の一部と上部電極とに挟まれた抵抗変化領域が素子内に複数個存在する構成においては、個々の抵抗変化領域はそれぞれ独立に抵抗変化動作できることから、１つの不揮発性記憶素子で複数ビットの記憶が可能となる。さらにまた、各々の抵抗変化領域の底面の一部と下部電極との接する面の面積は、各々の抵抗変化領域の上面と上部電極との接する面の面積より小さいため、各々の抵抗変化領域を流れる電流の密度が増加し、各々の第２の抵抗変化領域の導電パスが容易に形成できることから、不揮発性記憶素子の初期化電圧が低減する。よって、不揮発性記憶素子の記憶容量を増加（複数ビット)させ、かつ低電圧動作が可能なメモリを提供できる。つまり、微細化技術による大容量化ではなく、１個の不揮発性記憶素子の記憶容量を増加させることで大容量化が実現でき、安価な大容量メモリが提供できる。
【００３２】
従って、低電圧で動作する大容量メモリが必要とされる携帯型情報機器等の電子機器が普及してきた今日における本発明の実用的価値はきわめて高い。
【図面の簡単な説明】
【００３３】
【図１Ａ】（ａ）本発明の実施の形態１に係る不揮発性記憶素子の断面図である。（ｂ）同不揮発性記憶素子の上面図である。
【図１Ｂ】本発明の実施の形態１の変形例に係る不揮発性記憶素子の断面図である。
【図２】同不揮発性記憶素子における第２の抵抗変化領域の底面の一部と下部電極との接する面の寸法と初期化電圧との関係性を示す特性図である。
【図３】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す工程図である。
【図４】（ａ）本発明の実施の形態２に係る不揮発性記憶素子の断面図である。（ｂ）同不揮発性記憶素子の上面図である。
【図５】本発明の実施の形態２に係る不揮発性記憶素子の製造方法を示す工程図である。
【図６】（ａ）本発明の実施の形態３に係る不揮発性記憶素子の断面図である。（ｂ）同不揮発性記憶素子の上面図である。
【図７】本発明の実施の形態３に係る不揮発性記憶素子の製造方法を示す工程図である。
【図８】（ａ）本発明の実施の形態４に係る不揮発性記憶素子の断面図である。（ｂ）同不揮発性記憶素子の上面図である。
【図９】本発明の実施の形態４に係る不揮発性記憶素子の製造方法を示す工程図である。
【図１０】（ａ）本発明の実施の形態５に係る不揮発性記憶素子の断面図である。（ｂ）同不揮発性記憶素子の上面図である。
【図１１】同不揮発性記憶素子をアレイ状（３×３）に配置した場合の上面図である。
【図１２Ａ】同不揮発性記憶素子をアレイ状（３×３）に配置した場合の図１１のＡ−Ａ´における断面図である。
【図１２Ｂ】同不揮発性記憶素子をアレイ状（３×３）に配置した場合の図１１のＢ−Ｂ´における断面図である。
【図１２Ｃ】同不揮発性記憶素子をアレイ状（３×３）に配置した場合の図１１のＣ−Ｃ´における断面図である。
【図１３】４個の抵抗変化領域と４個の上部電極を有する記憶領域を有する不揮発性記憶素子の上面図である。
【図１４】４個の抵抗変化領域と４個の上部電極を有する記憶領域を有する不揮発性記憶素子をアレイ状（３×３）に配置した場合の上面図である。
【図１５】本発明の実施の形態５に係る不揮発性記憶素子の製造方法を示す工程図である。
【図１６】本発明の実施の形態６に係る不揮発性記憶装置の構成を示すブロック図である。
【図１７Ａ】本発明の実施の形態６に係る不揮発性記憶装置における情報「０」の書き込みサイクルにおける動作を示すタイミングチャートである。
【図１７Ｂ】本発明の実施の形態６に係る不揮発性記憶装置における情報「１」の書き込みサイクルにおける動作を示すタイミングチャートである。
【図１７Ｃ】本発明の実施の形態６に係る不揮発性記憶装置における情報の読み出しサイクルにおける動作を示すタイミングチャートである。
【図１８Ａ】Ｐｔを電極材料とする抵抗変化素子の断面のＴＥＭ像を示す図である。
【図１８Ｂ】Ｉｒを電極材料とする抵抗変化素子の断面のＴＥＭ像を示す図である。
【発明を実施するための形態】
【００３４】
以下、本発明に係る不揮発性記憶素子及びその製造方法並びに不揮発性記憶装置について図面を用いて詳細に説明する。
【００３５】
なお、図面において、実質的に同一の構成、動作及び効果を表す要素については、同一の符号を付す。また、以下において記述される数値は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数値に制限されない。さらに、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
【００３６】
（実施の形態１）
まず、本発明の実施の形態１に係る不揮発性記憶素子及びその製造方法について説明する。
【００３７】
［構成］
図１Ａ（ａ）は、本発明の実施の形態１に係る不揮発性記憶素子１０の断面図である。図１Ａ（ｂ）は、図１Ａ（ａ）における上部電極１０７と下部電極１０５との関係を示した上面図（上部電極１０７及び下部電極１０５のみに着目した場合の上面図）である。図１Ａ（ｂ）において、Ｓ１は抵抗変化素子１５を平面視したときの上部電極１０７の上面(又は下面)を、Ｓ２は抵抗変化素子１５を平面視したときの上部電極１０７の下面と下部電極１０５の上面との重なり面を表す。
【００３８】
図１Ａ（ａ）に示すように、本実施の形態に係る不揮発性記憶素子１０は、抵抗変化型の不揮発性記憶素子であり、基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトプラグ１０４、抵抗変化素子１５、第２の層間絶縁層１０８、第２のコンタクトプラグ１１０及び第２の配線１１１を備える。
【００３９】
なお、本実施の形態の不揮発性記憶素子１０を用いて実際のメモリセルを構成する場合、第１の配線１０１及び第２の配線１１１のいずれか一方はスイッチ素子（ダイオードまたはトランジスタ）と接続されて、非選択時にはスイッチ素子がオフ状態となるよう設定される。また、スイッチ素子との接続においては、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１１０や第１の配線１０１及び第２の配線１１１等を介さず直接に抵抗変化素子１５の上部電極１０７及び下部電極１０５と接続するような構成も可能である。
【００４０】
基板１００は、例えばシリコン（Ｓｉ）等で構成されるが，絶縁体やフレキシブル基板等を用いてもよい。第１の配線１０１は、基板１００上に形成された配線である。第１の層間絶縁層１０２は、第１の配線１０１を覆うように基板１００上に形成され、例えば、５００ｎｍ以上１０００ｎｍ以下の膜厚のシリコン酸化膜等で構成される層間絶縁層である。第１のコンタクトホール１０３は、この第１の層間絶縁層１０２を貫通して第１の配線１０１と下部電極１０５とを電気的に接続するための、つまり第１のコンタクトプラグ１０４のための５０ｎｍφ以上３００ｎｍφ以下のコンタクトホールである。第１のコンタクトプラグ１０４は、第１のコンタクトホール１０３の内部にタングステンを主成分として埋め込まれた導体であり、第１の配線１０１の上面と接する。
【００４１】
そして、抵抗変化素子１５は、第１のコンタクトホール１０３の開口で露出する第１のコンタクトプラグ１０４の上面を被覆し、かつ第１の層間絶縁層１０２の上面と接するように第１の層間絶縁層１０２上に形成された貴金属（Ｐｔ、Ｉｒ、Ｐｄ等）等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の下部電極１０５と、２０ｎｍ以上１００ｎｍ以下の膜厚の抵抗変化領域１０６と、窒化タンタル等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の上部電極１０７とで構成される。第２の層間絶縁層１０８は、この抵抗変化素子１５を被覆する、５００ｎｍ以上１０００ｎｍ以下の膜厚のシリコン酸化膜等で構成される層間絶縁層である。第２のコンタクトホール１０９は、この第２の層間絶縁層１０８を貫通して、上部電極１０７と第２の配線１１１とを電気的に接続するための、つまり第２のコンタクトプラグ１１０のための５０ｎｍφ以上３００ｎｍφ以下のコンタクトホールである。第２のコンタクトプラグ１１０は、第２のコンタクトホール１０９の内部にタングステンを主成分として埋め込まれた導体であり、第２の配線１１１の下面と接する。第２の配線１１１は、第２のコンタクトホール１０９の開口で露出する第２のコンタクトプラグ１１０の上面を被覆するように、第２の層間絶縁層１０８上に形成された配線である。
【００４２】
なお、本実施の形態に係る不揮発性記憶素子１０は、少なくとも抵抗変化素子１５を備えるものであればよく、他の構成要素（基板１００、第１の配線１０１、第１のコンタクトホール１０３、第１のコンタクトプラグ１０４、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０、第２の配線１１１）は必須ではない。
【００４３】
また、下部電極１０５は、イリジウム(Ｉｒ)または膜厚１０ｎｍ以下の白金（Ｐｔ）で構成されることが好ましい。この場合、下部電極１０５の表面において突起が発生して抵抗変化領域１０６の膜厚が部分的に薄くなることを抑え、抵抗変化素子１５の初期化電圧のばらつきを低減できる。
【００４４】
ここで、抵抗変化領域１０６は、上部電極１０７と下部電極１０５との間に介在し、下部電極１０５と上部電極１０７との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する（より具体的には、下部電極１０５と上部電極１０７との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する）層である。抵抗変化領域１０６は、積層された第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとの少なくとも２層を有し、第１の抵抗変化領域１０６ｂは第１の遷移金属酸化物で構成され、第２の抵抗変化領域１０６ａは第２の遷移金属酸化物で構成される。この抵抗変化領域１０６（つまり、第１の抵抗変化領域１０６ｂ及び第２の抵抗変化領域１０６ａ）は、タンタル（Ｔａ）を主成分とした遷移金属で構成されることが好ましい。抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面は上部電極１０７と接している。抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部は下部電極１０５の表面の一部（図１Ａ（ｂ）の平坦な電極上面Ｓ２と図１Ａ（ａ）の電極側面Ｓ３）と接し、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の他部は第１の層間絶縁層１０２の上面と接している。
【００４５】
また、第２の遷移金属酸化物（第２の抵抗変化領域１０６ａ）の酸素不足度は、第１の遷移金属酸化物（第１の抵抗変化領域１０６ｂ）の酸素不足度よりも小さい。
【００４６】
以下の実施形態においては、第１の遷移金属酸化物、第２の遷移金属酸化物の一例として、各々、酸素不足型の第１のタンタル酸化物層（以下、第１のＴａ酸化物層）、第２のタンタル酸化物（以下、第２のＴａ酸化物）で構成している。ここで、第２のＴａ酸化物の酸素含有率は、第１のＴａ酸化物の酸素含有率よりも高くなっている。言い換えると、第２のＴａ酸化物の酸素不足度は、第１のＴａ酸化物の酸素不足度よりも少ない。酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
【００４７】
抵抗変化領域１０６を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができ、遷移金属酸化物としては、ＮｉＯ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第１の遷移金属酸化物の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２の遷移金属酸化物の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化領域１０６の抵抗値を安定して高速に変化させることが確認できている。この場合、第２の遷移金属酸化物の膜厚は、３ｎｍ以上４ｎｍ以下の膜厚が好ましい。また、ジルコニウム酸化物を用いる場合、第１の遷移金属酸化物の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２の遷移金属酸化物の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化領域１０６の抵抗値を安定して高速に変化させることが確認できている。この場合、第２の遷移金属酸化物の膜厚は、１ｎｍ以上５ｎｍ以下の膜厚が好ましい。
【００４８】
なお、第１の遷移金属酸化物と第２の遷移金属酸化物とは、異なる遷移金属を用いてもよい。この場合、第２の遷移金属酸化物は、第１の遷移金属酸化物よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に下部電極１０５及び上部電極１０７間に印加された電圧は、第２の遷移金属酸化物に、より多くの電圧が分配され、第２の遷移金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属酸化物と第２の遷移金属酸化物とが互いに異なる材料を用いる場合、第２の遷移金属酸化物の標準電極電位は、第１の遷移金属酸化物の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２の遷移金属酸化物中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第１の遷移金属酸化物に、酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第２の遷移金属酸化物に第１の遷移金属酸化物より標準電極電位が小さい金属の酸化物を配置することにより、第２の遷移金属酸化物中でより酸化還元反応が発生しやすくなる。
【００４９】
また、第２の遷移金属酸化物の誘電率は第１の遷移金属酸化物の誘電率より大きい方が好ましい。あるいは、第２の遷移金属酸化物のバンドギャップは第１の遷移金属酸化物のバンドギャップより小さい方が好ましい。前記の条件のいずれか一方または両方を満足する第１の遷移金属酸化物及び第２の遷移金属酸化物を抵抗変化層に用いることにより、第２の遷移金属酸化物で構成される層の絶縁破壊電界強度が第１の遷移金属酸化物で構成される層の絶縁破壊電界強度に比べて小さくなり、初期ブレイク電圧が低減できる。
【００５０】
これは、Ｊ．ＭｃＰｈｅｒｓｏｎ ｅｔ ａｌ．，ＩＥＤＭ ２００２，ｐ．６３３−６３６の図１に示されているように酸化物層の絶縁破壊電界強度（Ｂｒｅａｋｄｏｗｎ Ｓｔｒｅｎｇｔｈ）と誘電率との間には、誘電率が大きいほど絶縁破壊電界強度が小さくなるという相関関係が見られるためである。また、Ｊ．ＭｃＰｈｅｒｓｏｎ ｅｔ ａｌ．，ＩＥＤＭ ２００２，ｐ．６３３−６３６の図２に示されているように、酸化物層の絶縁破壊電界とバンドギャップとの間には、バンドギャップが大きいほど絶縁破壊電界強度が大きくなるという相関関係が見られるためである。
【００５１】
上記の各材料の積層構造の抵抗変化領域１０６における抵抗変化現象は、いずれも抵抗が高い第２の遷移金属酸化物中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、上部電極１０７に下部電極１０５を基準にして正の電圧を印加したとき、抵抗変化領域１０６中の酸素イオンが第２の遷移金属酸化物側に引き寄せられて第２の遷移金属酸化物中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、上部電極１０７に下部電極１０５を基準にして負の電圧を印加したとき、第２の遷移金属酸化物中の酸素イオンが第１の遷移金属酸化物側に押しやられて第２の遷移金属酸化物中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。
【００５２】
酸素不足度がより小さい第２の遷移金属酸化物に接続されている下部電極１０５は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）等、第２の遷移金属酸化物及び上部電極１０７を構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、下部電極１０５と第２の遷移金属酸化物の界面近傍の第２の遷移金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
【００５３】
図１Ａ（ａ）及び図１Ａ（ｂ）に示される上部電極１０７と下部電極１０５の構造から分かるように、第２の抵抗変化領域１０６ａの底面の一部は、下部電極１０５の表面の一部（下部電極１０５の平坦な上面の一部と下部電極１０５の側面の一部）と接し、第２の抵抗変化領域１０６ａの底面の他部は、第１の層間絶縁層１０２の上面と接している。そして、第１の抵抗変化領域１０６ｂの上面は上部電極１０７に接している。
【００５４】
以上の構成によれば、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の表面の一部とが接する面の寸法（図１Ａ（ｂ）の平坦な電極上面Ｓ２の面積と図１Ａ（ａ）の電極側面Ｓ３の面積の合計）は、抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面と上部電極１０７とが接する面の寸法（図１Ａ（ｂ）の電極底面Ｓ１の面積）に比べて小さくなる。その結果、第１の抵抗変化領域１０６ｂから第２の抵抗変化領域１０６ａへ流れる電流の密度が増加し、第２の抵抗変化領域１０６ａの導電パスが容易に形成され、抵抗変化素子１５の初期化電圧が減少し、抵抗変化素子１５の低電圧での初期化が可能となる。さらに、第２の抵抗変化領域１０６ａの導電パスは、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の表面の一部とが接する面内に形成されるため、導電パスの形成箇所が絞られ、結果として導電パスの形成箇所に起因する初期化電圧や抵抗変化特性のばらつきが低減できる。よって、初期化電圧の低減と、初期化電圧及び抵抗変化特性のばらつき抑制とが両立でき、メモリの大容量化が実現できる。
【００５５】
なお、上述した説明では、図１Ａ（ａ）の如く、抵抗変化領域１０６は第１の抵抗変化領域１０６ｂが第２の抵抗変化領域１０６ａの上方に配置される構成にて説明したが、これに限ることなく、図１Ｂに示すように、第１の抵抗変化領域１０６ｂの底面の一部が下部電極１０５の表面の一部と接し、第２の抵抗変化領域１０６ａの上面が上部電極１０７と接するように構成してもかまわない。この構成によれば、抵抗変化領域１０６を流れる電流は、下部電極１０５から上部電極１０７へ至る経路に依存して変化する。その結果、下部電極１０５と上部電極１０７との距離が最も短い経路に位置する第２の抵抗変化領域１０６ａの電流密度が増加し、第２の抵抗変化領域１０６ａの導電パスを絞られた箇所に形成できる。
【００５６】
図２は、一般的な遷移金属酸化物を用いた抵抗変化型の不揮発性記憶素子における、抵抗変化素子の底面の寸法（２乗すると抵抗変化領域の底面と下部電極との接する面の面積に対応）と初期化電圧との関係を示す図である。本図から、抵抗変化領域の底面の寸法が縮小し、抵抗変化素子を流れる電流の密度が増加することにより初期化電圧が減少することは明らかである。従って、本実施の形態で示したように抵抗変化領域の底面の一部と下部電極の表面との接する面の面積を縮小することにより、低電圧での初期化が可能な不揮発性記憶素子が実現できる。
【００５７】
［製造方法］
図３（ａ）から図３（ｊ）は本実施の形態に係る不揮発性記憶素子１０の要部の製造方法を示す断面図である。これらを用いて、本実施の形態に係る不揮発性記憶素子１０の要部の製造方法について説明する。
【００５８】
まず、図３（ａ）に、第１の配線１０１を形成する工程の断面図を示す。この工程において、トランジスタや下層配線等が形成されている基板１００上に、アルミ等で構成される４００ｎｍ以上６００ｎｍ以下の膜厚の導電層を形成し、これをパターンニングすることで第１の配線１０１を形成する。
【００５９】
次に、図３（ｂ）に、第１の層間絶縁層１０２を基板１００上に形成する工程の断面図を示す。この工程において、第１の配線１０１を被覆して基板１００上に絶縁層を形成した後にこの絶縁層の表面を平坦化することで５００ｎｍ以上１０００ｎｍ以下の膜厚の第１の層間絶縁層１０２を形成する。第１の層間絶縁層１０２の構成材料としては、プラズマＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）酸化物や、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ））やｌｏｗ−ｋ材料を用いてもよい。
【００６０】
次に、図３（ｃ）に、第１のコンタクトホール１０３を形成する工程の断面図を示す。この工程において、所望のマスクを用いて第１の層間絶縁層１０２をパターンニングして、第１の層間絶縁層１０２を貫通して第１の配線１０１に至る一辺（第１のコンタクトホール１０３の開口幅）が５０ｎｍ以上３００ｎｍ以下の第１のコンタクトホール１０３を形成する。ここで、第１の配線１０１の幅が第１のコンタクトホール１０３の開口幅より小さい場合には、マスク合わせずれの影響により第１の配線１０１と第１のコンタクトプラグ１０４との接触する面積が変わり、例えばセル電流が変動する。これを防止する観点から、図３（ｃ）では、第１の配線１０１の上面の外形はその幅が第１のコンタクトホール１０３の開口幅より大きくなるようにしている。
【００６１】
次に、図３（ｄ）に、導電層１０４’を形成する工程の断面図を示す。この工程において、まず下層に密着層及び拡散バリアとして機能する各々５ｎｍ以上３０ｎｍ以下の膜厚のＴｉ／ＴｉＮ層をスパッタ法で成膜した後、上層にコンタクトプラグの主たる構成要素となる２００ｎｍ以上４００ｎｍ以下の膜厚のタングステン（Ｗ）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｔｉｏｎ）法で成膜する。これにより、第１のコンタクトホール１０３は後に第１のコンタクトプラグ１０４となる積層構造（Ｗ／Ｔｉ／ＴｉＮ構造）の導電層１０４’で充填される。
【００６２】
次に、図３（ｅ）に、第１のコンタクトプラグ１０４を形成する工程の断面図を示す。この工程において、化学的機械研磨法（ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法）を用いてウエハ全面を平坦化研磨し、第１の層間絶縁層１０２上の不要な導電層１０４’を除去して、第１のコンタクトホール１０３の内部にのみ位置する第１のコンタクトプラグ１０４を形成する。
【００６３】
次に、図３（ｆ）に、第１の層間絶縁層１０２の上面と接するように第１の層間絶縁層１０２の上に導電層１０５’を形成する工程の断面図を示す。この工程において、第１のコンタクトプラグ１０４を被覆して、第１の層間絶縁層１０２上に、後に下部電極１０５となる貴金属（Ｐｔ、Ｉｒ、Ｐａ等）等で構成される導電層１０５’を形成する。
【００６４】
次に、図３（ｇ）に、第１の層間絶縁層１０２の上面と接するように第１の層間絶縁層１０２の上に下部電極１０５を形成する工程の断面図を示す。この工程において、マスクを用いて導電層１０５’をパターンニングすることにより、下部電極１０５を形成する。
【００６５】
次に、図３（ｈ）に、下部電極１０５上に第１の遷移金属酸化物１０６ｂ’、第２の遷移金属酸化物１０６ａ’及び導電層１０７’を形成する工程の断面図を示す。この工程において、第１の層間絶縁層１０２上と下部電極１０５上とに、後に第２の抵抗変化領域１０６ａとなる第２の遷移金属酸化物１０６ａ’を形成する。第２の遷移金属酸化物１０６ａ’は、例えばＴａＯｙであり、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる反応性スパッタ法（ｒｅａｃｔｉｖｅ ｓｐｕｔｔｅｒｉｎｇ）で形成される。その時、第１の遷移金属酸化物１０６ｂ’と積層して抵抗変化を起こすのに有効な第２の遷移金属酸化物１０６ａ’の酸素含有率は、６８ａｔｍ％以上（第２の遷移金属酸化物１０６ａ’が例えばＴａＯｙの時のｙの値は、２．１以上）、抵抗率は１Ｅ＋７ｍΩ・ｃｍ以上、膜厚は３ｎｍ以上１０ｎｍ以下である。続いて、第２の遷移金属酸化物１０６ａ’上に、後に第１の抵抗変化領域１０６ｂとなる第１の遷移金属酸化物１０６ｂ’を形成する。第２の遷移金属酸化物１０６ａ’と同様に、第１の遷移金属酸化物１０６ｂ’は、例えばＴａＯｘであり、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする、いわゆる反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’は、第２の遷移金属酸化物１０６ａ’と積層されて抵抗変化を起こすのに有効な酸素含有率は、５５ａｔｍ％以上６５ａｔｍ％以下（第１の遷移金属酸化物１０６ｂ’が例えばＴａＯｘの時ｘの値は、１．２２以上１．８６以下）、抵抗率は１ｍΩ・ｃｍ以上５０ｍΩ・ｃｍ以下、膜厚は２０ｎｍ以上１００ｎｍ以下である。続いて、上部電極１０７となるタンタル窒化物等で構成される２０ｎｍ以上１００ｎｍ以下の膜厚の導電層１０７’をスパッタ法で第１の遷移金属酸化物１０６ｂ’上に形成する。
【００６６】
次に、図３（ｉ）に、抵抗変化素子１５を形成する工程、つまり下部電極１０５上に、第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとを積層して構成される抵抗変化領域１０６と、抵抗変化領域１０６上の上部電極１０７とを形成する工程の断面図を示す。この工程において、マスクを用いて、第２の遷移金属酸化物１０６ａ’、第１の遷移金属酸化物１０６ｂ’及び導電層１０７’をパターンニングする。このとき、下部電極１０５の上面の中心と抵抗変化領域１０６の上面及び底面並びに上部電極１０７の上面及び底面の中心とがずれて配置される様にパターンニングを実施する。さらに、第２の抵抗変化領域１０６ａの底面と接する下部電極１０５の上面の一部と上部電極１０７の下面とで第２の抵抗変化領域１０６ａ及び第１の抵抗変化領域１０６ｂを挟持した構造が形成されるようにパターンニングを実施する。ここで、抵抗変化領域１０６の底面は下部電極１０５の表面及び第１の層間絶縁層１０２の表面と接しており、抵抗変化領域１０６と下部電極１０５との接する面の面積は抵抗変化領域１０６と上部電極１０７との接する面の面積より小さい。
【００６７】
最後に、図３（ｊ）に、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０及び第２の配線１１１を形成する工程の断面図を示す。この工程では、抵抗変化領域１０６及び上部電極１０７を被覆して、５００ｎｍ以上１０００ｎｍ以下の膜厚の絶縁層を形成した後、図３（ｂ）及び図３（ｃ）と同様の製造方法で、第２の層間絶縁層１０８、第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後、第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、不揮発性記憶素子１０が完成する。
【００６８】
以上の製造方法とすることにより、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の表面の一部とが接する面の寸法（図１（ｂ）の平坦な電極上面Ｓ２の面積と図１（ａ）の電極側面Ｓ３の面積との合計）は、図３（ｉ）で示した抵抗変化素子１５のパターンニングで下部電極１０５の上面の中心と抵抗変化領域１０６の底面の中心とのずれ量を制御することにより容易に制御できる。つまり、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の表面の一部とが接する面の寸法は、抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面と上部電極１０７の底面とが接する面の寸法（図１（ｂ）の電極底面Ｓ１の面積）に比べて容易に小さくすることができる。
【００６９】
その結果、第１の抵抗変化領域１０６ｂから第２の抵抗変化領域１０６ａへ流れる電流の密度が増加し、第２の抵抗変化領域１０６ａの導電パスが容易に形成され、抵抗変化素子１５の初期化電圧が減少し、抵抗変化素子１５の低電圧での初期化が可能となる。さらに、第２の抵抗変化領域１０６ａの導電パスの形成箇所は、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の表面の一部とが接する面内に絞られることから、導電パスの形成箇所を容易に制御でき、導電パスの形成箇所に起因する初期化電圧や抵抗変化特性のばらつきが低減できる。よって、初期化電圧の低減と、初期化電圧及び抵抗変化特性のばらつき抑制とが両立でき、大容量化が可能な不揮発性記憶素子を提供することができる。
【００７０】
（実施の形態２）
次に、本発明の実施の形態２に係る不揮発性記憶素子及びその製造方法について説明する。
【００７１】
［構成］
図４（ａ）は、本発明の実施の形態２に係る不揮発性記憶素子２０の断面図である。図４（ｂ）は、図４（ａ）における上部電極１０７と下部電極１０５との関係を表した上面図（上部電極１０７及び下部電極１０５のみに着目した場合の上面図）である。図４（ｂ）において、Ｓ１は抵抗変化素子２５を平面視したときの上部電極１０７の上面(又は下面)を、Ｓ２は抵抗変化素子２５を平面視したときの上部電極１０７の下面と下部電極１０５の上面との重なり面を表す。
【００７２】
図４（ａ）に示すように、本実施の形態に係る不揮発性記憶素子２０は、抵抗変化型の不揮発性記憶素子であり、基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトプラグ１０４、抵抗変化素子２５、第２の層間絶縁層１２８、第３の層間絶縁層１３８、第２のコンタクトプラグ１１０及び第２の配線１１１を備える。
【００７３】
なお、本実施の形態において、第２の層間絶縁層１２８、抵抗変化素子２５、及び第３の層間絶縁層１３８以外の構成要素（基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトホール１０３、第１のコンタクトプラグ１０４、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０、第２の配線１１１）は、実施の形態１に係る不揮発性記憶素子１０の構成要素と同じであるため、その説明を省略する。
【００７４】
抵抗変化素子２５は、第１のコンタクトプラグ１０４の上面を被覆し、かつ第１の層間絶縁層１０２の上面と接するように第１の層間絶縁層１０２上に形成された貴金属（Ｐｔ、Ｉｒ、Ｐｄ等）等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の下部電極１０５と、下部電極１０５で被覆されていない第１の層間絶縁層１０２上に形成された５ｎｍ以上１００ｎｍ以下の膜厚の第２の層間絶縁層１２８と、下部電極１０５上と第２の層間絶縁層１２８上とに形成された２０ｎｍ以上１００ｎｍ以下の膜厚の抵抗変化領域１０６と、窒化タンタル等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の上部電極１０７とで構成される。第３の層間絶縁層１３８は、この抵抗変化素子２５を被覆する、５００ｎｍ以上１０００ｎｍ以下の膜厚のシリコン酸化膜等で構成される層間絶縁層である。
【００７５】
本実施の形態の抵抗変化領域１０６は、実施の形態１の抵抗変化領域１０６と同じであるため、説明を省略する。
【００７６】
なお、本発明に係る不揮発性記憶素子２０は、少なくとも抵抗変化素子２５を備えるものであればよく、他の構成要素（基板１００、第１の配線１０１、第１のコンタクトホール１０３、第１のコンタクトプラグ１０４、第３の層間絶縁層１３８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０、第２の配線１１１）は必須ではない。
【００７７】
図４（ａ）及び図４（ｂ）に示される上部電極１０７と下部電極１０５の構造から分かるように、抵抗変化領域１０６の底面と下部電極１０５の上面との間には、第２の層間絶縁層１２８が介在している。第２の抵抗変化領域１０６ａの底面の一部は、下部電極１０５の上面の一部（図４（ｂ）の平坦な電極上面Ｓ２）と接し、第２の抵抗変化領域１０６ａの底面の他部は、第２の層間絶縁層１２８の上面と接する。第２の層間絶縁層１２８は、下部電極１０５と第１の層間絶縁層１０２とで構成される段差を埋めるように配置されており、第２の層間絶縁層１２８の上面と下部電極１０５の上面とは略同一平面上にある。第２の抵抗変化領域１０６ａは、下部電極１０５の上面と第２の層間絶縁層１２８の上面とが連なって構成される平坦な面上に配置される。第１の抵抗変化領域１０６ｂ及び上部電極１０７は、第２の抵抗変化領域１０６ａ上に配置され、抵抗変化素子２５を形成する。
【００７８】
以上の構成によれば、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の上面の一部とが接する面の寸法（図４（ｂ）の平坦な電極上面Ｓ２の面積）は、第１の抵抗変化領域１０６ｂの上面と上部電極１０７の底面とが接する面の寸法（図４（ｂ）の電極底面Ｓ１の面積）に比べて小さく、第１の抵抗変化領域１０６ｂから第２の抵抗変化領域１０６ａへ流れる電流の密度が増加する。従って、第２の抵抗変化領域１０６ａの導電パスが容易に形成でき、抵抗変化素子２５の初期化電圧が減少する。また、下部電極１０５と第１の層間絶縁層１０２との段差は、第２の層間絶縁層１２８を配置することでなくなる。従って、下部電極１０５の上面と第２の層間絶縁層１２８の上面とに形成される抵抗変化領域１０６の表面には段差がなく、パターンニングによるばらつきが低減される。またさらに、第２の抵抗変化領域１０６ａの導電パスが形成される領域は、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の上面の一部とが接する面内に形成されるため、導電パスの形成箇所が絞られ、導電パスの形成箇所に起因する初期化電圧や抵抗変化特性のばらつきを低減できる。よって、初期化電圧の低減と初期化電圧及び抵抗変化特性のばらつき抑制とを両立でき、メモリの大容量化を実現できる。
【００７９】
なお、本実施の形態２においても、上述した実施の形態１と同様に、抵抗変化領域１０６を構成する第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとの積層の順序を逆にしてもよい。すなわち、第１の抵抗変化領域１０６ｂの底面の一部が下部電極１０５の表面の一部と接し、第２の抵抗変化領域１０６ａの上面が上部電極１０７と接するように構成してもかまわない。この構成によっても、実施の形態１の変形例（図１Ｂ）と同様の作用効果が得られる。
【００８０】
［製造方法］
図５（ａ）から図５（ｄ）は本実施の形態に係る不揮発性記憶素子２０の要部の製造方法を示す断面図である。これらを用いて、本実施の形態に係る不揮発性記憶素子２０の要部の製造方法について説明する。なお、図５（ａ）以前の工程は、図３（ａ）から図３（ｇ）の工程と同様であるので、その説明を省略する。
【００８１】
まず、図５（ａ）に、第２の層間絶縁層１２８を形成する工程の断面図を示す。この工程において、下部電極１０５を被覆するように第１の層間絶縁層１０２上に絶縁層を形成した後に、この絶縁層の表面を平坦化することで下部電極１０５と同じ膜厚となる５ｎｍ以上１００ｎｍ以下の膜厚の第２の層間絶縁層１２８を形成する。第２の層間絶縁層１２８の構成材料としては、プラズマＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜や、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ））やｌｏｗ−ｋ材料を用いてもよい。
【００８２】
次に、図５（ｂ）に、下部電極１０５上に第１の遷移金属酸化物１０６ｂ’、第２の遷移金属酸化物１０６ａ’及び導電層１０７’を形成する工程の断面図を示す。この工程において、第２の層間絶縁層１２８上と下部電極１０５上とに、後に第２の抵抗変化領域１０６ａとなる第２の遷移金属酸化物１０６ａ’を形成する。第２の遷移金属酸化物１０６ａ’は、例えばＴａＯｙであり、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’と積層して抵抗変化を起こすのに有効な第２の遷移金属酸化物１０６ａ’の酸素含有率は、６８ａｔｍ％以上（第２の遷移金属酸化物１０６ａ’が例えばＴａＯｙの時のｙの値は、２．１以上）、抵抗率は１Ｅ＋７ｍΩ・ｃｍ以上、膜厚は３ｎｍ以上１０ｎｍ以下である。続いて、第２の遷移金属酸化物１０６ａ’上に、後に第１の抵抗変化領域１０６ｂとなる第１の遷移金属酸化物１０６ｂ’を形成する。第２の遷移金属酸化物１０６ａ’と同様に、第１の遷移金属酸化物１０６ｂ’は、例えばＴａＯｘであり、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする、いわゆる反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’は、第２の遷移金属酸化物１０６ａ’と積層されて抵抗変化を起こすのに有効な酸素含有率は、５５ａｔｍ％以上６５ａｔｍ％以下（第１の遷移金属酸化物１０６ｂ’が例えばＴａＯｘの時のｘの値は、１．２２以上１．８６以下）、抵抗率は１ｍΩ・ｃｍ以上５０ｍΩ・ｃｍ以下、膜厚は２０ｎｍ以上１００ｎｍ以下である。続いて、上部電極１０７となるタンタル窒化物等で構成される２０ｎｍ以上１００ｎｍ以下の膜厚の導電層１０７’をスパッタ法で第１の遷移金属酸化物１０６ｂ’上に形成する。
【００８３】
次に、図５（ｃ）に、抵抗変化素子２５を形成する工程、つまり下部電極１０５上に、第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとを積層して構成される抵抗変化領域１０６と、抵抗変化領域１０６上の上部電極１０７とを形成する工程の断面図を示す。この工程において、マスクを用いて、第２の遷移金属酸化物１０６ａ’、第１の遷移金属酸化物１０６ｂ’及び導電層１０７’をパターンニングする。このとき、抵抗変化領域１０６の上面及び底面並びに上部電極１０７の上面及び底面の中心が下部電極１０５の上面の中心からずれて配置されるようにパターンニングを実施する。さらに、第２の抵抗変化領域１０６ａ及び第１の抵抗変化領域１０６ｂを下部電極１０５の上面の一部と上部電極１０７の下面とで挟持した構造が形成されるようにパターンニングを実施する。ここで、抵抗変化領域１０６の底面は下部電極１０５の上面及び第２の層間絶縁層１２８の上面と接しており、抵抗変化領域１０６と下部電極１０５との接する面の面積は抵抗変化領域１０６と上部電極１０７との接する面の面積より小さい。
【００８４】
最後に、図５（ｄ）に、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０及び第２の配線１１１を形成する工程の断面図を示す。この工程では、抵抗変化領域１０６及び上部電極１０７を被覆して、５００ｎｍ以上１０００ｎｍ以下の膜厚の絶縁層を形成した後、図３（ｂ）及び図３（ｃ）と同様の製造方法で、第２の層間絶縁層１０８、第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後、第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、不揮発性記憶素子２０が完成する。
【００８５】
以上の製造方法とすることにより、本実施の形態２によれば、上述した実施の形態１と同様の効果が得られることに加えて、抵抗変化領域１０６と上部電極１０７が、下部電極１０５に対してずれた場合でも、不揮発性記憶素子と隣接する不揮発性記憶素子とのセパレーションを余分にとる必要がないため、本実施の形態の構造の不揮発性記憶素子を採用しても最小のピッチで不揮発性記憶素子を配置することができ、メモリの大容量化が可能な不揮発性記憶素子を実現できる。例えば、下部電極１０５の寸法（サイズ）を０．５μｍ×０．５μｍ、抵抗変化領域１０６と上部電極１０７の寸法（サイズ）を０．５μｍ×０．５μｍ、下部電極１０５と隣接する下部電極とのセパレーションを０．５μｍとすると、抵抗変化領域１０６と上部電極１０７とが下部電極１０５に対して位置がずれて形成されたとしても、当該抵抗変化領域１０６と上部電極１０７は、当該下部電極１０５と隣接する下部電極との両方に接触することはまずない。
【００８６】
（実施の形態３）
次に、本発明の実施の形態３に係る不揮発性記憶素子及びその製造方法について説明する。
【００８７】
［構成］
図６（ａ）は、本発明の実施の形態３に係る不揮発性記憶素子３０の断面図である。図６（ｂ）は、図６（ａ）における上部電極１０７と下部電極１０５との関係を示した上面図（上部電極１０７及び下部電極１０５のみに着目した場合の上面図）である。図６（ｂ）において、Ｓ１は抵抗変化素子３５を平面視したときの上部電極１０７の上面(又は下面)を、Ｓ２は抵抗変化素子３５を平面視したときの上部電極１０７の下面と下部電極１０５の上面との重なり面を、Ｓ３は下部電極１０５の側面を表す。
【００８８】
図６（ａ）に示すように、本実施の形態に係る不揮発性記憶素子３０は、抵抗変化型の不揮発性記憶素子であり、基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトプラグ１０４、抵抗変化素子３５、第２の層間絶縁層１０８、第２のコンタクトプラグ１１０及び第２の配線１１１を備える。
【００８９】
なお、本実施の形態において、抵抗変化素子３５以外の構成要素（基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトホール１０３、第１のコンタクトプラグ１０４、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０、第２の配線１１１）は実施の形態１に係る不揮発性記憶素子１０の構成要素と同じであるため、その説明を省略する。
【００９０】
抵抗変化素子３５は、第１のコンタクトプラグ１０４の上面を被覆し、かつ第１の層間絶縁層１０２の上面と接するように第１の層間絶縁層１０２上に形成された貴金属（Ｐｔ、Ｉｒ、Ｐｄ等）等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の下部電極１０５と、シリコン酸化物等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の素子分離層（絶縁層）１２５と、素子分離層１２５上と第１の層間絶縁層１０２上とに形成された２０ｎｍ以上１００ｎｍ以下の膜厚の抵抗変化領域１０６と、窒化タンタル等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の上部電極１０７とで構成される。
【００９１】
本実施の形態の抵抗変化領域１０６は、実施の形態１の抵抗変化領域１０６と同じであるため、説明を省略する。
【００９２】
抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面は上部電極１０７と接している。抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部は、下部電極１０５上の素子分離層１２５の上面の一部（図６（ｂ）の平坦な分離層上面の一部Ｓ２）と接し、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底部の他部は、下部電極１０５の側面（図６（ｂ）の電極側面Ｓ３）及び第１の層間絶縁層１０２の上面と接している。抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面は、下部電極１０５と下部電極１０５の側面でのみ直接接し、下部電極１０５の上面とは直接接していない。
【００９３】
また、第２の遷移金属酸化物の酸素不足度は、第１の遷移金属酸化物の酸素不足度よりも小さい。第１の遷移金属酸化物及び第２の遷移金属酸化物の構成材料は実施の形態１に係る第１の遷移金属酸化物及び第２の遷移金属酸化物の構成材料と同じである。
【００９４】
図６（ａ）及び図６（ｂ）に示される上部電極１０７と下部電極１０５の構造から分かるように、第２の抵抗変化領域１０６ａの底面の一部は、下部電極１０５の側面の一部と接し、第２の抵抗変化領域１０６ａの底面の他部は、下部電極１０５上の素子分離層１２５の上面の一部及び第１の層間絶縁層１０２の上面と接している。第１の抵抗変化領域１０６ｂの上面は上部電極の底面と接している。
【００９５】
以上のように、本実施の形態３では、第２の抵抗変化領域１０６ａの底面と下部電極１０５の上面との間に素子分離層（絶縁層）１２５を配置している。これにより、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の側面の一部とが接する面の寸法（図６（ｂ）の電極側面Ｓ３の面積）は、抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面と上部電極１０７とが接する面の寸法（図６（ｂ）の電極底面Ｓ１の面積）に比べて小さくなる。その結果、第１の抵抗変化領域１０６ｂから第２の抵抗変化領域１０６ａへ流れる電流の密度が増加し、第２の抵抗変化領域１０６ａの導電パスが容易に形成され、抵抗変化素子３５の初期化電圧を低減できる。さらに、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の側面の一部との接する面の面積は、下部電極１０５の膜厚で制御でき、露光技術の最小寸法の２乗より小さくできる。つまり、露光技術の微細化によらず、抵抗変化動作する領域を縮小できる。よって、安価で且つ低電圧動作が可能な不揮発性記憶素子を提供できる。
【００９６】
またさらに、第２の抵抗変化領域１０６ａの導電パスが形成される領域は、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の側面の一部とが接する面内で決定されるため、導電パスの形成箇所が絞られ、導電パスの形成箇所に起因する初期化電圧や抵抗変化特性のばらつきを低減できる。よって、初期化電圧の低減と初期化電圧及び抵抗変化特性のばらつき抑制とを両立でき、メモリの大容量化を実現できる。
【００９７】
なお、本実施の形態３においても、上述した実施の形態１と同様に、抵抗変化領域１０６を構成する第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとの積層の順序を逆にしてもよい。すなわち、第１の抵抗変化領域１０６ｂの底面の一部が素子分離層１２５を介して下部電極１０５の表面の一部と接し、第２の抵抗変化領域１０６ａの上面が上部電極１０７と接するように構成してもかまわない。この構成によっても、実施の形態１の変形例（図１Ｂ）と同様の作用効果が得られる。
【００９８】
［製造方法］
図７（ａ）から図７（ｆ）は本実施の形態に係る不揮発性記憶素子３０の要部の製造方法を示す断面図である。これらを用いて、本実施の形態に係る不揮発性記憶素子３０の要部の製造方法について説明する。なお、図７（ａ）以前の工程は、図３（ａ）から図３（ｆ）の工程と同様であるので、その説明を省略する。
【００９９】
まず、図７（ａ）に、導電層１０５’と絶縁層１２５’とを形成する工程の断面図を示す。この工程において、第１のコンタクトプラグ１０４を被覆するように、第１の層間絶縁層１０２上に、後に下部電極１０５となる貴金属（Ｐｔ、Ｉｒ、Ｐａ等）等で構成される導電層１０５’と後に素子分離層１２５となるシリコン酸化膜等で構成される絶縁層１２５’とを形成する。
【０１００】
次に、図７（ｂ）に、下部電極１０５と素子分離層１２５とを形成する工程の断面図を示す。この工程において、マスクを用いて、導電層１０５’と絶縁層１２５’とをパターンニングすることにより、下部電極１０５及び素子分離層１２５を形成する。
【０１０１】
次に、図７（ｃ）に、下部電極１０５上に第１の遷移金属酸化物１０６ｂ’、第２の遷移金属酸化物１０６ａ’及び導電層１０７’を形成する工程の断面図を示す。この工程において、第１の層間絶縁層１０２、下部電極１０５及び素子分離層１２５上に、後に第２の抵抗変化領域１０６ａとなる第２の遷移金属酸化物１０６ａ’を形成する。第２の遷移金属酸化物１０６ａ’は、例えばＴａＯｙであり、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’と積層して抵抗変化を起こすのに有効な第２の遷移金属酸化物１０６ａ’の酸素含有率は、６８ａｔｍ％以上（第２の遷移金属酸化物１０６ａ’が例えばＴａＯｙの時のｙの値は、２．１以上）、抵抗率は１Ｅ＋７ｍΩ・ｃｍ以上、膜厚は３ｎｍ以上１０ｎｍ以下である。続いて、第２の遷移金属酸化物１０６ａ’上に、後に第１の抵抗変化領域１０６ｂとなる第１の遷移金属酸化物１０６ｂ’を形成する。第２の遷移金属酸化物１０６ａ’と同様に、第１の遷移金属酸化物１０６ｂ’は、例えばＴａＯｘであり、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする、いわゆる反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’は、第２の遷移金属酸化物１０６ａ’と積層されて抵抗変化を起こすのに有効な酸素含有率は、５５ａｔｍ％以上６５ａｔｍ％以下（第１の遷移金属酸化物１０６ｂ’が例えばＴａＯｘの時のｘの値は、１．２２以上１．８６以下）、抵抗率は１ｍΩ・ｃｍ以上５０ｍΩ・ｃｍ以下、膜厚は２０ｎｍ以上１００ｎｍ以下である。続いて、上部電極１０７となるタンタル窒化物等で構成される２０ｎｍ以上１００ｎｍ以下の膜厚の導電層１０７’をスパッタ法で第１の遷移金属酸化物１０６ｂ’上に形成する。
【０１０２】
次に、図７（ｄ）に、抵抗変化素子３５を形成する工程、つまり下部電極１０５上に、第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとを積層して構成される抵抗変化領域１０６と、抵抗変化領域１０６上の上部電極１０７と、を形成する工程の断面図を示す。この工程において、マスクを用いて、第２の遷移金属酸化物１０６ａ’、第１の遷移金属酸化物１０６ｂ’及び導電層１０７’をパターンニングする。このとき、抵抗変化領域１０６の上面及び底面並びに上部電極１０７の上面及び底面の中心が下部電極１０５の上面の中心からずれて配置される様にパターンニングを実施する。これにより、第２の抵抗変化領域１０６ａの底面の一部は下部電極１０５の側面の一部と接し、第２の抵抗変化領域１０６ａの底面の他部は素子分離層１２５の上面の一部及び第１の層間絶縁層１０２の上面と接する構造が形成される。また、第２の抵抗変化領域１０６ａ及び第１の抵抗変化領域１０６ｂを下部電極１０５の上面の一部と上部電極１０７の下面とで挟持した構造が形成される。
【０１０３】
最後に、図７（ｆ）に、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０及び第２の配線１１１を形成する工程の断面図を示す。この工程では、抵抗変化領域１０６及び上部電極１０７を被覆して、５００ｎｍ以上１０００ｎｍ以下の膜厚の絶縁層を形成した後、図３（ｂ）及び図３（ｃ）と同様の製造方法で、第２の層間絶縁層１０８、第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後、第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、不揮発性記憶素子３０が完成する。
【０１０４】
以上の製造方法とすることにより、本実施の形態３によれば、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の側面の一部とが接する面に第２の抵抗変化領域１０６ａの導電パスが形成され、その面の寸法（図６（ｂ）の電極側面Ｓ３の面積）は、下部電極の膜厚で制御できる。つまり、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の側面の一部とが接する面の寸法は、抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面と上部電極１０７の底面とが接する面の寸法（図６（ｂ）の電極底面Ｓ１の面積）に比べて容易に小さくすることができる。
【０１０５】
その結果、実施の形態１と同様に、抵抗変化素子３５の低電圧での初期化が可能となる。さらに、第２の抵抗変化領域１０６ａの導電パスの形成箇所は、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の側面の一部とが接する面内に絞られることから、導電パスの形成箇所を容易に制御でき、導電パスの形成箇所に起因する初期化電圧や抵抗変化特性のばらつきが低減できる。よって、初期化電圧の低減と、初期化電圧及び抵抗変化特性のばらつき抑制とが両立でき、メモリの大容量化が可能な不揮発性記憶素子を提供することができる。
【０１０６】
（実施の形態４）
次に、本発明の実施の形態４に係る不揮発性記憶素子及びその製造方法について説明する。
【０１０７】
［構成］
図８（ａ）は、本発明の実施の形態４に係る不揮発性記憶素子４０の断面図である。図８（ｂ）は、図８（ａ）の上部電極１０７と下部電極１０５との関係を表した上面図（上部電極１０７及び下部電極１０５のみに着目した場合の上面図）である。図８（ｂ）において、Ｓ１は抵抗変化素子４０を平面視したときの上部電極１０７の上面(又は下面)を、Ｓ２は抵抗変化素子４０を平面視したときの上部電極１０７の下面と下部電極１０５の上面の重なり面を、Ｓ３は下部電極１０５の側面を表す。
【０１０８】
図８（ａ）に示すように、本実施の形態に係る不揮発性記憶素子４０は、抵抗変化型の不揮発性記憶素子であり、基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトプラグ１０４、抵抗変化素子４５、第２の層間絶縁層１０８、第２のコンタクトプラグ１１０及び第２の配線１１１を備える。
【０１０９】
なお、本実施の形態において、抵抗変化素子４５以外の構成要素（基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトホール１０３、第１のコンタクトプラグ１０４、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０、第２の配線１１１）は実施の形態１に係る不揮発性記憶素子１０の構成要素と同じであるため、その説明を省略する。
【０１１０】
抵抗変化素子４５は、第１のコンタクトプラグ１０４の上面を被覆して、かつ第１の層間絶縁層１０２の上面と接するように第１の層間絶縁層１０２上に形成された貴金属（Ｐｔ、Ｉｒ、Ｐｄ等）等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の下部電極１０５と、下部電極１０５上と第１の層間絶縁層１０２上とに形成された２０ｎｍ以上１００ｎｍ以下の膜厚の抵抗変化領域１０６と、窒化タンタル等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の上部電極１０７とで構成される。
【０１１１】
本実施の形態の抵抗変化領域１０６は、実施の形態１の抵抗変化領域１０６と同じであるため、説明を省略する。
【０１１２】
抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面は上部電極１０７と接している。抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部は、屈曲部１０５２を被覆するように、下部電極１０５の上面の一部及び側面の一部と接し、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の他部は、第１の層間絶縁層１０２の上面と接している。
【０１１３】
なお、屈曲部１０５２は、下部電極１０５の上面及び側面をつなぐ角を含む下部電極１０５の一部分（コーナー部分）であり、その外形形状は鋭角なものであることが好ましいが、多少Ｒ形状を有してもよい。屈曲部１０５２の外形形状の角度は、１８０°より小さく、９０°以下、例えば９０°であることが好ましい。
【０１１４】
また、第２の遷移金属酸化物１０６ａの酸素不足度は、第１の遷移金属酸化物１０６ｂの酸素不足度よりも小さい。第１の遷移金属酸化物及び第２の遷移金属酸化物の構成材料は実施の形態１に係る第１の遷移金属酸化物及び第２の遷移金属酸化物の構成材料と同じである。
【０１１５】
以上の構成によれば、第２の抵抗変化領域１０６ａの底面の一部は、下部電極１０５の屈曲部１０５２を被覆している。つまり、第２の抵抗変化領域１０６ａは、下部電極１０５の電極上面の一部Ｓ２及び電極側面Ｓ３並びに屈曲部１０５２の一部を同時に被覆している。よって、下部電極１０５の屈曲部１０５２には、その形状から電界が集中し、第１の抵抗変化領域１０６ｂから第２の抵抗変化領域１０６ａへ流れる電流の密度が増加する。その結果、第２の抵抗変化領域１０６ａの導電パスが容易に形成でき、抵抗変化素子４５の初期化電圧が減少する。また、抵抗変化領域１０６の導電パスは、電界が集中する下部電極１０５の屈曲部１０５２を起点に形成され、導電パスの形成箇所が特定され、導電パスの形成場所に起因する初期化電圧や抵抗変化特性のばらつきを大幅に低減することが可能となる。よって、初期化電圧の低減と、初期化電圧及び抵抗変化特性のばらつき抑制とが両立でき、メモリの大容量化が実現できる。
【０１１６】
なお、本実施の形態４においても、上述した実施の形態１と同様に、抵抗変化層１０６を構成する第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとの積層の順序を逆にしてもよい。すなわち、第１の抵抗変化領域１０６ｂの底面の一部は、下部電極１０５の表面の一部と接し、第２の抵抗変化領域１０６ａの上面は上部電極１０７と接してもかまわない。下部電極１０５の屈曲部１０５２は、第１の抵抗変化領域１０６ｂに被覆されても屈曲部１０５２を起点とした電界集中が生じることから、第２の抵抗変化領域１０６ａに形成される導電パスの箇所を特定でき、導電パスの形成場所に起因する初期化電圧や抵抗変化特性のばらつきを低減できる。
【０１１７】
また、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の表面の一部とが接する面の寸法（図８（ｂ）の平坦な電極上面Ｓ２の面積と図８（ａ）の電極側面Ｓ３の面積の合計）は、抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面と上部電極１０７とが接する面の寸法（図８（ｂ）の電極底面Ｓ１の面積）に比べて小さくなる。その結果、第１の抵抗変化領域１０６ｂから第２の抵抗変化領域１０６aへ流れる電流の密度が増加し、第２の抵抗変化領域１０６ａの導電パスが容易に形成され、抵抗変化素子４５の初期化電圧が減少し、抵抗変化素子４５の低電圧での初期化が可能となる。
【０１１８】
なお、抵抗変化素子４５において、抵抗変化領域１０６の底面と下部電極１０５の表面（上面および側面）との接する面の面積は、抵抗変化領域１０６の上面と上部電極１０７との接する面の面積より小さいとした。しかし、抵抗変化領域１０６の底面が下部電極１０５の屈曲部１０５２を被覆していれば、初期化電圧の低減と初期化電圧のばらつき抑制とが両立できるため、抵抗変化領域１０６の底面と下部電極１０５の表面との接する面の面積は、抵抗変化領域１０６の上面と上部電極１０７との接する面の面積以上であってもよい。この場合には、例えば下部電極１０５の膜厚を厚くすることができる。
【０１１９】
［製造方法］
図９（ａ）から図９（ｄ）は本実施の形態に係る不揮発性記憶素子４０の要部の製造方法を示す断面図である。これらを用いて、本実施の形態に係る不揮発性記憶素子４０の要部の製造方法について説明する。なお、図９（ａ）以前の工程は、図３（ａ）から図３（ｆ）と同様であるので、その説明を省略する。
【０１２０】
まず、図９（ａ）に、下部電極１０５を形成する工程の断面図を示す。この工程において、マスクを用いて導電層をパターンニングすることにより下部電極１０５を形成する。このとき、下部電極１０５の表面には屈曲部１０５２が同時に形成される。
【０１２１】
次に、図９（ｂ）に、下部電極１０５上に第１の遷移金属酸化物１０６ｂ’、第２の遷移金属酸化物１０６ａ’及び導電層１０７’を形成する工程の断面図を示す。この工程において、第１の層間絶縁層１０２及び下部電極１０５上に、後に第２の抵抗変化領域１０６ａとなる第２の遷移金属酸化物１０６ａ’を形成する。第２の遷移金属酸化物１０６ａ’は、例えばＴａＯｙであり、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’と積層して抵抗変化を起こすのに有効な第２の遷移金属酸化物１０６ａ’の酸素含有率は、６８ａｔｍ％以上（第２の遷移金属酸化物１０６ａ’が例えばＴａＯｙの時のｙの値は、２．１以上）、抵抗率は１Ｅ＋７ｍΩ・ｃｍ以上、膜厚は３ｎｍ以上１０ｎｍ以下である。続いて、第２の遷移金属酸化物１０６ａ’上に、後に第１の抵抗変化領域１０６ｂとなる第１の遷移金属酸化物１０６ｂ’を形成する。第２の遷移金属酸化物１０６ａ’と同様に、第１の遷移金属酸化物１０６ｂ’は、例えばＴａＯｘであり、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする、いわゆる反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’は、第２の遷移金属酸化物１０６ａ’と積層されて抵抗変化を起こすのに有効な酸素含有率は、５５ａｔｍ％以上６５ａｔｍ％以下（第１の遷移金属酸化物１０６ｂ’が例えばＴａＯｘの時のｘの値は、１．２２以上１．８６以下）、抵抗率は１ｍΩ・ｃｍ以上５０ｍΩ・ｃｍ以下、膜厚は２０ｎｍ以上１００ｎｍ以下である。続いて、上部電極１０７となるタンタル窒化物等で構成される２０ｎｍ以上１００ｎｍ以下の膜厚の導電層１０７’をスパッタ法で第１の遷移金属酸化物１０６ｂ’上に形成する。
【０１２２】
次に、図９（ｃ）に示すように、抵抗変化素子４５を形成する工程、つまり下部電極１０５上に、第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとを積層して構成される抵抗変化領域１０６と、抵抗変化領域１０６上の上部電極１０７とを形成する工程の断面図を示す。この工程において、マスクを用いて、第２の遷移金属酸化物１０６ａ’、第１の遷移金属酸化物１０６ｂ’及び導電層１０７’をパターンニングする。このとき、抵抗変化領域１０６の上面及び底面並びに上部電極１０７の上面及び底面の中心が下部電極１０５の上面の中心からずれて配置される様にパターンニングを行う。これにより、第２の抵抗変化領域１０６ａの底面の一部が、屈曲部１０５２を被覆するように、下部電極１０５の連続する上面及び側面の一部と接し、第２の抵抗変化領域１０６ａの底面の他部が第１の層間絶縁層１０２の上面と接する構造が形成される。また、第２の抵抗変化領域１０６ａ及び第１の抵抗変化領域１０６ｂを下部電極１０５の上面の一部と上部電極１０７の下面で挟持した構造が形成される。
【０１２３】
最後に、図９（ｄ）に、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０及び第２の配線１１１を形成する工程の断面図を示す。この工程では、抵抗変化領域１０６及び上部電極１０７を被覆して、５００ｎｍ以上１０００ｎｍ以下の膜厚の絶縁層を形成した後、図３（ｂ）及び図３（ｃ）と同様の製造方法で、第２の層間絶縁層１０８、第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後、第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、不揮発性記憶素子４０が完成する。
【０１２４】
以上の製造方法とすることにより、本実施の形態４によれば、第２の抵抗変化領域１０６ａの底面の一部は、下部電極１０５の屈曲部１０５２を被覆することにより、下部電極１０５の屈曲部１０５２に電界が集中し、これにより、実施の形態１乃至３と同様、抵抗変化素子４５の初期化電圧が低減できる。さらに、第２の抵抗変化領域１０６ａの導電パスは、下部電極１０５の屈曲部１０５２を起点に形成されることから、導電パスの形成箇所が特定され、導電パスの形成箇所を起因とする初期化電圧や抵抗変化特性のばらつきが低減できる。よって、初期化電圧の低減と、初期化電圧及び抵抗変化特性のばらつき抑制とが両立でき、メモリの大容量化が可能な不揮発性記憶素子を提供することができる。
【０１２５】
また、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の表面の一部とが接する面の寸法（図８（ｂ）の平坦な電極上面Ｓ２の面積と図８（ａ）の電極側面Ｓ３の面積との合計）は、図９（ｃ）で示した抵抗変化素子４５のパターンニングで下部電極１０５の上面の中心と抵抗変化領域１０６の底面の中心とのずれ量を制御することにより容易に制御できる。つまり、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の表面の一部とが接する面の寸法は、抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面と上部電極１０７の底面とが接する面の寸法（図８（ｂ）の電極底面Ｓ１の面積）に比べて容易に小さくすることができる。
【０１２６】
（実施の形態５）
次に、本発明の実施の形態５に係る不揮発性記憶素子及びその製造方法について説明する。
【０１２７】
［構成］
図１０（ａ）は、本発明の実施の形態５に係る不揮発性記憶素子５０の断面図である。なお、図１０（ａ）は、１個の下部電極を共有する２個の抵抗変化領域と２個の上部電極とを有した不揮発性記憶素子を示している。図１０（ｂ）は、図１０（ａ）における２個の上部電極１０７ａ及び１０７ｂと下部電極１０５との関係を示した上面図（素子分離層１３５、上部電極１０７ａ及び１０７ｂ並びに下部電極１０５のみに着目した場合の上面図）である。図１０（ｂ）において、Ｓ１ａ及びＳ１ｂは抵抗変化素子５０を平面視したときの上部電極１０７ｂ及び１０７ａの上面(又は下面)を表す。Ｓ２ａ及びＳ２ｂは抵抗変化素子５０を平面視したときの上部電極１０７ｂまたは１０７ａの下面と下部電極１０５の上面とのそれぞれの重なり面を表す。Ｓ１０は抵抗変化素子５０を平面視したときの下部電極１０５の上面を表す。
【０１２８】
図１１は、図１０に記載の不揮発性記憶素子５０をアレイ状（３個×３個の配列）に配置した場合における隣接する複数の不揮発性記憶素子５０の関係を示した上面図（素子分離層１３５、上部電極１０７ａ及び１０７ｂ並びに下部電極１０５のみに着目した場合の上面図）である。
【０１２９】
図１２Ａ（ａ）は、本実施の形態に係る不揮発性記憶素子５０の断面図（図１１のＡ−Ａ’線において矢印の方向に見た断面図）である。図１２Ａ（ｂ）は、図１２Ａ（ａ）における上部電極１０７ａ及び１０７ｂと下部電極１０５との関係を表した上面図（素子分離層１３５、上部電極１０７ａ及び１０７ｂ並びに下部電極１０５のみに着目した場合の上面図）である。図１２Ｂは、本実施の形態に係る不揮発性記憶素子５０の断面図（図１１のＢ−Ｂ’線において矢印の方向に見た断面図）である。図１２Ｃは、本実施の形態に係る不揮発性記憶素子５０の断面図（図１１のＣ−Ｃ’線において矢印の方向に見た断面図）である。
【０１３０】
図１０（ａ）に示すように、本実施の形態に係る不揮発性記憶素子５０は、抵抗変化型の不揮発性記憶素子であり、基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトプラグ１０４、抵抗変化素子５５ａ及び５５ｂ、第２の層間絶縁層１０８、第２のコンタクトプラグ１１０ａ及び１１０ｂ、並びに第２の配線１１１ａ及び１１１ｂを備える。
【０１３１】
なお、本実施の形態において、不揮発性記憶素子５０を用いて実際のメモリセルを構成する場合、第１の配線１０１及び第２の配線１１１ａ又は１１１ｂのいずれか一方はスイッチ素子（ダイオードまたはトランジスタ）と接続されて、非選択時にはスイッチ素子がオフ状態となるよう設定される。また、スイッチ素子との接続においては、第１のコンタクトプラグ１０４並びに第２のコンタクトプラグ１１０ａ及び１１０ｂや第１の配線１０１並びに第２の配線１１１ａ及び１１１ｂ等を介さず直接に不揮発性記憶素子５０の下部電極１０５並びに上部電極１０７ａ及び１０７ｂと接続するような構成も可能である。
【０１３２】
基板１００は、シリコン（Ｓｉ）等で構成される半導体基板である。第１の配線１０１は、基板１００上に形成された配線である。第１の層間絶縁層１０２は、第１の配線１０１を覆うように基板１００上に形成され、例えば５００ｎｍ以上１０００ｎｍ以下の膜厚のシリコン酸化膜等で構成される層間絶縁層である。第１のコンタクトホール１０３は、この第１の層間絶縁層１０２を貫通して第１の配線１０１と電気的に接続するための、つまり第１のコンタクトプラグ１０４のための５０ｎｍφ以上３００ｎｍφ以下のコンタクトホールである。第１のコンタクトプラグ１０４は、第１のコンタクトホール１０３の内部にタングステンを主成分として埋め込まれた導体であり、第１の配線１０１の上面と接する。
【０１３３】
そして、抵抗変化素子５５ａ及び５５ｂは、第１のコンタクトホール１０３の開口で露出する第１のコンタクトプラグ１０４の上面を被覆し、かつ第１の層間絶縁層１０２と接するように第１の層間絶縁層１０２上に形成された貴金属（Ｐｔ、Ｉｒ、Ｐｄ等）等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の下部電極１０５と、下部電極１０５の側面を覆うように形成された５ｎｍ以上１００ｎｍ以下の膜厚のシリコン酸化膜等で構成される素子分離層（絶縁層）１３５と、２０ｎｍ以上１００ｎｍ以下の膜厚の抵抗変化領域１２６ａ及び１２６ｂと、窒化タンタル等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の上部電極１０７ａ及び１０７ｂとで構成される。第２の層間絶縁層１０８は、この抵抗変化素子５５ａ及び５５ｂを被覆する、５００ｎｍ以上１０００ｎｍ以下の膜厚のシリコン酸化膜等で構成される層間絶縁層である。第２のコンタクトホール１０９ａ及び１０９ｂは、この第２の層間絶縁層１０８を貫通して、上部電極１０７ａ及び１０７ｂと電気的に接続するための、つまり、第２のコンタクトプラグ１１０ａ及び１１０ｂのための５０ｎｍφ以上３００ｎｍφ以下のコンタクトホールである。第２のコンタクトプラグ１１０ａは、第２のコンタクトホール１０９ａの内部にタングステンを主成分として埋め込まれた導体であり、第２の配線１１１ａの下面及び上部電極１０７ａの上面と接する。第２のコンタクトプラグ１１０ｂは、第２のコンタクトホール１０９ｂの内部にタングステンを主成分として埋め込まれた導体であり、第２の配線１１１ｂの下面及び上部電極１０７ｂの上面と接する。第２の配線１１１ａ及び１１１ｂは、第２のコンタクトホール１０９ａ及び１０９ｂの開口で露出する第２のコンタクトプラグ１１０ａ及び１１０ｂの上面を被覆するように、第２の層間絶縁層１０８上に形成された配線である。第２の配線１１１ａは第２のコンタクトプラグ１１０ａと接続され、第２の配線１１１ｂは第２のコンタクトプラグ１１０ｂと接続される。
【０１３４】
なお、本実施の形態に係る不揮発性記憶素子５０は、少なくとも抵抗変化素子５５ａ及び５５ｂを備えるものであればよく、他の構成要素（基板１００、第１の配線１０１、第１のコンタクトホール１０３、第１のコンタクトプラグ１０４、第２の層間絶縁層１０８、第２のコンタクトホール１０９ａ及び１０９ｂ、第２のコンタクトプラグ１１０ａ及び１１０ｂ、第２の配線１１１ａ及び１１１ｂ）は必須ではない。
【０１３５】
また、下部電極１０５は、Ｉｒまたは膜厚１０ｎｍ以下のＰｔで構成されることが好ましい。この場合、下部電極１０５の表面に突起が発生して抵抗変化領域１０６の膜厚が部分的に薄くなることを抑え、抵抗変化素子５５ａ及び５５ｂの初期化電圧のばらつきを低減できる。
【０１３６】
ここで、抵抗変化領域１２６ａ、１２５ｂは、実施の形態１の抵抗変化領域１０６と同様であるため、説明を省略する。
【０１３７】
抵抗変化領域１２６ａ（第１の抵抗変化領域１０６ｂ）の上面は上部電極１０７ａと接している。抵抗変化領域１２６ａ（第２の抵抗変化領域１０６ａ）の底面の一部は下部電極１０５の上面（図１０（ｂ）の平坦な電極上面Ｓ１０）の一部（図１０（ｂ）の平坦な電極上面Ｓ２ｂ）と接し、抵抗変化領域１２６ａ（第２の抵抗変化領域１０６ａ）の底面の他部は第１の層間絶縁層１０２の上面と接している。同様に、抵抗変化領域１２６ｂ（第１の抵抗変化領域１０６ｄ）の上面は上部電極１０７ａと接している。抵抗変化領域１２６ｂ（第２の抵抗変化領域１０６ｃ）の底面の一部は下部電極１０５の上面（図１０（ｂ）の平坦な電極上面Ｓ１０）の一部（図１０（ｂ）の平坦な電極上面Ｓ２ａ）と接し、抵抗変化領域１２６ｂ（第２の抵抗変化領域１０６ｃ）の底面の他部は第１の層間絶縁層１０２の上面と接している。
【０１３８】
ここで、第１の抵抗変化領域１０６ｂの第１の遷移金属酸化物と第１の抵抗変化領域１０６ｄの第１の遷移金属酸化物の酸素不足度は等しく、第２の抵抗変化領域１０６ａの第２の遷移金属酸化物と第２の抵抗変化領域１０６ｃの第２の遷移金属酸化物の酸素不足度は等しい。また、第２の抵抗変化領域１０６ａ及び１０６ｃの第２の遷移金属酸化物の酸素不足度は、第１の抵抗変化領域１０６ｂ及び１０６ｄの第１の遷移金属酸化物の酸素不足度よりもそれぞれ小さい。第１の遷移金属酸化物及び第２の遷移金属酸化物の構成材料は実施の形態１に係る第１の遷移金属酸化物及び第２の遷移金属酸化物の構成材料と同じである。
【０１３９】
図１０（ａ）及び図１０（ｂ）に示される上部電極１０７ａ及び１０７ｂと下部電極１０５の構造から分かるように、第２の抵抗変化領域１０６ａ及び１０６ｃの底面の一部は、各々下部電極１０５の平坦な上面の一部と接し、第２の抵抗変化領域１０６ａ及び１０６ｃの底面の他部は、各々下部電極１０５の側面を覆う素子分離層１３５の表面の一部と、第１の層間絶縁層１０２の上面と接している。第１の抵抗変化領域１０６ｂ及び１０６ｃの上面は上部電極１０７ａ及び１０７ｂの底面と各々接している。
【０１４０】
以上の構成によれば、抵抗変化領域１２６ａ（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の上面の一部とが接する面の寸法（図１０（ｂ）の平坦な電極上面Ｓ２ｂの面積）は、抵抗変化領域１２６ａ（第１の抵抗変化領域１０６ｂ）の上面と上部電極１０７ａとが接する面の寸法（図１０（ｂ）の電極底面Ｓ１ｂの面積）に比べて小さくできる。同様に、抵抗変化領域１２６ｂ（第２の抵抗変化領域１０６ｃ）の底面の一部と下部電極１０５の上面の一部とが接する面の寸法（図１０（ｂ）の平坦な電極上面Ｓ２ａの面積）は、第１の抵抗変化領域１０６ｂの上面と上部電極１０７ｂとが接する面の寸法（図１０（ｂ）の電極底面Ｓ１ａの面積）に比べて小さくできる。従って、第１の抵抗変化領域１０６ｂ及び１０６ｄから第２の抵抗変化領域１０６ａ及び１０６ｃへ流れる電流の密度が増加し、第２の抵抗変化領域１０６ａ及び１０６ｃの導電パスが容易に形成され、抵抗変化素子５５ａ及び５５ｂの初期化電圧が減少し、低電圧動作が可能な大容量メモリを提供できる。さらに、抵抗変化領域１２６ａ（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の上面の一部とが接する面の寸法（図１０（ｂ）の平坦な電極上面Ｓ２ｂの面積）は、下部電極１０５の上面の寸法（図１０（ｂ）の平坦な電極上面Ｓ１０の面積）の１／２より小さい。同様に、抵抗変化領域１２６ｂ（第２の抵抗変化領域１０６ｃ）の底面の一部と下部電極１０５の上面の一部とが接する面の寸法（図１０（ｂ）の平坦な電極上面Ｓ２ａの面積）は、下部電極１０５の上面の寸法（図１０（ｂ）の平坦な電極上面Ｓ１０の面積）の１／２より小さい。これにより、抵抗変化素子５５ａと抵抗変化素子５５ｂとを下部電極１０５上で接触させずに分離でき、抵抗変化素子５５ａと抵抗変化素子５５ｂの不良を防止できることから、歩留まりが向上する。
【０１４１】
さらに、素子内に２つの抵抗変化素子５５ａ及び５５ｂを有する不揮発性記憶素子５０を提供することが可能となり、素子の記憶容量を２倍にすることでき、大容量メモリを提供することができる。
【０１４２】
なお、本実施の形態５においても、上述した実施の形態１と同様に、抵抗変化層１２６ａを構成する第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとの積層の順序を逆にしてもよい。すなわち、図１０、図１２Ａに示す構成において、第１の抵抗変化領域１０６ｂの底面の一部が下部電極１０５の表面の一部と接し、第２の抵抗変化領域１０６ａの上面が上部電極１０７と接するように構成してもかまわない。この構成によっても、実施の形態１の変形例（図１Ｂ）と同様の作用効果が得られる。
【０１４３】
図１１及び図１２Ａから図１２Ｃに示すように、本実施の形態に係る不揮発性記憶素子５０をアレイ状（３×３配置）に配置した場合、不揮発性記憶素子５０の抵抗変化領域１２６ａ及び１２６ｂ並びに上部電極１０７ａ及び１０７ｂは、隣接する不揮発性記憶素子５０との間で共有されている。これにより、不揮発性記憶素子５０間を分離する必要がなく、隣接する不揮発性記憶素子５０を最も効率的に配置することが可能となり、単位面積あたりの抵抗変化素子数が増加し、メモリの大容量化を図ることができる。
【０１４４】
なお、図１０、図１１、及び図１２Ａから図１２Ｃでは、素子内に２つの抵抗変化素子を有した不揮発性記憶素子５０を示したが、素子内に形成する抵抗変化素子の個数は３つ以上でもかまわない。不揮発性記憶素子内に３つ以上の抵抗変化素子を形成する場合を図１３及び図１４に示す。
【０１４５】
図１３は、１個の下部電極１０５と４個の上部電極１０７ａから１０７ｄとの関係を示した上面図（素子分離層１３５、上部電極１０７ａから１０７ｄ及び下部電極１０５のみに着目した場合の上面図）である。図１３は、１個の下部電極１０５を共有する４個の抵抗変化領域と４個の上部電極１０７ａから１０７ｄとを有した不揮発性記憶素子５２を示している。
【０１４６】
図１４は、図１３に記載の４個の抵抗変化領域と４個の上部電極１０７ａから１０７ｄとを有した不揮発性記憶素子５２をアレイ状（３個×３個の配列）に配置した場合における隣接する複数の不揮発性記憶素子５２の関係を示した上面図（素子分離層１３５、上部電極１０７ａから１０７ｄ及び下部電極１０５のみに着目した場合の上面図）である。このとき、図１４のＡ−Ａ’線における断面図は図１２Ａと同様のものとなり、図１４のＢ−Ｂ’線における断面図は図１２Ｂと同様のものとなる。
【０１４７】
図１３及び図１４の不揮発性記憶素子５２は、図１０から図１２Ｃに記載の不揮発性記憶素子５０に比べ、単位面積あたりの記憶容量を更に２倍にすることが可能となる。また、抵抗変化領域及び上部電極１０７ａから１０７ｄが、隣接する不揮発性記憶素子５２との間で共有されることにより、不揮発性記憶素子５２間を分離する必要がなく、隣接する不揮発性記憶素子５２を最も効率的に配置することが可能となり、単位面積あたりの抵抗変化素子数が増加し、安価で大容量なメモリを提供できる。
【０１４８】
なお、本実施の形態では、素子内に２つ又は４つの抵抗変化素子（抵抗変化領域及び上部電極）を有した不揮発性記憶素子を示したが、素子内に形成する抵抗変化素子の個数はＮ（２つ以上の整数）個でもかまわない。この場合、不揮発性記憶素子は、１つの下部電極と、Ｎ個の上部電極と、下部電極と上部電極との間に介在し、上部電極と下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化するＮ個の抵抗変化領域とを備える。そして、各々の抵抗変化領域は積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、各々の抵抗変化領域の上面が別々の上部電極と接続され、各々の抵抗変化領域の底面が下部電極及び第１の層間絶縁層と接し、各々の抵抗変化領域の底面と下部電極との接する面の面積は、各々の抵抗変化領域の上面と上部電極との接する面の面積より小さい。また、各々の抵抗変化領域の底面は、下部電極の平坦な上面と接する。また、各々の抵抗変化領域の底面と下部電極の上面とが接する面の面積は、下部電極の上面の面積の１／Ｎより小さい。また、第２の抵抗変化領域は下部電極及び絶縁層と接し、第１の抵抗変化領域は上部電極と接する。
【０１４９】
また、本実施の形態では、素子内の各抵抗変化素子は実施の形態１から４の構造を有してもよい。例えば、素子内の各抵抗変化素子が実施の形態４の構造を有する場合、各々の抵抗変化領域の底面は下部電極の屈曲部を被覆する。また、素子内の各抵抗変化素子が実施の形態３の構造を有する場合、各々の抵抗変化領域の底面と下部電極の上面との間には絶縁層が介在し、各々の抵抗変化領域の底面は下部電極と下部電極の側面でのみ接し、各々の抵抗変化領域の底面と下部電極の側面とが接する面の面積は下部電極の側面の面積の１／Ｎより小さくなる。
【０１５０】
［製造方法］
図１５（ａ）から図１５（ｄ）は本実施の形態に係る不揮発性記憶素子５０の要部の製造方法を示す断面図である。これらを用いて、本実施の形態に係る不揮発性記憶素子５０の要部の製造方法について説明する。なお、図１５（ａ）以前の工程は、図３（ａ）から図３（ｆ）の工程と同様であるので、その説明を省略する。
【０１５１】
まず、図１５（ａ）に、下部電極１０５及び素子分離層１３５を形成する工程の断面図を示す。この工程において、マスクを用いて導電層をパターンニングすることにより下部電極１０５を形成する。その後、シリコン酸化膜等で構成される１０ｎｍ以上２００ｎｍ以下の膜厚からなる、後に素子分離層１３５となる絶縁層を形成し、等方性エッチングによりこの絶縁層の一部を除去して下部電極１０５の側面上に素子分離層１３５を形成する。なお、素子分離層１３５の形成では、トランジスタ素子を形成する際に用いられるサイドウォールの形成方法を適用したが、下部電極１０５を形成後、下部電極１０５の側面部のみを酸化して素子分離層１３５を形成してもかまわない。
【０１５２】
次に、図１５（ｂ）に、下部電極１０５上に第１の遷移金属酸化物１０６ｂ’、第２の遷移金属酸化物１０６ａ’及び導電層１０７’を形成する工程の断面図を示す。この工程において、第１の層間絶縁層１０２、下部電極１０５及び素子分離層１３５上に、後に第２の抵抗変化領域１０６ａ及び１０６ｃとなる第２の遷移金属酸化物１０６ａ’を形成する。第２の遷移金属酸化物１０６ａ’は、例えばＴａＯｙであり、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’と積層して抵抗変化を起こすのに有効な第２の遷移金属酸化物１０６ａ’の酸素含有率は、６８ａｔｍ％以上（第２の遷移金属酸化物１０６ａ’が例えばＴａＯｙの時のｙの値は、２．１以上）、抵抗率は１Ｅ＋７ｍΩ・ｃｍ以上、膜厚は３ｎｍ以上１０ｎｍ以下である。続いて、第２の遷移金属酸化物１０６ａ’上に、後に第１の抵抗変化領域１０６ｂ及び１０６ｄとなる第１の遷移金属酸化物１０６ｂ’を形成する。第２の遷移金属酸化物１０６ａ’と同様に、第１の遷移金属酸化物１０６ｂ’は、例えばＴａＯｘであり、その場合タンタルターゲットを酸素ガス雰囲気中でスパッタリングする、いわゆる反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’は、第２の遷移金属酸化物１０６ａ’と積層されて抵抗変化を起こすのに有効な酸素含有率は、５５ａｔｍ％以上６５ａｔｍ％以下（第１の遷移金属酸化物１０６ｂ’が例えばＴａＯｘの時のｘの値は、１．２２以上１．８６以下）、抵抗率は１ｍΩ・ｃｍ以上５０ｍΩ・ｃｍ以下、膜厚は２０ｎｍ以上１００ｎｍ以下である。続いて、上部電極１０７ａ及び１０７ｂとなるタンタル窒化物等で構成される２０ｎｍ以上１００ｎｍ以下の膜厚の導電層１０７’をスパッタ法で第１の遷移金属酸化物１０６ｂ’上に形成する。
【０１５３】
次に、図１５（ｃ）に示すように、抵抗変化素子５５ａ及び５５ｂを形成する工程、つまり、下部電極１０５上に、第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとを積層して構成される抵抗変化領域１２６ａと、第１の抵抗変化領域１０６ｄと第２の抵抗変化領域１０６ｃとを積層して構成される抵抗変化領域１２６ｂと、抵抗変化領域１２６ａ上の上部電極１０７ａと、抵抗変化領域１２６ｂ上の上部電極１０７ｂとを形成する工程の断面図を示す。この工程において、マスクを用いて、第２の遷移金属酸化物１０６ａ’、第１の遷移金属酸化物１０６ｂ’及び導電層１０７’をパターンニングする。このとき、抵抗変化領域１２６ａの上面及び底面並びに上部電極１０７ａの上面及び底面の中心が下部電極１０５の上面の中心からずれて配置される様にパターンニングを行う。同時に、抵抗変化領域１２６ｂの上面及び底面並びに上部電極１０７ｂの上面及び底面の中心が下部電極１０５の上面の中心からずれて配置される様にパターンニングを行う。これにより、第２の抵抗変化領域１０６ａ及び１０６ｃの各底面の一部が下部電極１０５の上面の一部と接し、第２の抵抗変化領域１０６ａ及び１０６ｃの各底面の他部が第１の層間絶縁層１０２の上面と接する構造が形成される。また、下部電極１０５の一部と上部電極１０７ａとが第２の抵抗変化領域１０６ａと第１の抵抗変化領域１０６ｂとを挟持した構造となる抵抗変化素子５５ａが形成される。同時に、下部電極１０５の一部と上部電極１０７ｂとが第２の抵抗変化領域１０６ｃと第１の抵抗変化領域１０６ｄとを挟持した構造となる抵抗変化素子５５ｂが形成される。
【０１５４】
最後に、図１５（ｄ）に、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０及び第２の配線１１１を形成する工程の断面図を示す。この工程では、抵抗変化領域１２６ａ及び１２６ｂ並びに上部電極１０７ａ及び１０７ｂを被覆するように、５００ｎｍ以上１０００ｎｍ以下の膜厚の絶縁層を形成し、図３（ｂ）及び図３（ｃ）と同様の製造方法で、第２の層間絶縁層１０８、第２のコンタクトホール１０９ａ及び１０９ｂ並びに第２のコンタクトプラグ１１０ａ及び１１０ｂを形成する。その後、第２のコンタクトプラグ１１０ａ及び１１０ｂを被覆するように、第２の配線１１１ａ及び１１１ｂを形成して、不揮発性記憶素子５０が完成する。
【０１５５】
以上の製造方法とすることにより、素子内に２つの抵抗変化素子５５ａ及び５５ｂを有する不揮発性記憶素子５０を形成することが可能であり、１つの不揮発性記憶素子あたりの記憶容量を２倍にすることができ、大容量化が可能なメモリを提供できる。
【０１５６】
（実施の形態６）
次に、本発明の実施の形態６に係る不揮発性記憶装置について説明する。
【０１５７】
［構成]
図１６は、本発明の実施の形態６に係る不揮発性記憶装置４００の構成を示すブロック図である。
【０１５８】
この不揮発性記憶装置４００は、実施の形態１から５のいずれかにおける不揮発性記憶素子（図１６では可変抵抗の記号で表現されている素子Ｒ１１からＲ３４）を記憶素子として有する不揮発性記憶装置であり、基板上にメモリ本体部４０１を備えている。このメモリ本体部４０１は、マトリクス状に配置された複数の１Ｔ１Ｒ型の（１つの記憶素子と１つのトランジスタを直列に接続した）メモリセルを有するメモリセルアレイ４０２と、行選択回路４０８と、ワード線ドライバＷＬＤ及びソース線ドライバＳＬＤから構成される行ドライバ４０７と、列選択回路４０３と、情報の書き込みを行うための書き込み回路４０６と、選択ビット線に流れる電流量を検出し、データ「１」又は「０」の判別を行うセンスアンプ４０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路４０５と、を具備している。
【０１５９】
また、この不揮発性記憶装置４００は、書き込み用電源４１１として低抵抗（ＬＲ）化用電源４１２及び高抵抗（ＨＲ）化用電源４１３を備えている。ここで低抵抗（ＬＲ）化とは、不揮発性記憶素子（より厳密には、不揮発性記憶素子が有する抵抗変化素子）を高抵抗状態から低抵抗状態へ移行させることを意味し、高抵抗（ＨＲ）化とは、不揮発性記憶素子（より厳密には、不揮発性記憶素子が有する抵抗変化素子）を低抵抗状態から高抵抗状態へ移行させることを意味している。ＬＲ化用電源４１２の出力Ｖ２は行ドライバ４０７に供給され、ＨＲ化用電源４１３の出力Ｖ１は書き込み回路４０６に供給される。
【０１６０】
さらに、この不揮発性記憶装置４００は、外部から入力されるアドレス信号を受け取るアドレス入力回路４０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部４０１の動作を制御する制御回路４１０とを備えている。
【０１６１】
メモリセルアレイ４０２は、不揮発性記憶素子とスイッチ素子の一例であるトランジスタとが直列に接続されて構成される１Ｔ１Ｒ型メモリセルが複数個、２次元状に配置されてなるものである。メモリセルアレイ４０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…間に設けられたソース線ＳＬ０，ＳＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のＮＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ３１，Ｎ３２，Ｎ３３，…（以下、「トランジスタＮ１１，Ｎ１２，…」と表す）と、トランジスタＮ１１，Ｎ１２，…と１対１に直列接続された複数の不揮発性記憶素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ２１，Ｒ２２，Ｒ２３，Ｒ３１，Ｒ３２，Ｒ３３、・・・（以下、「不揮発性記憶素子Ｒ１１，Ｒ１２，…」と表す）とを備えている。これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…、ソース線ＳＬ０，ＳＬ０２，…、トランジスタＮ１１，Ｎ１２，…、及び不揮発性記憶素子Ｒ１１，Ｒ１２，…のそれぞれによって、マトリクス状に配置された複数の１Ｔ１Ｒ型のメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２，Ｍ３３，…（以下、「メモリセルＭ１１，Ｍ１２，…」と表す）が構成されている。
【０１６２】
なお、上記の構成例では、ソース線（プレート線）はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、ソース線は、プレート線として接続されるトランジスタに共通の電位を与える構成としているが、行ドライバ４０７と同様の構成のソース線選択回路／ドライバを有し、選択されたソース線と非選択のソース線を異なる電圧（極性も含む）で駆動する構成としてもよい。
【０１６３】
図１６に示すように、トランジスタＮ１１，Ｎ２１，Ｎ３１，…のゲートはワード線ＷＬ０に、トランジスタＮ１２，Ｎ２２，Ｎ３２，…のゲートはワード線ＷＬ１に、トランジスタＮ１３，Ｎ２３，Ｎ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。また、トランジスタＮ１１，Ｎ２１，Ｎ３１，…及びトランジスタＮ１２，Ｎ２２，Ｎ３２，…は互いに共通接続されてソース線ＳＬ０に接続され、トランジスタＮ１３，Ｎ２３，Ｎ３３，…及びトランジスタＮ１４，Ｎ２４，Ｎ３４，…は同じく互いに共通接続されてソース線ＳＬ２に接続されている。
【０１６４】
また、不揮発性記憶素子Ｒ１１，Ｒ１２，Ｒ１３，…の一方の端子はビット線ＢＬ０に、不揮発性記憶素子Ｒ２１，Ｒ２２，Ｒ２３，…の一方の端子はビット線ＢＬ１にそれぞれ接続されている。同様にして、不揮発性記憶素子Ｒ３１，Ｒ３２，Ｒ３３，…の一方の端子はビット線ＢＬ２に接続されている。
【０１６５】
なお、不揮発性記憶素子Ｒ１１，Ｒ１２，…は、それぞれ実施の形態１から５のいずれかにおける不揮発性記憶素子である。また、図１６では、不揮発性記憶素子Ｒ１１，Ｒ１２，…は、可変抵抗の記号で表現されている。その可変抵抗の記号における矢印の向きは、その向きに（矢印の後端を基準に矢印の先端への向きに）正の電圧が印加されたときに、その不揮発性記憶素子が低抵抗状態から高抵抗状態に変化することを示している。不揮発性記憶素子Ｒ１１，Ｒ１２，…では、第２の抵抗変化領域（図１６の矢印の後端に対応する領域）１０６ａ又は１０６ｃを基準に第１の抵抗変化領域（図１６の矢印の先端に対応する領域）１０６ｂ又は１０６ｄに対して正の電圧が印加されたときに、その電圧印加された不揮発性記憶素子Ｒ１１，Ｒ１２，…が低抵抗状態から高抵抗状態に変化する。
【０１６６】
アドレス入力回路４０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路４０８へ出力するとともに、列アドレス信号を列選択回路４０３へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１，Ｍ１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じくアドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。なお、これら行選択回路４０８及び列選択回路４０３は、メモリセルアレイ４０２が具備する複数のメモリセルＭ１１，Ｍ１２，…等の中から少なくとも一つのメモリセルを構成するトランジスタＮ１１，Ｎ１２，…等のゲートに電圧パルスを印加することで、少なくとも一つのメモリセルを選択する本発明に係る選択回路の一例である。言い換えると、行選択回路４０８及び列選択回路４０３は、メモリセルアレイ４０２が具備する複数のメモリセルＭ１１，Ｍ１２，…の中から少なくとも一つのメモリセルを構成するスイッチ素子をオンさせることで、少なくとも一つのメモリセルを選択する本発明に係る選択回路の一例である。
【０１６７】
制御回路４１０は、情報の書き込みサイクルにおいては、データ入出力回路４０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路４０６へ出力する。他方、情報の読み出しサイクルにおいて、制御回路４１０は、データ入出力回路４０５に入力された入力データＤｉｎに応じて、読み出し動作を指示する読み出し信号をセンスアンプ４０４へ出力する。
【０１６８】
行選択回路４０８は、アドレス入力回路４０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちのいずれかを選択する。行ドライバ４０７は、行選択回路４０８の出力信号に基づいて、行選択回路４０８によって選択されたワード線に対して所定の選択ワード線電圧を印加し、非選択のワード線に対して所定の非選択ワード線電圧を印加する。
【０１６９】
同様に、行選択回路４０８は、アドレス入力回路４０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のソース線ＳＬ０，ＳＬ２，…のうちのいずれかを選択する。行ドライバ４０７は、行選択回路４０８の出力信号に基づいて、行選択回路４０８によって選択されたソース線に対して所定の選択ソース線電圧を印加し、非選択のソース線に対して所定の非選択ソース線電圧を印加する。
【０１７０】
また、列選択回路４０３は、アドレス入力回路４０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちのいずれかを選択し、その選択されたビット線に対して、所定の選択ビット線電圧を印加し、非選択のビット線に対して所定の非選択ビット線電圧を印加する。また、書き込みの場合、所定の選択ビット線電圧または所定の選択ソース線電圧としては書き込み用電圧が、読み出しの場合、所定の選択ビット線電圧または所定の選択ソース線電圧としては読み出し用電圧が印加される。読み出し用電圧は、記憶素子の両端に印加しても抵抗変化が起こらず、かつ読み出し電流が十分大きいような電圧が用いられる。
【０１７１】
書き込み回路４０６は、行選択回路４０８及び列選択回路４０３で選択されたメモリセルを構成するトランジスタを介して当該メモリセルを構成する不揮発性記憶素子に書き込み用の電圧パルスを印加する回路である。書き込み回路４０６は、制御回路４１０から出力された書き込み信号を受け取った場合、列選択回路４０３に対し、選択されたビット線に対する書き込み用電圧の印加を指示する信号を出力する。なお、「書き込み」には、不揮発性記憶素子を高抵抗状態から低抵抗状態に変化させる低抵抗化（ＬＲ化）書き込み（「０」書き込み）と、その逆に、不揮発性記憶素子を低抵抗状態から高抵抗状態に変化させる高抵抗化（ＨＲ化）書き込み（「１」書き込み）とが含まれる。
【０１７２】
また、センスアンプ４０４は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行う。言い換えると、センスアンプ４０４は、行選択回路４０８及び列選択回路４０３で選択されたメモリセルを構成する不揮発性記憶素子に流れる電流量を検出することで、当該不揮発性記憶素子に記憶されていたデータの判別を行う。その結果得られた出力データＤｏｕｔは、データ入出力回路４０５を介して、外部回路へ出力される。
【０１７３】
［動作］
次に、以上のように構成された不揮発性記憶装置４００の動作について、情報を書き込む場合の書き込みサイクルと情報を読み出す場合の読み出しサイクルとに分けて説明する。
【０１７４】
図１７Ａから図１７Ｃは、本実施の形態に係る不揮発性記憶装置４００の動作例を示すタイミングチャートである。なお、図１７Ａから図１７Ｃでは、抵抗変化領域が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てると定義して、その動作例を説明する。また、以下の説明では、図１６におけるメモリセルＭ１１が選択されたものとし、当該選択されたメモリセルＭ１１について情報の書き込み及び読み出しをする場合のみについて示すが、他のメモリセルが選択された場合も同様である。また、図１７Ａから図１７Ｃにおいて、電圧Ｖ１及びＶ２はそれぞれＨＲ化用電源４１３及びＬＲ化用電源４１２で発生される電圧であり、また、電圧Ｖｒｅａｄはセンスアンプ４０４で発生される読み出し用電圧、電圧ＶＤＤは不揮発性記憶装置４００に供給される電源電圧である。
【０１７５】
図１７Ａに示すメモリセルＭ１１に対する情報「０」書き込みサイクルにおいては、最初に、列選択回路４０３及び行選択回路４０８は、それぞれ、選択ビット線ＢＬ０及びソース線ＳＬ０を電圧Ｖ２（例えば２．２Ｖ）に設定する。このとき、行選択回路４０８は行ドライバ４０７を介して電圧を設定する。次に、行選択回路４０８は、行ドライバ４０７を介して、選択するワード線ＷＬ０を電圧ＶＤＤ（例えば２．２Ｖ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、書き込み回路４０６は、列選択回路４０３を介して、選択ビット線ＢＬ０を所定期間だけ電圧０Ｖに設定し、その後再度電圧Ｖ２に設定することで、書き込み用の電圧パルスを出力する。この段階で、不揮発性記憶素子の下部電極と上部電極との間に書き込み用電圧が印加され、不揮発性記憶素子Ｒ１１が高抵抗状態から低抵抗状態へ移行する。その後、行選択回路４０８は、行ドライバ４０７を介して、ワード線ＷＬ０を電圧０Ｖに設定し、ＮＭＯＳトランジスタＮ１１をオフして、情報「０」の書き込みが完了する。
【０１７６】
また、図１７Ｂに示すメモリセルＭ１１に対する情報「１」書き込みサイクルにおいては、最初に、列選択回路４０３及び行選択回路４０８は、それぞれ、選択ビット線ＢＬ０及びソース線ＳＬ０を電圧０Ｖに設定する。このとき、行選択回路４０８は行ドライバ４０７を介して電圧を設定する。次に、行選択回路４０８は、行ドライバ４０７を介して、選択するワード線ＷＬ０を電圧ＶＤＤ（例えば２．２Ｖ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、書き込み回路４０６は、列選択回路４０３を介して、選択ビット線ＢＬ０を所定期間だけ電圧Ｖ１（例えば２．２Ｖ）に設定し、再度電圧０Ｖに設定する。この段階で、不揮発性記憶素子の下部電極と上部電極との間に書き込み用電圧が印加され、不揮発性記憶素子Ｒ１１が低抵抗状態から高抵抗状態へ移行する。その後、行選択回路４０８は、行ドライバ４０７を介して、ワード線ＷＬ０を電圧０Ｖに設定し、ＮＭＯＳトランジスタＮ１１をオフして、情報「１」の書き込みが完了する。
【０１７７】
また、図１７Ｃに示すメモリセルＭ１１に対する情報の読み出しサイクルにおいては、最初に、列選択回路４０３及び行選択回路４０８は、それぞれ、選択ビット線ＢＬ０及びソース線ＳＬ０を電圧０Ｖに設定する。このとき、行選択回路４０８は行ドライバ４０７を介して電圧を設定する。次に、行選択回路４０８は、行ドライバ４０７を介して、選択するワード線ＷＬ０を電圧ＶＤＤに設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、センスアンプ４０４は、列選択回路４０３を介して、選択ビット線ＢＬ０を所定期間だけ読出し電圧Ｖｒｅａｄに設定し、選択メモリセルＭ１１に流れる電流値を検出することで、情報「０」又は情報「１」の判別を行う。その後、行選択回路４０８は、行ドライバ４０７を介して、ワード線ＷＬ０を電圧０Ｖに設定し、ＮＭＯＳトランジスタＮ１１をオフして、情報の読み出し動作を完了する。
【０１７８】
以上、本発明に係る不揮発性記憶素子及びその製造方法並びに不揮発性記憶装置について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。こられの実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、これらの実施の形態における構成要素を任意に組み合わせて実現される形態も本発明に含まれる。
【０１７９】
図１６の１Ｔ１Ｒ型不揮発性記憶装置において、メモリセルのトランジスタと記憶素子の接続関係は逆であってもよい。また、センスアンプは、容量を備え、記憶素子とのＲＣ回路の時定数を計測するものでもよい。
【０１８０】
また、実施の形態６では、１Ｔ１Ｒ型の不揮発性記憶装置で説明したが、トランジスタの代わりにダイオードを接続し（その場合、ソース線は無し）、選択ビット線と選択ワード線との間に印加される電圧、及び非選択ビット線と非選択ワード線との間に印加される電圧を適宜設定することによってダイオードを選択メモリセルのみオンさせ、不揮発性記憶素子への書き込み及び読み出しを行う１Ｄ１Ｒ型の不揮発性記憶装置であってもよい。
【産業上の利用可能性】
【０１８１】
本発明の不揮発性記憶素子は、電極に小さな突起が存在しない抵抗変化型の不揮発性記憶素子であって、抵抗変化領域の底面の一部と下部電極の一部との接する面の面積を、抵抗変化領域の上面と上部電極との接する面の面積より小さくでき、抵抗変化領域の導電パスを容易に形成し、初期化電圧が低減でき、素子が低電圧で動作するという効果を有し、かつ抵抗変化領域の導電パスの形成箇所を絞ることにより、初期化電圧及び抵抗変化特性のばらつきが低減し、抵抗変化型の不揮発性記憶素子を用いたＲｅＲＡＭ等の記憶装置として、例えば、携帯型情報機器及び情報家電等の電子機器等のメモリ素子として、有効である。
【符号の説明】
【０１８２】
１０、２０、３０、４０、５０、５２ 不揮発性記憶素子
１５、２５、３５、４５、５５ａ、５５ｂ 抵抗変化素子
１００ 基板
１０１ 第１の配線
１０２ 第１の層間絶縁層
１０３ 第１のコンタクトホール
１０４ 第１のコンタクトプラグ
１０４’、１０５’、１０７’ 導電層
１０５、３０１ａ、３０１ｂ 下部電極
１０６、１２６ａ、１２６ｂ 抵抗変化領域
１０６ａ、１０６ｃ、３０３ａ、３０３ｂ 第２の抵抗変化領域
１０６ｂ、１０６ｄ、３０２ａ、３０２ｂ 第１の抵抗変化領域
１０６ａ’ 第２の遷移金属酸化物
１０６ｂ’ 第１の遷移金属酸化物
１０７、１０７ａ、１０７ｂ、３０４ａ、３０４ｂ 上部電極
１０８、１２８ 第２の層間絶縁層
１０９、１０９ａ、１０９ｂ 第２のコンタクトホール
１１０、１１０ａ、１１０ｂ 第２のコンタクトプラグ
１１１、１１１ａ、１１１ｂ 第２の配線
１２５、１３５ 素子分離層
１２５’ 絶縁層
１３８ 第３の層間絶縁層
４００ 不揮発性記憶装置
４０１ メモリ本体部
４０２ メモリセルアレイ
４０３ 列選択回路
４０４ センスアンプ
４０５ データ入出力回路
４０６ 書き込み回路
４０７ 行ドライバ
４０８ 行選択回路
４０９ アドレス入力回路
４１０ 制御回路
４１１ 書き込み用電源
４１２ ＬＲ化用電源
４１３ ＨＲ化用電源
１０５２ 屈曲部
【技術分野】
【０００１】
本発明は、電圧パルスの印加により、抵抗値が変化する抵抗変化型の不揮発性記憶素子及びその製造方法並びに不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリの用途が急速に拡大している。更に、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリに用いられる、いわゆる抵抗変化素子を用いた抵抗変化型の不揮発性記憶素子の研究開発が進んでいる。ここで、抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した情報を、不揮発的に記憶することが可能な素子のことをいう。
【０００３】
この抵抗変化素子の一例として、酸素不足度の異なる遷移金属酸化物を積層して抵抗変化領域に用いた素子が提案されている。例えば、特許文献１においては、酸素不足度の小さい抵抗変化領域と接触する電極界面に酸化・還元反応を選択的に発生させ、抵抗変化を安定化することが開示されている。
【０００４】
上記した従来の抵抗変化素子は、下部電極と抵抗変化領域と上部電極とを有して構成され、この抵抗変化素子が二次元的もしくは三次元的に配置されて、メモリアレイが構成されている。各々の抵抗変化素子においては、抵抗変化領域は第１の抵抗変化領域と第２の抵抗変化領域との積層構造からなり、かつ第１及び第２の抵抗変化領域は同種の遷移金属酸化物で構成される。第２の抵抗変化領域を構成する遷移金属酸化物の酸素不足度は、第１の抵抗変化領域を構成する遷移金属酸化物の酸素不足度より小さい。このような構造とすることで、抵抗変化素子に電圧を印加した場合には、酸素不足度が小さく、より高い抵抗値を示す第２の抵抗変化領域にほとんどの電圧が印加されることになる。また、第２の抵抗変化領域と上部電極との界面近傍には、反応に寄与できる酸素イオンも豊富に存在する。よって、上部電極と第２の抵抗変化領域との界面で、選択的に酸化・還元の反応が起こり、安定に抵抗変化を実現することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００８／１４９４８４号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
第２の抵抗変化領域を構成する遷移金属酸化物は、通常は形成直後は絶縁体に近い超高抵抗状態であることから、抵抗値をパルス変化させるためには、抵抗変化素子の初期化を行い、高抵抗状態と低抵抗状態とに可逆的に遷移可能な導電パスを第２の抵抗変化領域に形成する必要がある。なお、「初期化」とは、製造後の抵抗変化素子、あるいは、抵抗変化型の不揮発性記憶素子を、印加する電圧（あるいは、印加する電圧の極性）に応じて高抵抗状態と低抵抗状態とを可逆的に遷移できる状態に変化させる処理であり、具体的には、極めて高い抵抗値をもつ製造後の抵抗変化素子、あるいは、抵抗変化型の不揮発性記憶素子に対して、書き込み電圧よりも大きな電圧を印加することである。この初期化により、抵抗変化素子、あるいは、抵抗変化型の不揮発性記憶素子は、高抵抗状態と低抵抗状態とを可逆的に遷移できる状態になるとともに、その抵抗値が下がる。
【０００７】
抵抗変化型の不揮発性記憶素子の製造プロセスにおいては、銅やアルミニウム等で構成される電極配線の形成等に約４００℃の加熱工程が存在する。このような加熱工程は、上部電極及び下部電極から抵抗変化領域（抵抗変化層）側に向かって電極材料の小さな突起（ｈｉｌｌｏｃｋ）を発生させることが、発明者らの実験によって判明している。電極材料に小さな突起が発生した場合、抵抗変化領域に生じる導電パスは、突起を起点として発生する。これは、抵抗変化領域側へ発生する突起によって、遷移金属酸化物（抵抗変化領域）の膜厚が部分的に薄くなっているためである。また、抵抗変化素子の初期の絶縁状態（初期抵抗値）は、遷移金属酸化物（抵抗変化領域）の膜厚だけでなく、突起の形状、サイズ、密度によって変動するため、突起の存在は抵抗変化素子の初期の超高抵抗状態や初期化後の導電パスの状態のばらつきを増加させる。更に、突起の形状、サイズ、密度は、電極材料や膜ストレス、温度等のプロセス要因に強く依存する為、その制御は非常に困難と言える。以上のことから、抵抗変化素子の初期抵抗値（初期化前の抵抗値）及び初期化後の導電パスの状態を安定させる為には、電極に小さな突起を発生させない事が望ましい。
【０００８】
抵抗変化素子の電極材料には、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）等が用いられている。特に、Ｉｒの熱膨張係数（ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ）は６．４Ｅ−６（℃−１）であり、Ｐｔの熱膨張係数８．８Ｅ−６（℃−１）より小さい。また、Ｉｒのヤング率は５２９Ｅ＋９（Ｎ／ｍ２）であり、Ｐｔのヤング率１５２Ｅ＋９（Ｎ／ｍ２）より大きい。なお、「Ｅ＋ｎ」は「×１０＋ｎ」を意味する。これらの物理特性からＩｒはＰｔに比べ、ストレスによる塑性変形が生じ難いため、Ｉｒで構成される電極では突起の発生がない。また、ＰｔあるいはＰｄを電極に用いた場合、膜厚を１０ｎｍ以下にすれば膜の機械的ストレスが緩和され、Ｉｒで構成される電極と同等の特性が得られ、電極に小さな突起を発生させることがない。
【０００９】
図１８Ａ及び図１８Ｂは、発明者らの実験によって得られた、抵抗変化素子の電極の突起に関するＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像を示す図である。
【００１０】
図１８ＡにＰｔを電極材料に用いた場合の抵抗変化素子の断面のＴＥＭ像を示す。下部電極３０１ａ上に第１の抵抗変化領域３０２ａ、第２の抵抗変化領域３０３ａ及び上部電極３０４ａが順次積層されている。上部電極３０４ａの小さな突起によって、第２の抵抗変化領域３０３ａが部分的に薄くなっていることが明らかである。一方、図１８Ｂは、Ｉｒを電極材料に用いた場合の抵抗変化素子の断面のＴＥＭ像を示す。下部電極３０１ｂ上に第１の抵抗変化領域３０２ｂ、第２の抵抗変化領域３０３ｂ及び上部電極３０４ｂが順次積層されている。第２の抵抗変化領域３０３ｂの膜厚は均一であり、上部電極３０４ｂに小さな突起が発生していない事がわかる。電極に小さな突起が発生しない場合、抵抗変化素子の初期抵抗値は、遷移金属酸化物（抵抗変化領域）の膜厚で制御が可能となるため、抵抗変化素子の初期抵抗値のばらつきも大幅に改善される。しかしながら、電極に小さな突起が無い場合、遷移金属酸化物（抵抗変化領域）の膜厚が部分的に薄くなる箇所が存在しない。このため、製造直後の抵抗変化素子の遷移金属酸化物（抵抗変化領域）に導電パスを形成する際に、１回乃至複数回、通常の抵抗変化に用いる駆動電圧より絶対値が高い電圧を抵抗変化領域に印加して行う初期化においては、電極に小さな突起がある場合より初期化の電圧（初期化電圧）を高くする必要があり、抵抗変化素子における低電圧での初期化の妨げとなる。また、第２の抵抗変化領域の膜厚を薄くすれば、初期化電圧を低減できるが、信頼性の観点から望ましくない。したがって、抵抗変化素子の初期抵抗値及び初期化電圧のばらつきの発生及び信頼性の低下を抑えつつ、初期化電圧を低下させることは困難である。
【００１１】
さらに、従来の抵抗変化型の不揮発性記憶素子は、初期化の際に第２の抵抗変化領域に導電パスが形成されるが、その形成箇所を制御することが困難である。そのため、抵抗変化素子ごとに第２の抵抗変化領域の導電パスの形成箇所が異なるという問題がある。例えば、抵抗変化素子の端面近傍に導電パスが形成される場合、抵抗変化素子の加工で端面にダメージ（損傷）を受け易く、遷移金属酸化物からなる抵抗変化領域に酸素欠陥が生じ易いため、抵抗変化素子の中心近傍に導電パスが形成された場合に比べ、初期化電圧や抵抗変化特性が異なる。このため、抵抗変化素子をアレイ状に並べて形成される不揮発性記憶装置において、メモリアレイを構成する抵抗変化素子ごとに、第２の抵抗変化領域の導電パスの形成箇所が異なるため、初期化電圧や抵抗変化特性がばらつく。その結果、不揮発性記憶装置（メモリ）の大容量化は困難となっている。
【００１２】
本発明は上記課題を解決するためになされたものであり、不揮発性記憶素子の初期化電圧のばらつきの発生を抑えつつ、従来に比べて初期化電圧の低減を図ることができる抵抗変化型の不揮発性記憶素子及びその製造方法並びに不揮発性記憶装置を提供することを第１の目的としている。
【００１３】
また、本発明は、導電パスの形成箇所に起因する初期化電圧及び抵抗変化特性のばらつきの発生を抑えることができる抵抗変化型の不揮発性記憶素子及びその製造方法並びに不揮発性記憶装置を提供することを第２の目的としている。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の一態様に係る不揮発性記憶素子は、基板上に形成された絶縁層と、前記絶縁層と接するように前記絶縁層上に形成された下部電極と、上部電極と、前記上部電極と前記下部電極との間に介在し、前記上部電極と前記下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化領域とを備え、前記抵抗変化領域は、積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、前記第１の抵抗変化領域は、第１の遷移金属酸化物で構成され、前記第２の抵抗変化領域は、第２の遷移金属酸化物で構成され、前記第２の遷移金属酸化物の酸素不足度は、前記第１の遷移金属酸化物の酸素不足度よりも小さく、前記抵抗変化領域の上面は、前記上部電極と接し、前記抵抗変化領域の底面は、前記下部電極及び前記絶縁層と接し、前記抵抗変化領域の底面と前記下部電極との接する面の面積は、前記抵抗変化領域の上面と前記上部電極との接する面の面積より小さいことを特徴とする。
【００１５】
このような構成にすることで、下部電極と抵抗変化領域の底面の一部との接する面の面積は、上部電極と抵抗変化領域の上面と接する面の面積より小さいため、抵抗変化領域を流れる電流の密度が増加し、初期化電圧の低減を図ることができる。また、電極に突起を生じさせる方法とは異なる方法で初期化電圧を低減するため、不揮発性記憶素子の初期化電圧のばらつきの発生を抑えることができる。
【００１６】
また、第２の抵抗変化領域の導電パスの形成箇所は絞られ、導電パスの形成箇所に起因する初期化電圧及び抵抗変化特性のばらつきが低減する。よって、初期化電圧の低減並びに初期化電圧及び抵抗変化特性のばらつき抑制が両立でき、メモリの大容量化が実現できる。
【００１７】
また、上記目的を達成するための本発明の一態様に係る不揮発性記憶素子は、基板上に形成された絶縁層と、前記絶縁層と接するように前記絶縁層上に形成された下部電極と、上部電極と、前記上部電極と前記下部電極との間に介在し、前記上部電極と前記下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化領域とを備え、前記抵抗変化領域は、積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、前記第１の抵抗変化領域は、第１の遷移金属酸化物で構成され、前記第２の抵抗変化領域は、第２の遷移金属酸化物で構成され、前記第２の遷移金属酸化物の酸素不足度は、前記第１の遷移金属酸化物の酸素不足度よりも小さく、前記抵抗変化領域の上面は、前記上部電極と接し、前記抵抗変化領域の底面は、前記下部電極及び前記絶縁層と接し、前記抵抗変化領域の底面は、前記下部電極の上面及び側面を被覆することを特徴とする。
【００１８】
このような構造にすることで、抵抗変化領域の底面に被覆された屈曲部に電界が集中することから、抵抗変化領域を流れる電流の密度が増加し、第２の抵抗変化領域の導電パスを容易に形成でき、初期化電圧が低減する。さらに、第２の抵抗変化領域の導電パスの形成箇所が絞り込まれるため、初期化電圧及び抵抗変化特性のばらつきの発生を抑えることができる。よって、初期化電圧の低減並びに初期化電圧及び抵抗変化特性のばらつき抑制を両立できることから、大容量メモリを実現することができる。
【００１９】
上記目的を達成するための本発明の一態様に係る不揮発性記憶素子は、前記絶縁層と接するように前記絶縁層上に形成された１つの下部電極と、Ｎ（２以上の整数）個の上部電極と、前記１つの下部電極と前記Ｎ個の上部電極との間に介在し、前記上部電極と前記下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化するＮ個の抵抗変化領域とを備え、各々の前記抵抗変化領域は、積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、各々の前記抵抗変化領域の上面は、Ｎ個の前記上部電極と個別に接し、各々の前記抵抗変化領域の底面は、前記下部電極及び前記絶縁層と接してＮ個の上記不揮発性記憶素子を構成し、各々の前記抵抗変化領域の底面と前記下部電極との接する面の面積は、各々の前記抵抗変化領域の上面と前記上部電極との接する面の面積より小さいことを特徴とする。
【００２０】
このような構成とすることで、下部電極の一部と上部電極とに挟まれた抵抗変化領域が素子内にＮ個存在し、個々の抵抗変化領域はそれぞれ独立に抵抗変化動作できることから、１つの不揮発性記憶素子でＮビットの記憶が可能となる。また、各々の抵抗変化領域の底面の一部と下部電極の一部との接する面の面積は、各々の抵抗変化領域の上面と上部電極との接する面の面積より小さいため、各々の抵抗変化領域を流れる電流の密度が増加し、各々の第２の抵抗変化領域の導電パスが容易に形成できることから、初期化電圧が低減する。よって、１つの不揮発性記憶素子あたりの記憶容量をＮ倍に増加でき、かつ低電圧動作が可能なメモリを提供できる。また、電極に突起を生じさせる方法とは異なる方法で初期化電圧を低減するため、不揮発性記憶素子の初期化電圧のばらつきの発生を抑えることができる。
【００２１】
また、上記目的を達成するための本発明の一態様に係る不揮発性記憶素子は、前記絶縁層と接するように前記絶縁層上に形成された１つの下部電極と、Ｎ（２以上の整数）個の上部電極と、前記下部電極と前記上部電極との間に介在し、前記上部電極と前記下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化するＮ個の抵抗変化領域とを備え、各々の前記抵抗変化領域は、積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、各々の前記抵抗変化領域の上面は、Ｎ個の前記上部電極と個別に接し、各々の前記抵抗変化領域の底面は、前記下部電極及び前記絶縁層と接してＮ個の上記不揮発性記憶素子を構成し、各々の前記抵抗変化領域の底面は、前記下部電極の上面及び側面を被覆することを特徴とする。
【００２２】
このような構造にすることで、下部電極の一部と上部電極とに挟まれた抵抗変化領域が素子内にＮ個存在し、個々の抵抗変化領域はそれぞれ独立に抵抗変化動作できることから、１つの不揮発性記憶素子でＮビットの記憶が可能となる。また、各々の抵抗変化領域の底面の一部に被覆された下部電極の屈曲部に電界が集中することから、各々の抵抗変化領域を流れる電流の密度が増加し、第２の抵抗変化領域の導電パスを容易に形成でき、各々の抵抗変化領域の初期化電圧が低減する。さらに、第２の抵抗変化領域の導電パスの形成箇所が絞られ、導電パスの形成箇所に起因する初期化電圧及び抵抗変化特性のばらつきの発生を抑えることができる。よって、素子内に形成されるＮ個の抵抗変化領域の初期化電圧の低減並びに初期化電圧及び抵抗変化特性のばらつき抑制を両立でき、メモリの大容量化が実現できる。
【００２３】
また、上記目的を達成するために、本発明の一態様に係る不揮発性記憶素子の製造方法は、不揮発性記憶素子の製造方法であって、基板上に、絶縁層を形成する工程と、前記絶縁層と接するように前記絶縁層の上に下部電極を形成する工程と、前記下部電極上に抵抗変化領域を形成する工程と、前記抵抗変化領域上に上部電極を形成する工程と、を含み、前記抵抗変化領域は、第１の遷移金属酸化物で構成される第１の抵抗変化領域と、第２の遷移金属酸化物で構成される第２の抵抗変化領域とを積層して構成され、前記第２の遷移金属酸化物の酸素不足度は、前記第１の遷移金属酸化物の酸素不足度よりも小さく、前記抵抗変化領域の底面は、前記下部電極及び絶縁層と接し、前記抵抗変化領域の底面と前記下部電極との接する面の面積は、前記抵抗変化領域と前記上部電極との接する面の面積より小さいことを特徴とする。
【００２４】
このような構成にすることにより、不揮発性記憶素子の初期化電圧のばらつきの発生を抑えつつ、従来に比べて初期化電圧の低減を図ることができる抵抗変化型の不揮発性記憶素子が実現される。
【００２５】
また、上記目的課題を達成するために、本発明の一態様に係る不揮発性記憶素子の製造方法は、不揮発性記憶素子の製造方法であって、基板上に、絶縁層を形成する工程と、前記絶縁層と接するように前記絶縁層の上に下部電極を形成する工程と、前記下部電極上に抵抗変化領域を形成する工程と、前記抵抗変化領域上に上部電極を形成する工程と、を含み、前記抵抗変化領域は、第１の遷移金属酸化物で構成される第１の抵抗変化領域と、第２の遷移金属酸化物で構成される第２の抵抗変化領域とを積層して構成され、前記第２の遷移金属酸化物の酸素不足度は、前記第１の遷移金属酸化物の酸素不足度よりも小さく、
前記抵抗変化領域の底面は、前記下部電極及び絶縁層と接し、前記抵抗変化領域の底面は、前記下部電極の上面及び側面を被覆することを特徴とする。
【００２６】
このような構成にすることにより、不揮発性記憶素子の初期化電圧のばらつきの発生を抑えつつ、従来に比べて初期化電圧の低減を図ることができる抵抗変化型の不揮発性記憶素子が実現される。また、導電パスの形成箇所に起因する初期化電圧及び抵抗変化特性のばらつき抑制を図ることができる抵抗変化型の不揮発性記憶素子が実現される。
【００２７】
なお、本発明は、このような不揮発性記憶素子及びその製造方法として実現できるだけでなく、不揮発性記憶素子を構成する中核部品である抵抗変化素子として実現したり、不揮発性記憶素子をアレイ状に備える不揮発性記憶装置として実現したり、それら抵抗変化素子及び不揮発性記憶装置の製造方法として実現したり、不揮発性記憶素子の設計支援方法として実現したり、その設計支援方法をコンピュータに実行させるプログラムとして実現したり、そのプログラムが記録されたＣＤ−ＲＯＭ等のコンピュータ読み取り可能な記録媒体として実現することもできる。
【発明の効果】
【００２８】
本発明の一態様に係る不揮発性記憶素子によれば、抵抗変化領域の底面の一部と下部電極との接する面の面積が、抵抗変化領域の上面と上部電極との接する面の面積より小さくできることから、抵抗変化領域を流れる電流の密度が増加し、第２の抵抗変化領域の導電パスが容易に形成され、不揮発性記憶素子の初期化電圧を低減でき、不揮発性記憶素子の低電圧での初期化が可能となる効果が奏される。
【００２９】
また、抵抗変化領域の底面の一部と接する下部電極と上部電極とに挟まれた抵抗変化領域内に導電パスが形成されることから、第２の抵抗変化領域の導電パスの形成箇所を絞り込む事ができ、導電パスの形成箇所に起因する初期電圧や抵抗変化特性のばらつきが低減される。その結果、不揮発性記憶装置においてメモリアレイを構成する不揮発性記憶素子ごとの初期化電圧や抵抗変化特性のばらつきの問題を解決することができる。
【００３０】
さらに、抵抗変化領域の底面の一部と接する下部電極の屈曲部と上部電極とで挟まれた抵抗変化領域では、下部電極の屈曲部に電界が集中し、抵抗変化領域を流れる電流の密度が増加することから、不揮発性記憶素子の初期化のための初期化電圧が低減される。さらにまた、下部電極の屈曲部で電界が集中し、下部電極の屈曲部を基点に不揮発性記憶素子の導電パスが必ず形成されることから、導電パスが均一化し、メモリアレイを構成する抵抗変化素子ごとの初期化電圧や抵抗変化特性ばらつきを低減できる不揮発性記憶素子が実現できる。
【００３１】
また、下部電極の一部と上部電極とに挟まれた抵抗変化領域が素子内に複数個存在する構成においては、個々の抵抗変化領域はそれぞれ独立に抵抗変化動作できることから、１つの不揮発性記憶素子で複数ビットの記憶が可能となる。さらにまた、各々の抵抗変化領域の底面の一部と下部電極との接する面の面積は、各々の抵抗変化領域の上面と上部電極との接する面の面積より小さいため、各々の抵抗変化領域を流れる電流の密度が増加し、各々の第２の抵抗変化領域の導電パスが容易に形成できることから、不揮発性記憶素子の初期化電圧が低減する。よって、不揮発性記憶素子の記憶容量を増加（複数ビット)させ、かつ低電圧動作が可能なメモリを提供できる。つまり、微細化技術による大容量化ではなく、１個の不揮発性記憶素子の記憶容量を増加させることで大容量化が実現でき、安価な大容量メモリが提供できる。
【００３２】
従って、低電圧で動作する大容量メモリが必要とされる携帯型情報機器等の電子機器が普及してきた今日における本発明の実用的価値はきわめて高い。
【図面の簡単な説明】
【００３３】
【図１Ａ】（ａ）本発明の実施の形態１に係る不揮発性記憶素子の断面図である。（ｂ）同不揮発性記憶素子の上面図である。
【図１Ｂ】本発明の実施の形態１の変形例に係る不揮発性記憶素子の断面図である。
【図２】同不揮発性記憶素子における第２の抵抗変化領域の底面の一部と下部電極との接する面の寸法と初期化電圧との関係性を示す特性図である。
【図３】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す工程図である。
【図４】（ａ）本発明の実施の形態２に係る不揮発性記憶素子の断面図である。（ｂ）同不揮発性記憶素子の上面図である。
【図５】本発明の実施の形態２に係る不揮発性記憶素子の製造方法を示す工程図である。
【図６】（ａ）本発明の実施の形態３に係る不揮発性記憶素子の断面図である。（ｂ）同不揮発性記憶素子の上面図である。
【図７】本発明の実施の形態３に係る不揮発性記憶素子の製造方法を示す工程図である。
【図８】（ａ）本発明の実施の形態４に係る不揮発性記憶素子の断面図である。（ｂ）同不揮発性記憶素子の上面図である。
【図９】本発明の実施の形態４に係る不揮発性記憶素子の製造方法を示す工程図である。
【図１０】（ａ）本発明の実施の形態５に係る不揮発性記憶素子の断面図である。（ｂ）同不揮発性記憶素子の上面図である。
【図１１】同不揮発性記憶素子をアレイ状（３×３）に配置した場合の上面図である。
【図１２Ａ】同不揮発性記憶素子をアレイ状（３×３）に配置した場合の図１１のＡ−Ａ´における断面図である。
【図１２Ｂ】同不揮発性記憶素子をアレイ状（３×３）に配置した場合の図１１のＢ−Ｂ´における断面図である。
【図１２Ｃ】同不揮発性記憶素子をアレイ状（３×３）に配置した場合の図１１のＣ−Ｃ´における断面図である。
【図１３】４個の抵抗変化領域と４個の上部電極を有する記憶領域を有する不揮発性記憶素子の上面図である。
【図１４】４個の抵抗変化領域と４個の上部電極を有する記憶領域を有する不揮発性記憶素子をアレイ状（３×３）に配置した場合の上面図である。
【図１５】本発明の実施の形態５に係る不揮発性記憶素子の製造方法を示す工程図である。
【図１６】本発明の実施の形態６に係る不揮発性記憶装置の構成を示すブロック図である。
【図１７Ａ】本発明の実施の形態６に係る不揮発性記憶装置における情報「０」の書き込みサイクルにおける動作を示すタイミングチャートである。
【図１７Ｂ】本発明の実施の形態６に係る不揮発性記憶装置における情報「１」の書き込みサイクルにおける動作を示すタイミングチャートである。
【図１７Ｃ】本発明の実施の形態６に係る不揮発性記憶装置における情報の読み出しサイクルにおける動作を示すタイミングチャートである。
【図１８Ａ】Ｐｔを電極材料とする抵抗変化素子の断面のＴＥＭ像を示す図である。
【図１８Ｂ】Ｉｒを電極材料とする抵抗変化素子の断面のＴＥＭ像を示す図である。
【発明を実施するための形態】
【００３４】
以下、本発明に係る不揮発性記憶素子及びその製造方法並びに不揮発性記憶装置について図面を用いて詳細に説明する。
【００３５】
なお、図面において、実質的に同一の構成、動作及び効果を表す要素については、同一の符号を付す。また、以下において記述される数値は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数値に制限されない。さらに、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
【００３６】
（実施の形態１）
まず、本発明の実施の形態１に係る不揮発性記憶素子及びその製造方法について説明する。
【００３７】
［構成］
図１Ａ（ａ）は、本発明の実施の形態１に係る不揮発性記憶素子１０の断面図である。図１Ａ（ｂ）は、図１Ａ（ａ）における上部電極１０７と下部電極１０５との関係を示した上面図（上部電極１０７及び下部電極１０５のみに着目した場合の上面図）である。図１Ａ（ｂ）において、Ｓ１は抵抗変化素子１５を平面視したときの上部電極１０７の上面(又は下面)を、Ｓ２は抵抗変化素子１５を平面視したときの上部電極１０７の下面と下部電極１０５の上面との重なり面を表す。
【００３８】
図１Ａ（ａ）に示すように、本実施の形態に係る不揮発性記憶素子１０は、抵抗変化型の不揮発性記憶素子であり、基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトプラグ１０４、抵抗変化素子１５、第２の層間絶縁層１０８、第２のコンタクトプラグ１１０及び第２の配線１１１を備える。
【００３９】
なお、本実施の形態の不揮発性記憶素子１０を用いて実際のメモリセルを構成する場合、第１の配線１０１及び第２の配線１１１のいずれか一方はスイッチ素子（ダイオードまたはトランジスタ）と接続されて、非選択時にはスイッチ素子がオフ状態となるよう設定される。また、スイッチ素子との接続においては、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１１０や第１の配線１０１及び第２の配線１１１等を介さず直接に抵抗変化素子１５の上部電極１０７及び下部電極１０５と接続するような構成も可能である。
【００４０】
基板１００は、例えばシリコン（Ｓｉ）等で構成されるが，絶縁体やフレキシブル基板等を用いてもよい。第１の配線１０１は、基板１００上に形成された配線である。第１の層間絶縁層１０２は、第１の配線１０１を覆うように基板１００上に形成され、例えば、５００ｎｍ以上１０００ｎｍ以下の膜厚のシリコン酸化膜等で構成される層間絶縁層である。第１のコンタクトホール１０３は、この第１の層間絶縁層１０２を貫通して第１の配線１０１と下部電極１０５とを電気的に接続するための、つまり第１のコンタクトプラグ１０４のための５０ｎｍφ以上３００ｎｍφ以下のコンタクトホールである。第１のコンタクトプラグ１０４は、第１のコンタクトホール１０３の内部にタングステンを主成分として埋め込まれた導体であり、第１の配線１０１の上面と接する。
【００４１】
そして、抵抗変化素子１５は、第１のコンタクトホール１０３の開口で露出する第１のコンタクトプラグ１０４の上面を被覆し、かつ第１の層間絶縁層１０２の上面と接するように第１の層間絶縁層１０２上に形成された貴金属（Ｐｔ、Ｉｒ、Ｐｄ等）等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の下部電極１０５と、２０ｎｍ以上１００ｎｍ以下の膜厚の抵抗変化領域１０６と、窒化タンタル等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の上部電極１０７とで構成される。第２の層間絶縁層１０８は、この抵抗変化素子１５を被覆する、５００ｎｍ以上１０００ｎｍ以下の膜厚のシリコン酸化膜等で構成される層間絶縁層である。第２のコンタクトホール１０９は、この第２の層間絶縁層１０８を貫通して、上部電極１０７と第２の配線１１１とを電気的に接続するための、つまり第２のコンタクトプラグ１１０のための５０ｎｍφ以上３００ｎｍφ以下のコンタクトホールである。第２のコンタクトプラグ１１０は、第２のコンタクトホール１０９の内部にタングステンを主成分として埋め込まれた導体であり、第２の配線１１１の下面と接する。第２の配線１１１は、第２のコンタクトホール１０９の開口で露出する第２のコンタクトプラグ１１０の上面を被覆するように、第２の層間絶縁層１０８上に形成された配線である。
【００４２】
なお、本実施の形態に係る不揮発性記憶素子１０は、少なくとも抵抗変化素子１５を備えるものであればよく、他の構成要素（基板１００、第１の配線１０１、第１のコンタクトホール１０３、第１のコンタクトプラグ１０４、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０、第２の配線１１１）は必須ではない。
【００４３】
また、下部電極１０５は、イリジウム(Ｉｒ)または膜厚１０ｎｍ以下の白金（Ｐｔ）で構成されることが好ましい。この場合、下部電極１０５の表面において突起が発生して抵抗変化領域１０６の膜厚が部分的に薄くなることを抑え、抵抗変化素子１５の初期化電圧のばらつきを低減できる。
【００４４】
ここで、抵抗変化領域１０６は、上部電極１０７と下部電極１０５との間に介在し、下部電極１０５と上部電極１０７との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する（より具体的には、下部電極１０５と上部電極１０７との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する）層である。抵抗変化領域１０６は、積層された第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとの少なくとも２層を有し、第１の抵抗変化領域１０６ｂは第１の遷移金属酸化物で構成され、第２の抵抗変化領域１０６ａは第２の遷移金属酸化物で構成される。この抵抗変化領域１０６（つまり、第１の抵抗変化領域１０６ｂ及び第２の抵抗変化領域１０６ａ）は、タンタル（Ｔａ）を主成分とした遷移金属で構成されることが好ましい。抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面は上部電極１０７と接している。抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部は下部電極１０５の表面の一部（図１Ａ（ｂ）の平坦な電極上面Ｓ２と図１Ａ（ａ）の電極側面Ｓ３）と接し、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の他部は第１の層間絶縁層１０２の上面と接している。
【００４５】
また、第２の遷移金属酸化物（第２の抵抗変化領域１０６ａ）の酸素不足度は、第１の遷移金属酸化物（第１の抵抗変化領域１０６ｂ）の酸素不足度よりも小さい。
【００４６】
以下の実施形態においては、第１の遷移金属酸化物、第２の遷移金属酸化物の一例として、各々、酸素不足型の第１のタンタル酸化物層（以下、第１のＴａ酸化物層）、第２のタンタル酸化物（以下、第２のＴａ酸化物）で構成している。ここで、第２のＴａ酸化物の酸素含有率は、第１のＴａ酸化物の酸素含有率よりも高くなっている。言い換えると、第２のＴａ酸化物の酸素不足度は、第１のＴａ酸化物の酸素不足度よりも少ない。酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
【００４７】
抵抗変化領域１０６を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができ、遷移金属酸化物としては、ＮｉＯ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第１の遷移金属酸化物の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２の遷移金属酸化物の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化領域１０６の抵抗値を安定して高速に変化させることが確認できている。この場合、第２の遷移金属酸化物の膜厚は、３ｎｍ以上４ｎｍ以下の膜厚が好ましい。また、ジルコニウム酸化物を用いる場合、第１の遷移金属酸化物の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２の遷移金属酸化物の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化領域１０６の抵抗値を安定して高速に変化させることが確認できている。この場合、第２の遷移金属酸化物の膜厚は、１ｎｍ以上５ｎｍ以下の膜厚が好ましい。
【００４８】
なお、第１の遷移金属酸化物と第２の遷移金属酸化物とは、異なる遷移金属を用いてもよい。この場合、第２の遷移金属酸化物は、第１の遷移金属酸化物よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に下部電極１０５及び上部電極１０７間に印加された電圧は、第２の遷移金属酸化物に、より多くの電圧が分配され、第２の遷移金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属酸化物と第２の遷移金属酸化物とが互いに異なる材料を用いる場合、第２の遷移金属酸化物の標準電極電位は、第１の遷移金属酸化物の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２の遷移金属酸化物中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第１の遷移金属酸化物に、酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第２の遷移金属酸化物に第１の遷移金属酸化物より標準電極電位が小さい金属の酸化物を配置することにより、第２の遷移金属酸化物中でより酸化還元反応が発生しやすくなる。
【００４９】
また、第２の遷移金属酸化物の誘電率は第１の遷移金属酸化物の誘電率より大きい方が好ましい。あるいは、第２の遷移金属酸化物のバンドギャップは第１の遷移金属酸化物のバンドギャップより小さい方が好ましい。前記の条件のいずれか一方または両方を満足する第１の遷移金属酸化物及び第２の遷移金属酸化物を抵抗変化層に用いることにより、第２の遷移金属酸化物で構成される層の絶縁破壊電界強度が第１の遷移金属酸化物で構成される層の絶縁破壊電界強度に比べて小さくなり、初期ブレイク電圧が低減できる。
【００５０】
これは、Ｊ．ＭｃＰｈｅｒｓｏｎ ｅｔ ａｌ．，ＩＥＤＭ ２００２，ｐ．６３３−６３６の図１に示されているように酸化物層の絶縁破壊電界強度（Ｂｒｅａｋｄｏｗｎ Ｓｔｒｅｎｇｔｈ）と誘電率との間には、誘電率が大きいほど絶縁破壊電界強度が小さくなるという相関関係が見られるためである。また、Ｊ．ＭｃＰｈｅｒｓｏｎ ｅｔ ａｌ．，ＩＥＤＭ ２００２，ｐ．６３３−６３６の図２に示されているように、酸化物層の絶縁破壊電界とバンドギャップとの間には、バンドギャップが大きいほど絶縁破壊電界強度が大きくなるという相関関係が見られるためである。
【００５１】
上記の各材料の積層構造の抵抗変化領域１０６における抵抗変化現象は、いずれも抵抗が高い第２の遷移金属酸化物中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、上部電極１０７に下部電極１０５を基準にして正の電圧を印加したとき、抵抗変化領域１０６中の酸素イオンが第２の遷移金属酸化物側に引き寄せられて第２の遷移金属酸化物中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、上部電極１０７に下部電極１０５を基準にして負の電圧を印加したとき、第２の遷移金属酸化物中の酸素イオンが第１の遷移金属酸化物側に押しやられて第２の遷移金属酸化物中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。
【００５２】
酸素不足度がより小さい第２の遷移金属酸化物に接続されている下部電極１０５は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）等、第２の遷移金属酸化物及び上部電極１０７を構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、下部電極１０５と第２の遷移金属酸化物の界面近傍の第２の遷移金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
【００５３】
図１Ａ（ａ）及び図１Ａ（ｂ）に示される上部電極１０７と下部電極１０５の構造から分かるように、第２の抵抗変化領域１０６ａの底面の一部は、下部電極１０５の表面の一部（下部電極１０５の平坦な上面の一部と下部電極１０５の側面の一部）と接し、第２の抵抗変化領域１０６ａの底面の他部は、第１の層間絶縁層１０２の上面と接している。そして、第１の抵抗変化領域１０６ｂの上面は上部電極１０７に接している。
【００５４】
以上の構成によれば、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の表面の一部とが接する面の寸法（図１Ａ（ｂ）の平坦な電極上面Ｓ２の面積と図１Ａ（ａ）の電極側面Ｓ３の面積の合計）は、抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面と上部電極１０７とが接する面の寸法（図１Ａ（ｂ）の電極底面Ｓ１の面積）に比べて小さくなる。その結果、第１の抵抗変化領域１０６ｂから第２の抵抗変化領域１０６ａへ流れる電流の密度が増加し、第２の抵抗変化領域１０６ａの導電パスが容易に形成され、抵抗変化素子１５の初期化電圧が減少し、抵抗変化素子１５の低電圧での初期化が可能となる。さらに、第２の抵抗変化領域１０６ａの導電パスは、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の表面の一部とが接する面内に形成されるため、導電パスの形成箇所が絞られ、結果として導電パスの形成箇所に起因する初期化電圧や抵抗変化特性のばらつきが低減できる。よって、初期化電圧の低減と、初期化電圧及び抵抗変化特性のばらつき抑制とが両立でき、メモリの大容量化が実現できる。
【００５５】
なお、上述した説明では、図１Ａ（ａ）の如く、抵抗変化領域１０６は第１の抵抗変化領域１０６ｂが第２の抵抗変化領域１０６ａの上方に配置される構成にて説明したが、これに限ることなく、図１Ｂに示すように、第１の抵抗変化領域１０６ｂの底面の一部が下部電極１０５の表面の一部と接し、第２の抵抗変化領域１０６ａの上面が上部電極１０７と接するように構成してもかまわない。この構成によれば、抵抗変化領域１０６を流れる電流は、下部電極１０５から上部電極１０７へ至る経路に依存して変化する。その結果、下部電極１０５と上部電極１０７との距離が最も短い経路に位置する第２の抵抗変化領域１０６ａの電流密度が増加し、第２の抵抗変化領域１０６ａの導電パスを絞られた箇所に形成できる。
【００５６】
図２は、一般的な遷移金属酸化物を用いた抵抗変化型の不揮発性記憶素子における、抵抗変化素子の底面の寸法（２乗すると抵抗変化領域の底面と下部電極との接する面の面積に対応）と初期化電圧との関係を示す図である。本図から、抵抗変化領域の底面の寸法が縮小し、抵抗変化素子を流れる電流の密度が増加することにより初期化電圧が減少することは明らかである。従って、本実施の形態で示したように抵抗変化領域の底面の一部と下部電極の表面との接する面の面積を縮小することにより、低電圧での初期化が可能な不揮発性記憶素子が実現できる。
【００５７】
［製造方法］
図３（ａ）から図３（ｊ）は本実施の形態に係る不揮発性記憶素子１０の要部の製造方法を示す断面図である。これらを用いて、本実施の形態に係る不揮発性記憶素子１０の要部の製造方法について説明する。
【００５８】
まず、図３（ａ）に、第１の配線１０１を形成する工程の断面図を示す。この工程において、トランジスタや下層配線等が形成されている基板１００上に、アルミ等で構成される４００ｎｍ以上６００ｎｍ以下の膜厚の導電層を形成し、これをパターンニングすることで第１の配線１０１を形成する。
【００５９】
次に、図３（ｂ）に、第１の層間絶縁層１０２を基板１００上に形成する工程の断面図を示す。この工程において、第１の配線１０１を被覆して基板１００上に絶縁層を形成した後にこの絶縁層の表面を平坦化することで５００ｎｍ以上１０００ｎｍ以下の膜厚の第１の層間絶縁層１０２を形成する。第１の層間絶縁層１０２の構成材料としては、プラズマＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）酸化物や、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ））やｌｏｗ−ｋ材料を用いてもよい。
【００６０】
次に、図３（ｃ）に、第１のコンタクトホール１０３を形成する工程の断面図を示す。この工程において、所望のマスクを用いて第１の層間絶縁層１０２をパターンニングして、第１の層間絶縁層１０２を貫通して第１の配線１０１に至る一辺（第１のコンタクトホール１０３の開口幅）が５０ｎｍ以上３００ｎｍ以下の第１のコンタクトホール１０３を形成する。ここで、第１の配線１０１の幅が第１のコンタクトホール１０３の開口幅より小さい場合には、マスク合わせずれの影響により第１の配線１０１と第１のコンタクトプラグ１０４との接触する面積が変わり、例えばセル電流が変動する。これを防止する観点から、図３（ｃ）では、第１の配線１０１の上面の外形はその幅が第１のコンタクトホール１０３の開口幅より大きくなるようにしている。
【００６１】
次に、図３（ｄ）に、導電層１０４’を形成する工程の断面図を示す。この工程において、まず下層に密着層及び拡散バリアとして機能する各々５ｎｍ以上３０ｎｍ以下の膜厚のＴｉ／ＴｉＮ層をスパッタ法で成膜した後、上層にコンタクトプラグの主たる構成要素となる２００ｎｍ以上４００ｎｍ以下の膜厚のタングステン（Ｗ）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｔｉｏｎ）法で成膜する。これにより、第１のコンタクトホール１０３は後に第１のコンタクトプラグ１０４となる積層構造（Ｗ／Ｔｉ／ＴｉＮ構造）の導電層１０４’で充填される。
【００６２】
次に、図３（ｅ）に、第１のコンタクトプラグ１０４を形成する工程の断面図を示す。この工程において、化学的機械研磨法（ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法）を用いてウエハ全面を平坦化研磨し、第１の層間絶縁層１０２上の不要な導電層１０４’を除去して、第１のコンタクトホール１０３の内部にのみ位置する第１のコンタクトプラグ１０４を形成する。
【００６３】
次に、図３（ｆ）に、第１の層間絶縁層１０２の上面と接するように第１の層間絶縁層１０２の上に導電層１０５’を形成する工程の断面図を示す。この工程において、第１のコンタクトプラグ１０４を被覆して、第１の層間絶縁層１０２上に、後に下部電極１０５となる貴金属（Ｐｔ、Ｉｒ、Ｐａ等）等で構成される導電層１０５’を形成する。
【００６４】
次に、図３（ｇ）に、第１の層間絶縁層１０２の上面と接するように第１の層間絶縁層１０２の上に下部電極１０５を形成する工程の断面図を示す。この工程において、マスクを用いて導電層１０５’をパターンニングすることにより、下部電極１０５を形成する。
【００６５】
次に、図３（ｈ）に、下部電極１０５上に第１の遷移金属酸化物１０６ｂ’、第２の遷移金属酸化物１０６ａ’及び導電層１０７’を形成する工程の断面図を示す。この工程において、第１の層間絶縁層１０２上と下部電極１０５上とに、後に第２の抵抗変化領域１０６ａとなる第２の遷移金属酸化物１０６ａ’を形成する。第２の遷移金属酸化物１０６ａ’は、例えばＴａＯｙであり、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる反応性スパッタ法（ｒｅａｃｔｉｖｅ ｓｐｕｔｔｅｒｉｎｇ）で形成される。その時、第１の遷移金属酸化物１０６ｂ’と積層して抵抗変化を起こすのに有効な第２の遷移金属酸化物１０６ａ’の酸素含有率は、６８ａｔｍ％以上（第２の遷移金属酸化物１０６ａ’が例えばＴａＯｙの時のｙの値は、２．１以上）、抵抗率は１Ｅ＋７ｍΩ・ｃｍ以上、膜厚は３ｎｍ以上１０ｎｍ以下である。続いて、第２の遷移金属酸化物１０６ａ’上に、後に第１の抵抗変化領域１０６ｂとなる第１の遷移金属酸化物１０６ｂ’を形成する。第２の遷移金属酸化物１０６ａ’と同様に、第１の遷移金属酸化物１０６ｂ’は、例えばＴａＯｘであり、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする、いわゆる反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’は、第２の遷移金属酸化物１０６ａ’と積層されて抵抗変化を起こすのに有効な酸素含有率は、５５ａｔｍ％以上６５ａｔｍ％以下（第１の遷移金属酸化物１０６ｂ’が例えばＴａＯｘの時ｘの値は、１．２２以上１．８６以下）、抵抗率は１ｍΩ・ｃｍ以上５０ｍΩ・ｃｍ以下、膜厚は２０ｎｍ以上１００ｎｍ以下である。続いて、上部電極１０７となるタンタル窒化物等で構成される２０ｎｍ以上１００ｎｍ以下の膜厚の導電層１０７’をスパッタ法で第１の遷移金属酸化物１０６ｂ’上に形成する。
【００６６】
次に、図３（ｉ）に、抵抗変化素子１５を形成する工程、つまり下部電極１０５上に、第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとを積層して構成される抵抗変化領域１０６と、抵抗変化領域１０６上の上部電極１０７とを形成する工程の断面図を示す。この工程において、マスクを用いて、第２の遷移金属酸化物１０６ａ’、第１の遷移金属酸化物１０６ｂ’及び導電層１０７’をパターンニングする。このとき、下部電極１０５の上面の中心と抵抗変化領域１０６の上面及び底面並びに上部電極１０７の上面及び底面の中心とがずれて配置される様にパターンニングを実施する。さらに、第２の抵抗変化領域１０６ａの底面と接する下部電極１０５の上面の一部と上部電極１０７の下面とで第２の抵抗変化領域１０６ａ及び第１の抵抗変化領域１０６ｂを挟持した構造が形成されるようにパターンニングを実施する。ここで、抵抗変化領域１０６の底面は下部電極１０５の表面及び第１の層間絶縁層１０２の表面と接しており、抵抗変化領域１０６と下部電極１０５との接する面の面積は抵抗変化領域１０６と上部電極１０７との接する面の面積より小さい。
【００６７】
最後に、図３（ｊ）に、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０及び第２の配線１１１を形成する工程の断面図を示す。この工程では、抵抗変化領域１０６及び上部電極１０７を被覆して、５００ｎｍ以上１０００ｎｍ以下の膜厚の絶縁層を形成した後、図３（ｂ）及び図３（ｃ）と同様の製造方法で、第２の層間絶縁層１０８、第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後、第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、不揮発性記憶素子１０が完成する。
【００６８】
以上の製造方法とすることにより、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の表面の一部とが接する面の寸法（図１（ｂ）の平坦な電極上面Ｓ２の面積と図１（ａ）の電極側面Ｓ３の面積との合計）は、図３（ｉ）で示した抵抗変化素子１５のパターンニングで下部電極１０５の上面の中心と抵抗変化領域１０６の底面の中心とのずれ量を制御することにより容易に制御できる。つまり、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の表面の一部とが接する面の寸法は、抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面と上部電極１０７の底面とが接する面の寸法（図１（ｂ）の電極底面Ｓ１の面積）に比べて容易に小さくすることができる。
【００６９】
その結果、第１の抵抗変化領域１０６ｂから第２の抵抗変化領域１０６ａへ流れる電流の密度が増加し、第２の抵抗変化領域１０６ａの導電パスが容易に形成され、抵抗変化素子１５の初期化電圧が減少し、抵抗変化素子１５の低電圧での初期化が可能となる。さらに、第２の抵抗変化領域１０６ａの導電パスの形成箇所は、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の表面の一部とが接する面内に絞られることから、導電パスの形成箇所を容易に制御でき、導電パスの形成箇所に起因する初期化電圧や抵抗変化特性のばらつきが低減できる。よって、初期化電圧の低減と、初期化電圧及び抵抗変化特性のばらつき抑制とが両立でき、大容量化が可能な不揮発性記憶素子を提供することができる。
【００７０】
（実施の形態２）
次に、本発明の実施の形態２に係る不揮発性記憶素子及びその製造方法について説明する。
【００７１】
［構成］
図４（ａ）は、本発明の実施の形態２に係る不揮発性記憶素子２０の断面図である。図４（ｂ）は、図４（ａ）における上部電極１０７と下部電極１０５との関係を表した上面図（上部電極１０７及び下部電極１０５のみに着目した場合の上面図）である。図４（ｂ）において、Ｓ１は抵抗変化素子２５を平面視したときの上部電極１０７の上面(又は下面)を、Ｓ２は抵抗変化素子２５を平面視したときの上部電極１０７の下面と下部電極１０５の上面との重なり面を表す。
【００７２】
図４（ａ）に示すように、本実施の形態に係る不揮発性記憶素子２０は、抵抗変化型の不揮発性記憶素子であり、基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトプラグ１０４、抵抗変化素子２５、第２の層間絶縁層１２８、第３の層間絶縁層１３８、第２のコンタクトプラグ１１０及び第２の配線１１１を備える。
【００７３】
なお、本実施の形態において、第２の層間絶縁層１２８、抵抗変化素子２５、及び第３の層間絶縁層１３８以外の構成要素（基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトホール１０３、第１のコンタクトプラグ１０４、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０、第２の配線１１１）は、実施の形態１に係る不揮発性記憶素子１０の構成要素と同じであるため、その説明を省略する。
【００７４】
抵抗変化素子２５は、第１のコンタクトプラグ１０４の上面を被覆し、かつ第１の層間絶縁層１０２の上面と接するように第１の層間絶縁層１０２上に形成された貴金属（Ｐｔ、Ｉｒ、Ｐｄ等）等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の下部電極１０５と、下部電極１０５で被覆されていない第１の層間絶縁層１０２上に形成された５ｎｍ以上１００ｎｍ以下の膜厚の第２の層間絶縁層１２８と、下部電極１０５上と第２の層間絶縁層１２８上とに形成された２０ｎｍ以上１００ｎｍ以下の膜厚の抵抗変化領域１０６と、窒化タンタル等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の上部電極１０７とで構成される。第３の層間絶縁層１３８は、この抵抗変化素子２５を被覆する、５００ｎｍ以上１０００ｎｍ以下の膜厚のシリコン酸化膜等で構成される層間絶縁層である。
【００７５】
本実施の形態の抵抗変化領域１０６は、実施の形態１の抵抗変化領域１０６と同じであるため、説明を省略する。
【００７６】
なお、本発明に係る不揮発性記憶素子２０は、少なくとも抵抗変化素子２５を備えるものであればよく、他の構成要素（基板１００、第１の配線１０１、第１のコンタクトホール１０３、第１のコンタクトプラグ１０４、第３の層間絶縁層１３８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０、第２の配線１１１）は必須ではない。
【００７７】
図４（ａ）及び図４（ｂ）に示される上部電極１０７と下部電極１０５の構造から分かるように、抵抗変化領域１０６の底面と下部電極１０５の上面との間には、第２の層間絶縁層１２８が介在している。第２の抵抗変化領域１０６ａの底面の一部は、下部電極１０５の上面の一部（図４（ｂ）の平坦な電極上面Ｓ２）と接し、第２の抵抗変化領域１０６ａの底面の他部は、第２の層間絶縁層１２８の上面と接する。第２の層間絶縁層１２８は、下部電極１０５と第１の層間絶縁層１０２とで構成される段差を埋めるように配置されており、第２の層間絶縁層１２８の上面と下部電極１０５の上面とは略同一平面上にある。第２の抵抗変化領域１０６ａは、下部電極１０５の上面と第２の層間絶縁層１２８の上面とが連なって構成される平坦な面上に配置される。第１の抵抗変化領域１０６ｂ及び上部電極１０７は、第２の抵抗変化領域１０６ａ上に配置され、抵抗変化素子２５を形成する。
【００７８】
以上の構成によれば、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の上面の一部とが接する面の寸法（図４（ｂ）の平坦な電極上面Ｓ２の面積）は、第１の抵抗変化領域１０６ｂの上面と上部電極１０７の底面とが接する面の寸法（図４（ｂ）の電極底面Ｓ１の面積）に比べて小さく、第１の抵抗変化領域１０６ｂから第２の抵抗変化領域１０６ａへ流れる電流の密度が増加する。従って、第２の抵抗変化領域１０６ａの導電パスが容易に形成でき、抵抗変化素子２５の初期化電圧が減少する。また、下部電極１０５と第１の層間絶縁層１０２との段差は、第２の層間絶縁層１２８を配置することでなくなる。従って、下部電極１０５の上面と第２の層間絶縁層１２８の上面とに形成される抵抗変化領域１０６の表面には段差がなく、パターンニングによるばらつきが低減される。またさらに、第２の抵抗変化領域１０６ａの導電パスが形成される領域は、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の上面の一部とが接する面内に形成されるため、導電パスの形成箇所が絞られ、導電パスの形成箇所に起因する初期化電圧や抵抗変化特性のばらつきを低減できる。よって、初期化電圧の低減と初期化電圧及び抵抗変化特性のばらつき抑制とを両立でき、メモリの大容量化を実現できる。
【００７９】
なお、本実施の形態２においても、上述した実施の形態１と同様に、抵抗変化領域１０６を構成する第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとの積層の順序を逆にしてもよい。すなわち、第１の抵抗変化領域１０６ｂの底面の一部が下部電極１０５の表面の一部と接し、第２の抵抗変化領域１０６ａの上面が上部電極１０７と接するように構成してもかまわない。この構成によっても、実施の形態１の変形例（図１Ｂ）と同様の作用効果が得られる。
【００８０】
［製造方法］
図５（ａ）から図５（ｄ）は本実施の形態に係る不揮発性記憶素子２０の要部の製造方法を示す断面図である。これらを用いて、本実施の形態に係る不揮発性記憶素子２０の要部の製造方法について説明する。なお、図５（ａ）以前の工程は、図３（ａ）から図３（ｇ）の工程と同様であるので、その説明を省略する。
【００８１】
まず、図５（ａ）に、第２の層間絶縁層１２８を形成する工程の断面図を示す。この工程において、下部電極１０５を被覆するように第１の層間絶縁層１０２上に絶縁層を形成した後に、この絶縁層の表面を平坦化することで下部電極１０５と同じ膜厚となる５ｎｍ以上１００ｎｍ以下の膜厚の第２の層間絶縁層１２８を形成する。第２の層間絶縁層１２８の構成材料としては、プラズマＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜や、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ））やｌｏｗ−ｋ材料を用いてもよい。
【００８２】
次に、図５（ｂ）に、下部電極１０５上に第１の遷移金属酸化物１０６ｂ’、第２の遷移金属酸化物１０６ａ’及び導電層１０７’を形成する工程の断面図を示す。この工程において、第２の層間絶縁層１２８上と下部電極１０５上とに、後に第２の抵抗変化領域１０６ａとなる第２の遷移金属酸化物１０６ａ’を形成する。第２の遷移金属酸化物１０６ａ’は、例えばＴａＯｙであり、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’と積層して抵抗変化を起こすのに有効な第２の遷移金属酸化物１０６ａ’の酸素含有率は、６８ａｔｍ％以上（第２の遷移金属酸化物１０６ａ’が例えばＴａＯｙの時のｙの値は、２．１以上）、抵抗率は１Ｅ＋７ｍΩ・ｃｍ以上、膜厚は３ｎｍ以上１０ｎｍ以下である。続いて、第２の遷移金属酸化物１０６ａ’上に、後に第１の抵抗変化領域１０６ｂとなる第１の遷移金属酸化物１０６ｂ’を形成する。第２の遷移金属酸化物１０６ａ’と同様に、第１の遷移金属酸化物１０６ｂ’は、例えばＴａＯｘであり、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする、いわゆる反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’は、第２の遷移金属酸化物１０６ａ’と積層されて抵抗変化を起こすのに有効な酸素含有率は、５５ａｔｍ％以上６５ａｔｍ％以下（第１の遷移金属酸化物１０６ｂ’が例えばＴａＯｘの時のｘの値は、１．２２以上１．８６以下）、抵抗率は１ｍΩ・ｃｍ以上５０ｍΩ・ｃｍ以下、膜厚は２０ｎｍ以上１００ｎｍ以下である。続いて、上部電極１０７となるタンタル窒化物等で構成される２０ｎｍ以上１００ｎｍ以下の膜厚の導電層１０７’をスパッタ法で第１の遷移金属酸化物１０６ｂ’上に形成する。
【００８３】
次に、図５（ｃ）に、抵抗変化素子２５を形成する工程、つまり下部電極１０５上に、第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとを積層して構成される抵抗変化領域１０６と、抵抗変化領域１０６上の上部電極１０７とを形成する工程の断面図を示す。この工程において、マスクを用いて、第２の遷移金属酸化物１０６ａ’、第１の遷移金属酸化物１０６ｂ’及び導電層１０７’をパターンニングする。このとき、抵抗変化領域１０６の上面及び底面並びに上部電極１０７の上面及び底面の中心が下部電極１０５の上面の中心からずれて配置されるようにパターンニングを実施する。さらに、第２の抵抗変化領域１０６ａ及び第１の抵抗変化領域１０６ｂを下部電極１０５の上面の一部と上部電極１０７の下面とで挟持した構造が形成されるようにパターンニングを実施する。ここで、抵抗変化領域１０６の底面は下部電極１０５の上面及び第２の層間絶縁層１２８の上面と接しており、抵抗変化領域１０６と下部電極１０５との接する面の面積は抵抗変化領域１０６と上部電極１０７との接する面の面積より小さい。
【００８４】
最後に、図５（ｄ）に、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０及び第２の配線１１１を形成する工程の断面図を示す。この工程では、抵抗変化領域１０６及び上部電極１０７を被覆して、５００ｎｍ以上１０００ｎｍ以下の膜厚の絶縁層を形成した後、図３（ｂ）及び図３（ｃ）と同様の製造方法で、第２の層間絶縁層１０８、第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後、第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、不揮発性記憶素子２０が完成する。
【００８５】
以上の製造方法とすることにより、本実施の形態２によれば、上述した実施の形態１と同様の効果が得られることに加えて、抵抗変化領域１０６と上部電極１０７が、下部電極１０５に対してずれた場合でも、不揮発性記憶素子と隣接する不揮発性記憶素子とのセパレーションを余分にとる必要がないため、本実施の形態の構造の不揮発性記憶素子を採用しても最小のピッチで不揮発性記憶素子を配置することができ、メモリの大容量化が可能な不揮発性記憶素子を実現できる。例えば、下部電極１０５の寸法（サイズ）を０．５μｍ×０．５μｍ、抵抗変化領域１０６と上部電極１０７の寸法（サイズ）を０．５μｍ×０．５μｍ、下部電極１０５と隣接する下部電極とのセパレーションを０．５μｍとすると、抵抗変化領域１０６と上部電極１０７とが下部電極１０５に対して位置がずれて形成されたとしても、当該抵抗変化領域１０６と上部電極１０７は、当該下部電極１０５と隣接する下部電極との両方に接触することはまずない。
【００８６】
（実施の形態３）
次に、本発明の実施の形態３に係る不揮発性記憶素子及びその製造方法について説明する。
【００８７】
［構成］
図６（ａ）は、本発明の実施の形態３に係る不揮発性記憶素子３０の断面図である。図６（ｂ）は、図６（ａ）における上部電極１０７と下部電極１０５との関係を示した上面図（上部電極１０７及び下部電極１０５のみに着目した場合の上面図）である。図６（ｂ）において、Ｓ１は抵抗変化素子３５を平面視したときの上部電極１０７の上面(又は下面)を、Ｓ２は抵抗変化素子３５を平面視したときの上部電極１０７の下面と下部電極１０５の上面との重なり面を、Ｓ３は下部電極１０５の側面を表す。
【００８８】
図６（ａ）に示すように、本実施の形態に係る不揮発性記憶素子３０は、抵抗変化型の不揮発性記憶素子であり、基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトプラグ１０４、抵抗変化素子３５、第２の層間絶縁層１０８、第２のコンタクトプラグ１１０及び第２の配線１１１を備える。
【００８９】
なお、本実施の形態において、抵抗変化素子３５以外の構成要素（基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトホール１０３、第１のコンタクトプラグ１０４、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０、第２の配線１１１）は実施の形態１に係る不揮発性記憶素子１０の構成要素と同じであるため、その説明を省略する。
【００９０】
抵抗変化素子３５は、第１のコンタクトプラグ１０４の上面を被覆し、かつ第１の層間絶縁層１０２の上面と接するように第１の層間絶縁層１０２上に形成された貴金属（Ｐｔ、Ｉｒ、Ｐｄ等）等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の下部電極１０５と、シリコン酸化物等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の素子分離層（絶縁層）１２５と、素子分離層１２５上と第１の層間絶縁層１０２上とに形成された２０ｎｍ以上１００ｎｍ以下の膜厚の抵抗変化領域１０６と、窒化タンタル等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の上部電極１０７とで構成される。
【００９１】
本実施の形態の抵抗変化領域１０６は、実施の形態１の抵抗変化領域１０６と同じであるため、説明を省略する。
【００９２】
抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面は上部電極１０７と接している。抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部は、下部電極１０５上の素子分離層１２５の上面の一部（図６（ｂ）の平坦な分離層上面の一部Ｓ２）と接し、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底部の他部は、下部電極１０５の側面（図６（ｂ）の電極側面Ｓ３）及び第１の層間絶縁層１０２の上面と接している。抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面は、下部電極１０５と下部電極１０５の側面でのみ直接接し、下部電極１０５の上面とは直接接していない。
【００９３】
また、第２の遷移金属酸化物の酸素不足度は、第１の遷移金属酸化物の酸素不足度よりも小さい。第１の遷移金属酸化物及び第２の遷移金属酸化物の構成材料は実施の形態１に係る第１の遷移金属酸化物及び第２の遷移金属酸化物の構成材料と同じである。
【００９４】
図６（ａ）及び図６（ｂ）に示される上部電極１０７と下部電極１０５の構造から分かるように、第２の抵抗変化領域１０６ａの底面の一部は、下部電極１０５の側面の一部と接し、第２の抵抗変化領域１０６ａの底面の他部は、下部電極１０５上の素子分離層１２５の上面の一部及び第１の層間絶縁層１０２の上面と接している。第１の抵抗変化領域１０６ｂの上面は上部電極の底面と接している。
【００９５】
以上のように、本実施の形態３では、第２の抵抗変化領域１０６ａの底面と下部電極１０５の上面との間に素子分離層（絶縁層）１２５を配置している。これにより、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の側面の一部とが接する面の寸法（図６（ｂ）の電極側面Ｓ３の面積）は、抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面と上部電極１０７とが接する面の寸法（図６（ｂ）の電極底面Ｓ１の面積）に比べて小さくなる。その結果、第１の抵抗変化領域１０６ｂから第２の抵抗変化領域１０６ａへ流れる電流の密度が増加し、第２の抵抗変化領域１０６ａの導電パスが容易に形成され、抵抗変化素子３５の初期化電圧を低減できる。さらに、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の側面の一部との接する面の面積は、下部電極１０５の膜厚で制御でき、露光技術の最小寸法の２乗より小さくできる。つまり、露光技術の微細化によらず、抵抗変化動作する領域を縮小できる。よって、安価で且つ低電圧動作が可能な不揮発性記憶素子を提供できる。
【００９６】
またさらに、第２の抵抗変化領域１０６ａの導電パスが形成される領域は、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の側面の一部とが接する面内で決定されるため、導電パスの形成箇所が絞られ、導電パスの形成箇所に起因する初期化電圧や抵抗変化特性のばらつきを低減できる。よって、初期化電圧の低減と初期化電圧及び抵抗変化特性のばらつき抑制とを両立でき、メモリの大容量化を実現できる。
【００９７】
なお、本実施の形態３においても、上述した実施の形態１と同様に、抵抗変化領域１０６を構成する第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとの積層の順序を逆にしてもよい。すなわち、第１の抵抗変化領域１０６ｂの底面の一部が素子分離層１２５を介して下部電極１０５の表面の一部と接し、第２の抵抗変化領域１０６ａの上面が上部電極１０７と接するように構成してもかまわない。この構成によっても、実施の形態１の変形例（図１Ｂ）と同様の作用効果が得られる。
【００９８】
［製造方法］
図７（ａ）から図７（ｆ）は本実施の形態に係る不揮発性記憶素子３０の要部の製造方法を示す断面図である。これらを用いて、本実施の形態に係る不揮発性記憶素子３０の要部の製造方法について説明する。なお、図７（ａ）以前の工程は、図３（ａ）から図３（ｆ）の工程と同様であるので、その説明を省略する。
【００９９】
まず、図７（ａ）に、導電層１０５’と絶縁層１２５’とを形成する工程の断面図を示す。この工程において、第１のコンタクトプラグ１０４を被覆するように、第１の層間絶縁層１０２上に、後に下部電極１０５となる貴金属（Ｐｔ、Ｉｒ、Ｐａ等）等で構成される導電層１０５’と後に素子分離層１２５となるシリコン酸化膜等で構成される絶縁層１２５’とを形成する。
【０１００】
次に、図７（ｂ）に、下部電極１０５と素子分離層１２５とを形成する工程の断面図を示す。この工程において、マスクを用いて、導電層１０５’と絶縁層１２５’とをパターンニングすることにより、下部電極１０５及び素子分離層１２５を形成する。
【０１０１】
次に、図７（ｃ）に、下部電極１０５上に第１の遷移金属酸化物１０６ｂ’、第２の遷移金属酸化物１０６ａ’及び導電層１０７’を形成する工程の断面図を示す。この工程において、第１の層間絶縁層１０２、下部電極１０５及び素子分離層１２５上に、後に第２の抵抗変化領域１０６ａとなる第２の遷移金属酸化物１０６ａ’を形成する。第２の遷移金属酸化物１０６ａ’は、例えばＴａＯｙであり、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’と積層して抵抗変化を起こすのに有効な第２の遷移金属酸化物１０６ａ’の酸素含有率は、６８ａｔｍ％以上（第２の遷移金属酸化物１０６ａ’が例えばＴａＯｙの時のｙの値は、２．１以上）、抵抗率は１Ｅ＋７ｍΩ・ｃｍ以上、膜厚は３ｎｍ以上１０ｎｍ以下である。続いて、第２の遷移金属酸化物１０６ａ’上に、後に第１の抵抗変化領域１０６ｂとなる第１の遷移金属酸化物１０６ｂ’を形成する。第２の遷移金属酸化物１０６ａ’と同様に、第１の遷移金属酸化物１０６ｂ’は、例えばＴａＯｘであり、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする、いわゆる反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’は、第２の遷移金属酸化物１０６ａ’と積層されて抵抗変化を起こすのに有効な酸素含有率は、５５ａｔｍ％以上６５ａｔｍ％以下（第１の遷移金属酸化物１０６ｂ’が例えばＴａＯｘの時のｘの値は、１．２２以上１．８６以下）、抵抗率は１ｍΩ・ｃｍ以上５０ｍΩ・ｃｍ以下、膜厚は２０ｎｍ以上１００ｎｍ以下である。続いて、上部電極１０７となるタンタル窒化物等で構成される２０ｎｍ以上１００ｎｍ以下の膜厚の導電層１０７’をスパッタ法で第１の遷移金属酸化物１０６ｂ’上に形成する。
【０１０２】
次に、図７（ｄ）に、抵抗変化素子３５を形成する工程、つまり下部電極１０５上に、第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとを積層して構成される抵抗変化領域１０６と、抵抗変化領域１０６上の上部電極１０７と、を形成する工程の断面図を示す。この工程において、マスクを用いて、第２の遷移金属酸化物１０６ａ’、第１の遷移金属酸化物１０６ｂ’及び導電層１０７’をパターンニングする。このとき、抵抗変化領域１０６の上面及び底面並びに上部電極１０７の上面及び底面の中心が下部電極１０５の上面の中心からずれて配置される様にパターンニングを実施する。これにより、第２の抵抗変化領域１０６ａの底面の一部は下部電極１０５の側面の一部と接し、第２の抵抗変化領域１０６ａの底面の他部は素子分離層１２５の上面の一部及び第１の層間絶縁層１０２の上面と接する構造が形成される。また、第２の抵抗変化領域１０６ａ及び第１の抵抗変化領域１０６ｂを下部電極１０５の上面の一部と上部電極１０７の下面とで挟持した構造が形成される。
【０１０３】
最後に、図７（ｆ）に、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０及び第２の配線１１１を形成する工程の断面図を示す。この工程では、抵抗変化領域１０６及び上部電極１０７を被覆して、５００ｎｍ以上１０００ｎｍ以下の膜厚の絶縁層を形成した後、図３（ｂ）及び図３（ｃ）と同様の製造方法で、第２の層間絶縁層１０８、第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後、第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、不揮発性記憶素子３０が完成する。
【０１０４】
以上の製造方法とすることにより、本実施の形態３によれば、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の側面の一部とが接する面に第２の抵抗変化領域１０６ａの導電パスが形成され、その面の寸法（図６（ｂ）の電極側面Ｓ３の面積）は、下部電極の膜厚で制御できる。つまり、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の側面の一部とが接する面の寸法は、抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面と上部電極１０７の底面とが接する面の寸法（図６（ｂ）の電極底面Ｓ１の面積）に比べて容易に小さくすることができる。
【０１０５】
その結果、実施の形態１と同様に、抵抗変化素子３５の低電圧での初期化が可能となる。さらに、第２の抵抗変化領域１０６ａの導電パスの形成箇所は、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の側面の一部とが接する面内に絞られることから、導電パスの形成箇所を容易に制御でき、導電パスの形成箇所に起因する初期化電圧や抵抗変化特性のばらつきが低減できる。よって、初期化電圧の低減と、初期化電圧及び抵抗変化特性のばらつき抑制とが両立でき、メモリの大容量化が可能な不揮発性記憶素子を提供することができる。
【０１０６】
（実施の形態４）
次に、本発明の実施の形態４に係る不揮発性記憶素子及びその製造方法について説明する。
【０１０７】
［構成］
図８（ａ）は、本発明の実施の形態４に係る不揮発性記憶素子４０の断面図である。図８（ｂ）は、図８（ａ）の上部電極１０７と下部電極１０５との関係を表した上面図（上部電極１０７及び下部電極１０５のみに着目した場合の上面図）である。図８（ｂ）において、Ｓ１は抵抗変化素子４０を平面視したときの上部電極１０７の上面(又は下面)を、Ｓ２は抵抗変化素子４０を平面視したときの上部電極１０７の下面と下部電極１０５の上面の重なり面を、Ｓ３は下部電極１０５の側面を表す。
【０１０８】
図８（ａ）に示すように、本実施の形態に係る不揮発性記憶素子４０は、抵抗変化型の不揮発性記憶素子であり、基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトプラグ１０４、抵抗変化素子４５、第２の層間絶縁層１０８、第２のコンタクトプラグ１１０及び第２の配線１１１を備える。
【０１０９】
なお、本実施の形態において、抵抗変化素子４５以外の構成要素（基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトホール１０３、第１のコンタクトプラグ１０４、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０、第２の配線１１１）は実施の形態１に係る不揮発性記憶素子１０の構成要素と同じであるため、その説明を省略する。
【０１１０】
抵抗変化素子４５は、第１のコンタクトプラグ１０４の上面を被覆して、かつ第１の層間絶縁層１０２の上面と接するように第１の層間絶縁層１０２上に形成された貴金属（Ｐｔ、Ｉｒ、Ｐｄ等）等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の下部電極１０５と、下部電極１０５上と第１の層間絶縁層１０２上とに形成された２０ｎｍ以上１００ｎｍ以下の膜厚の抵抗変化領域１０６と、窒化タンタル等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の上部電極１０７とで構成される。
【０１１１】
本実施の形態の抵抗変化領域１０６は、実施の形態１の抵抗変化領域１０６と同じであるため、説明を省略する。
【０１１２】
抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面は上部電極１０７と接している。抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部は、屈曲部１０５２を被覆するように、下部電極１０５の上面の一部及び側面の一部と接し、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の他部は、第１の層間絶縁層１０２の上面と接している。
【０１１３】
なお、屈曲部１０５２は、下部電極１０５の上面及び側面をつなぐ角を含む下部電極１０５の一部分（コーナー部分）であり、その外形形状は鋭角なものであることが好ましいが、多少Ｒ形状を有してもよい。屈曲部１０５２の外形形状の角度は、１８０°より小さく、９０°以下、例えば９０°であることが好ましい。
【０１１４】
また、第２の遷移金属酸化物１０６ａの酸素不足度は、第１の遷移金属酸化物１０６ｂの酸素不足度よりも小さい。第１の遷移金属酸化物及び第２の遷移金属酸化物の構成材料は実施の形態１に係る第１の遷移金属酸化物及び第２の遷移金属酸化物の構成材料と同じである。
【０１１５】
以上の構成によれば、第２の抵抗変化領域１０６ａの底面の一部は、下部電極１０５の屈曲部１０５２を被覆している。つまり、第２の抵抗変化領域１０６ａは、下部電極１０５の電極上面の一部Ｓ２及び電極側面Ｓ３並びに屈曲部１０５２の一部を同時に被覆している。よって、下部電極１０５の屈曲部１０５２には、その形状から電界が集中し、第１の抵抗変化領域１０６ｂから第２の抵抗変化領域１０６ａへ流れる電流の密度が増加する。その結果、第２の抵抗変化領域１０６ａの導電パスが容易に形成でき、抵抗変化素子４５の初期化電圧が減少する。また、抵抗変化領域１０６の導電パスは、電界が集中する下部電極１０５の屈曲部１０５２を起点に形成され、導電パスの形成箇所が特定され、導電パスの形成場所に起因する初期化電圧や抵抗変化特性のばらつきを大幅に低減することが可能となる。よって、初期化電圧の低減と、初期化電圧及び抵抗変化特性のばらつき抑制とが両立でき、メモリの大容量化が実現できる。
【０１１６】
なお、本実施の形態４においても、上述した実施の形態１と同様に、抵抗変化層１０６を構成する第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとの積層の順序を逆にしてもよい。すなわち、第１の抵抗変化領域１０６ｂの底面の一部は、下部電極１０５の表面の一部と接し、第２の抵抗変化領域１０６ａの上面は上部電極１０７と接してもかまわない。下部電極１０５の屈曲部１０５２は、第１の抵抗変化領域１０６ｂに被覆されても屈曲部１０５２を起点とした電界集中が生じることから、第２の抵抗変化領域１０６ａに形成される導電パスの箇所を特定でき、導電パスの形成場所に起因する初期化電圧や抵抗変化特性のばらつきを低減できる。
【０１１７】
また、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の表面の一部とが接する面の寸法（図８（ｂ）の平坦な電極上面Ｓ２の面積と図８（ａ）の電極側面Ｓ３の面積の合計）は、抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面と上部電極１０７とが接する面の寸法（図８（ｂ）の電極底面Ｓ１の面積）に比べて小さくなる。その結果、第１の抵抗変化領域１０６ｂから第２の抵抗変化領域１０６aへ流れる電流の密度が増加し、第２の抵抗変化領域１０６ａの導電パスが容易に形成され、抵抗変化素子４５の初期化電圧が減少し、抵抗変化素子４５の低電圧での初期化が可能となる。
【０１１８】
なお、抵抗変化素子４５において、抵抗変化領域１０６の底面と下部電極１０５の表面（上面および側面）との接する面の面積は、抵抗変化領域１０６の上面と上部電極１０７との接する面の面積より小さいとした。しかし、抵抗変化領域１０６の底面が下部電極１０５の屈曲部１０５２を被覆していれば、初期化電圧の低減と初期化電圧のばらつき抑制とが両立できるため、抵抗変化領域１０６の底面と下部電極１０５の表面との接する面の面積は、抵抗変化領域１０６の上面と上部電極１０７との接する面の面積以上であってもよい。この場合には、例えば下部電極１０５の膜厚を厚くすることができる。
【０１１９】
［製造方法］
図９（ａ）から図９（ｄ）は本実施の形態に係る不揮発性記憶素子４０の要部の製造方法を示す断面図である。これらを用いて、本実施の形態に係る不揮発性記憶素子４０の要部の製造方法について説明する。なお、図９（ａ）以前の工程は、図３（ａ）から図３（ｆ）と同様であるので、その説明を省略する。
【０１２０】
まず、図９（ａ）に、下部電極１０５を形成する工程の断面図を示す。この工程において、マスクを用いて導電層をパターンニングすることにより下部電極１０５を形成する。このとき、下部電極１０５の表面には屈曲部１０５２が同時に形成される。
【０１２１】
次に、図９（ｂ）に、下部電極１０５上に第１の遷移金属酸化物１０６ｂ’、第２の遷移金属酸化物１０６ａ’及び導電層１０７’を形成する工程の断面図を示す。この工程において、第１の層間絶縁層１０２及び下部電極１０５上に、後に第２の抵抗変化領域１０６ａとなる第２の遷移金属酸化物１０６ａ’を形成する。第２の遷移金属酸化物１０６ａ’は、例えばＴａＯｙであり、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’と積層して抵抗変化を起こすのに有効な第２の遷移金属酸化物１０６ａ’の酸素含有率は、６８ａｔｍ％以上（第２の遷移金属酸化物１０６ａ’が例えばＴａＯｙの時のｙの値は、２．１以上）、抵抗率は１Ｅ＋７ｍΩ・ｃｍ以上、膜厚は３ｎｍ以上１０ｎｍ以下である。続いて、第２の遷移金属酸化物１０６ａ’上に、後に第１の抵抗変化領域１０６ｂとなる第１の遷移金属酸化物１０６ｂ’を形成する。第２の遷移金属酸化物１０６ａ’と同様に、第１の遷移金属酸化物１０６ｂ’は、例えばＴａＯｘであり、タンタルターゲットを酸素ガス雰囲気中でスパッタリングする、いわゆる反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’は、第２の遷移金属酸化物１０６ａ’と積層されて抵抗変化を起こすのに有効な酸素含有率は、５５ａｔｍ％以上６５ａｔｍ％以下（第１の遷移金属酸化物１０６ｂ’が例えばＴａＯｘの時のｘの値は、１．２２以上１．８６以下）、抵抗率は１ｍΩ・ｃｍ以上５０ｍΩ・ｃｍ以下、膜厚は２０ｎｍ以上１００ｎｍ以下である。続いて、上部電極１０７となるタンタル窒化物等で構成される２０ｎｍ以上１００ｎｍ以下の膜厚の導電層１０７’をスパッタ法で第１の遷移金属酸化物１０６ｂ’上に形成する。
【０１２２】
次に、図９（ｃ）に示すように、抵抗変化素子４５を形成する工程、つまり下部電極１０５上に、第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとを積層して構成される抵抗変化領域１０６と、抵抗変化領域１０６上の上部電極１０７とを形成する工程の断面図を示す。この工程において、マスクを用いて、第２の遷移金属酸化物１０６ａ’、第１の遷移金属酸化物１０６ｂ’及び導電層１０７’をパターンニングする。このとき、抵抗変化領域１０６の上面及び底面並びに上部電極１０７の上面及び底面の中心が下部電極１０５の上面の中心からずれて配置される様にパターンニングを行う。これにより、第２の抵抗変化領域１０６ａの底面の一部が、屈曲部１０５２を被覆するように、下部電極１０５の連続する上面及び側面の一部と接し、第２の抵抗変化領域１０６ａの底面の他部が第１の層間絶縁層１０２の上面と接する構造が形成される。また、第２の抵抗変化領域１０６ａ及び第１の抵抗変化領域１０６ｂを下部電極１０５の上面の一部と上部電極１０７の下面で挟持した構造が形成される。
【０１２３】
最後に、図９（ｄ）に、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０及び第２の配線１１１を形成する工程の断面図を示す。この工程では、抵抗変化領域１０６及び上部電極１０７を被覆して、５００ｎｍ以上１０００ｎｍ以下の膜厚の絶縁層を形成した後、図３（ｂ）及び図３（ｃ）と同様の製造方法で、第２の層間絶縁層１０８、第２のコンタクトホール１０９及び第２のコンタクトプラグ１１０を形成する。その後、第２のコンタクトプラグ１１０を被覆して、第２の配線１１１を形成して、不揮発性記憶素子４０が完成する。
【０１２４】
以上の製造方法とすることにより、本実施の形態４によれば、第２の抵抗変化領域１０６ａの底面の一部は、下部電極１０５の屈曲部１０５２を被覆することにより、下部電極１０５の屈曲部１０５２に電界が集中し、これにより、実施の形態１乃至３と同様、抵抗変化素子４５の初期化電圧が低減できる。さらに、第２の抵抗変化領域１０６ａの導電パスは、下部電極１０５の屈曲部１０５２を起点に形成されることから、導電パスの形成箇所が特定され、導電パスの形成箇所を起因とする初期化電圧や抵抗変化特性のばらつきが低減できる。よって、初期化電圧の低減と、初期化電圧及び抵抗変化特性のばらつき抑制とが両立でき、メモリの大容量化が可能な不揮発性記憶素子を提供することができる。
【０１２５】
また、第２の抵抗変化領域１０６ａの底面の一部と下部電極１０５の表面の一部とが接する面の寸法（図８（ｂ）の平坦な電極上面Ｓ２の面積と図８（ａ）の電極側面Ｓ３の面積との合計）は、図９（ｃ）で示した抵抗変化素子４５のパターンニングで下部電極１０５の上面の中心と抵抗変化領域１０６の底面の中心とのずれ量を制御することにより容易に制御できる。つまり、抵抗変化領域１０６（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の表面の一部とが接する面の寸法は、抵抗変化領域１０６（第１の抵抗変化領域１０６ｂ）の上面と上部電極１０７の底面とが接する面の寸法（図８（ｂ）の電極底面Ｓ１の面積）に比べて容易に小さくすることができる。
【０１２６】
（実施の形態５）
次に、本発明の実施の形態５に係る不揮発性記憶素子及びその製造方法について説明する。
【０１２７】
［構成］
図１０（ａ）は、本発明の実施の形態５に係る不揮発性記憶素子５０の断面図である。なお、図１０（ａ）は、１個の下部電極を共有する２個の抵抗変化領域と２個の上部電極とを有した不揮発性記憶素子を示している。図１０（ｂ）は、図１０（ａ）における２個の上部電極１０７ａ及び１０７ｂと下部電極１０５との関係を示した上面図（素子分離層１３５、上部電極１０７ａ及び１０７ｂ並びに下部電極１０５のみに着目した場合の上面図）である。図１０（ｂ）において、Ｓ１ａ及びＳ１ｂは抵抗変化素子５０を平面視したときの上部電極１０７ｂ及び１０７ａの上面(又は下面)を表す。Ｓ２ａ及びＳ２ｂは抵抗変化素子５０を平面視したときの上部電極１０７ｂまたは１０７ａの下面と下部電極１０５の上面とのそれぞれの重なり面を表す。Ｓ１０は抵抗変化素子５０を平面視したときの下部電極１０５の上面を表す。
【０１２８】
図１１は、図１０に記載の不揮発性記憶素子５０をアレイ状（３個×３個の配列）に配置した場合における隣接する複数の不揮発性記憶素子５０の関係を示した上面図（素子分離層１３５、上部電極１０７ａ及び１０７ｂ並びに下部電極１０５のみに着目した場合の上面図）である。
【０１２９】
図１２Ａ（ａ）は、本実施の形態に係る不揮発性記憶素子５０の断面図（図１１のＡ−Ａ’線において矢印の方向に見た断面図）である。図１２Ａ（ｂ）は、図１２Ａ（ａ）における上部電極１０７ａ及び１０７ｂと下部電極１０５との関係を表した上面図（素子分離層１３５、上部電極１０７ａ及び１０７ｂ並びに下部電極１０５のみに着目した場合の上面図）である。図１２Ｂは、本実施の形態に係る不揮発性記憶素子５０の断面図（図１１のＢ−Ｂ’線において矢印の方向に見た断面図）である。図１２Ｃは、本実施の形態に係る不揮発性記憶素子５０の断面図（図１１のＣ−Ｃ’線において矢印の方向に見た断面図）である。
【０１３０】
図１０（ａ）に示すように、本実施の形態に係る不揮発性記憶素子５０は、抵抗変化型の不揮発性記憶素子であり、基板１００、第１の配線１０１、第１の層間絶縁層１０２、第１のコンタクトプラグ１０４、抵抗変化素子５５ａ及び５５ｂ、第２の層間絶縁層１０８、第２のコンタクトプラグ１１０ａ及び１１０ｂ、並びに第２の配線１１１ａ及び１１１ｂを備える。
【０１３１】
なお、本実施の形態において、不揮発性記憶素子５０を用いて実際のメモリセルを構成する場合、第１の配線１０１及び第２の配線１１１ａ又は１１１ｂのいずれか一方はスイッチ素子（ダイオードまたはトランジスタ）と接続されて、非選択時にはスイッチ素子がオフ状態となるよう設定される。また、スイッチ素子との接続においては、第１のコンタクトプラグ１０４並びに第２のコンタクトプラグ１１０ａ及び１１０ｂや第１の配線１０１並びに第２の配線１１１ａ及び１１１ｂ等を介さず直接に不揮発性記憶素子５０の下部電極１０５並びに上部電極１０７ａ及び１０７ｂと接続するような構成も可能である。
【０１３２】
基板１００は、シリコン（Ｓｉ）等で構成される半導体基板である。第１の配線１０１は、基板１００上に形成された配線である。第１の層間絶縁層１０２は、第１の配線１０１を覆うように基板１００上に形成され、例えば５００ｎｍ以上１０００ｎｍ以下の膜厚のシリコン酸化膜等で構成される層間絶縁層である。第１のコンタクトホール１０３は、この第１の層間絶縁層１０２を貫通して第１の配線１０１と電気的に接続するための、つまり第１のコンタクトプラグ１０４のための５０ｎｍφ以上３００ｎｍφ以下のコンタクトホールである。第１のコンタクトプラグ１０４は、第１のコンタクトホール１０３の内部にタングステンを主成分として埋め込まれた導体であり、第１の配線１０１の上面と接する。
【０１３３】
そして、抵抗変化素子５５ａ及び５５ｂは、第１のコンタクトホール１０３の開口で露出する第１のコンタクトプラグ１０４の上面を被覆し、かつ第１の層間絶縁層１０２と接するように第１の層間絶縁層１０２上に形成された貴金属（Ｐｔ、Ｉｒ、Ｐｄ等）等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の下部電極１０５と、下部電極１０５の側面を覆うように形成された５ｎｍ以上１００ｎｍ以下の膜厚のシリコン酸化膜等で構成される素子分離層（絶縁層）１３５と、２０ｎｍ以上１００ｎｍ以下の膜厚の抵抗変化領域１２６ａ及び１２６ｂと、窒化タンタル等で構成される５ｎｍ以上１００ｎｍ以下の膜厚の上部電極１０７ａ及び１０７ｂとで構成される。第２の層間絶縁層１０８は、この抵抗変化素子５５ａ及び５５ｂを被覆する、５００ｎｍ以上１０００ｎｍ以下の膜厚のシリコン酸化膜等で構成される層間絶縁層である。第２のコンタクトホール１０９ａ及び１０９ｂは、この第２の層間絶縁層１０８を貫通して、上部電極１０７ａ及び１０７ｂと電気的に接続するための、つまり、第２のコンタクトプラグ１１０ａ及び１１０ｂのための５０ｎｍφ以上３００ｎｍφ以下のコンタクトホールである。第２のコンタクトプラグ１１０ａは、第２のコンタクトホール１０９ａの内部にタングステンを主成分として埋め込まれた導体であり、第２の配線１１１ａの下面及び上部電極１０７ａの上面と接する。第２のコンタクトプラグ１１０ｂは、第２のコンタクトホール１０９ｂの内部にタングステンを主成分として埋め込まれた導体であり、第２の配線１１１ｂの下面及び上部電極１０７ｂの上面と接する。第２の配線１１１ａ及び１１１ｂは、第２のコンタクトホール１０９ａ及び１０９ｂの開口で露出する第２のコンタクトプラグ１１０ａ及び１１０ｂの上面を被覆するように、第２の層間絶縁層１０８上に形成された配線である。第２の配線１１１ａは第２のコンタクトプラグ１１０ａと接続され、第２の配線１１１ｂは第２のコンタクトプラグ１１０ｂと接続される。
【０１３４】
なお、本実施の形態に係る不揮発性記憶素子５０は、少なくとも抵抗変化素子５５ａ及び５５ｂを備えるものであればよく、他の構成要素（基板１００、第１の配線１０１、第１のコンタクトホール１０３、第１のコンタクトプラグ１０４、第２の層間絶縁層１０８、第２のコンタクトホール１０９ａ及び１０９ｂ、第２のコンタクトプラグ１１０ａ及び１１０ｂ、第２の配線１１１ａ及び１１１ｂ）は必須ではない。
【０１３５】
また、下部電極１０５は、Ｉｒまたは膜厚１０ｎｍ以下のＰｔで構成されることが好ましい。この場合、下部電極１０５の表面に突起が発生して抵抗変化領域１０６の膜厚が部分的に薄くなることを抑え、抵抗変化素子５５ａ及び５５ｂの初期化電圧のばらつきを低減できる。
【０１３６】
ここで、抵抗変化領域１２６ａ、１２５ｂは、実施の形態１の抵抗変化領域１０６と同様であるため、説明を省略する。
【０１３７】
抵抗変化領域１２６ａ（第１の抵抗変化領域１０６ｂ）の上面は上部電極１０７ａと接している。抵抗変化領域１２６ａ（第２の抵抗変化領域１０６ａ）の底面の一部は下部電極１０５の上面（図１０（ｂ）の平坦な電極上面Ｓ１０）の一部（図１０（ｂ）の平坦な電極上面Ｓ２ｂ）と接し、抵抗変化領域１２６ａ（第２の抵抗変化領域１０６ａ）の底面の他部は第１の層間絶縁層１０２の上面と接している。同様に、抵抗変化領域１２６ｂ（第１の抵抗変化領域１０６ｄ）の上面は上部電極１０７ａと接している。抵抗変化領域１２６ｂ（第２の抵抗変化領域１０６ｃ）の底面の一部は下部電極１０５の上面（図１０（ｂ）の平坦な電極上面Ｓ１０）の一部（図１０（ｂ）の平坦な電極上面Ｓ２ａ）と接し、抵抗変化領域１２６ｂ（第２の抵抗変化領域１０６ｃ）の底面の他部は第１の層間絶縁層１０２の上面と接している。
【０１３８】
ここで、第１の抵抗変化領域１０６ｂの第１の遷移金属酸化物と第１の抵抗変化領域１０６ｄの第１の遷移金属酸化物の酸素不足度は等しく、第２の抵抗変化領域１０６ａの第２の遷移金属酸化物と第２の抵抗変化領域１０６ｃの第２の遷移金属酸化物の酸素不足度は等しい。また、第２の抵抗変化領域１０６ａ及び１０６ｃの第２の遷移金属酸化物の酸素不足度は、第１の抵抗変化領域１０６ｂ及び１０６ｄの第１の遷移金属酸化物の酸素不足度よりもそれぞれ小さい。第１の遷移金属酸化物及び第２の遷移金属酸化物の構成材料は実施の形態１に係る第１の遷移金属酸化物及び第２の遷移金属酸化物の構成材料と同じである。
【０１３９】
図１０（ａ）及び図１０（ｂ）に示される上部電極１０７ａ及び１０７ｂと下部電極１０５の構造から分かるように、第２の抵抗変化領域１０６ａ及び１０６ｃの底面の一部は、各々下部電極１０５の平坦な上面の一部と接し、第２の抵抗変化領域１０６ａ及び１０６ｃの底面の他部は、各々下部電極１０５の側面を覆う素子分離層１３５の表面の一部と、第１の層間絶縁層１０２の上面と接している。第１の抵抗変化領域１０６ｂ及び１０６ｃの上面は上部電極１０７ａ及び１０７ｂの底面と各々接している。
【０１４０】
以上の構成によれば、抵抗変化領域１２６ａ（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の上面の一部とが接する面の寸法（図１０（ｂ）の平坦な電極上面Ｓ２ｂの面積）は、抵抗変化領域１２６ａ（第１の抵抗変化領域１０６ｂ）の上面と上部電極１０７ａとが接する面の寸法（図１０（ｂ）の電極底面Ｓ１ｂの面積）に比べて小さくできる。同様に、抵抗変化領域１２６ｂ（第２の抵抗変化領域１０６ｃ）の底面の一部と下部電極１０５の上面の一部とが接する面の寸法（図１０（ｂ）の平坦な電極上面Ｓ２ａの面積）は、第１の抵抗変化領域１０６ｂの上面と上部電極１０７ｂとが接する面の寸法（図１０（ｂ）の電極底面Ｓ１ａの面積）に比べて小さくできる。従って、第１の抵抗変化領域１０６ｂ及び１０６ｄから第２の抵抗変化領域１０６ａ及び１０６ｃへ流れる電流の密度が増加し、第２の抵抗変化領域１０６ａ及び１０６ｃの導電パスが容易に形成され、抵抗変化素子５５ａ及び５５ｂの初期化電圧が減少し、低電圧動作が可能な大容量メモリを提供できる。さらに、抵抗変化領域１２６ａ（第２の抵抗変化領域１０６ａ）の底面の一部と下部電極１０５の上面の一部とが接する面の寸法（図１０（ｂ）の平坦な電極上面Ｓ２ｂの面積）は、下部電極１０５の上面の寸法（図１０（ｂ）の平坦な電極上面Ｓ１０の面積）の１／２より小さい。同様に、抵抗変化領域１２６ｂ（第２の抵抗変化領域１０６ｃ）の底面の一部と下部電極１０５の上面の一部とが接する面の寸法（図１０（ｂ）の平坦な電極上面Ｓ２ａの面積）は、下部電極１０５の上面の寸法（図１０（ｂ）の平坦な電極上面Ｓ１０の面積）の１／２より小さい。これにより、抵抗変化素子５５ａと抵抗変化素子５５ｂとを下部電極１０５上で接触させずに分離でき、抵抗変化素子５５ａと抵抗変化素子５５ｂの不良を防止できることから、歩留まりが向上する。
【０１４１】
さらに、素子内に２つの抵抗変化素子５５ａ及び５５ｂを有する不揮発性記憶素子５０を提供することが可能となり、素子の記憶容量を２倍にすることでき、大容量メモリを提供することができる。
【０１４２】
なお、本実施の形態５においても、上述した実施の形態１と同様に、抵抗変化層１２６ａを構成する第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとの積層の順序を逆にしてもよい。すなわち、図１０、図１２Ａに示す構成において、第１の抵抗変化領域１０６ｂの底面の一部が下部電極１０５の表面の一部と接し、第２の抵抗変化領域１０６ａの上面が上部電極１０７と接するように構成してもかまわない。この構成によっても、実施の形態１の変形例（図１Ｂ）と同様の作用効果が得られる。
【０１４３】
図１１及び図１２Ａから図１２Ｃに示すように、本実施の形態に係る不揮発性記憶素子５０をアレイ状（３×３配置）に配置した場合、不揮発性記憶素子５０の抵抗変化領域１２６ａ及び１２６ｂ並びに上部電極１０７ａ及び１０７ｂは、隣接する不揮発性記憶素子５０との間で共有されている。これにより、不揮発性記憶素子５０間を分離する必要がなく、隣接する不揮発性記憶素子５０を最も効率的に配置することが可能となり、単位面積あたりの抵抗変化素子数が増加し、メモリの大容量化を図ることができる。
【０１４４】
なお、図１０、図１１、及び図１２Ａから図１２Ｃでは、素子内に２つの抵抗変化素子を有した不揮発性記憶素子５０を示したが、素子内に形成する抵抗変化素子の個数は３つ以上でもかまわない。不揮発性記憶素子内に３つ以上の抵抗変化素子を形成する場合を図１３及び図１４に示す。
【０１４５】
図１３は、１個の下部電極１０５と４個の上部電極１０７ａから１０７ｄとの関係を示した上面図（素子分離層１３５、上部電極１０７ａから１０７ｄ及び下部電極１０５のみに着目した場合の上面図）である。図１３は、１個の下部電極１０５を共有する４個の抵抗変化領域と４個の上部電極１０７ａから１０７ｄとを有した不揮発性記憶素子５２を示している。
【０１４６】
図１４は、図１３に記載の４個の抵抗変化領域と４個の上部電極１０７ａから１０７ｄとを有した不揮発性記憶素子５２をアレイ状（３個×３個の配列）に配置した場合における隣接する複数の不揮発性記憶素子５２の関係を示した上面図（素子分離層１３５、上部電極１０７ａから１０７ｄ及び下部電極１０５のみに着目した場合の上面図）である。このとき、図１４のＡ−Ａ’線における断面図は図１２Ａと同様のものとなり、図１４のＢ−Ｂ’線における断面図は図１２Ｂと同様のものとなる。
【０１４７】
図１３及び図１４の不揮発性記憶素子５２は、図１０から図１２Ｃに記載の不揮発性記憶素子５０に比べ、単位面積あたりの記憶容量を更に２倍にすることが可能となる。また、抵抗変化領域及び上部電極１０７ａから１０７ｄが、隣接する不揮発性記憶素子５２との間で共有されることにより、不揮発性記憶素子５２間を分離する必要がなく、隣接する不揮発性記憶素子５２を最も効率的に配置することが可能となり、単位面積あたりの抵抗変化素子数が増加し、安価で大容量なメモリを提供できる。
【０１４８】
なお、本実施の形態では、素子内に２つ又は４つの抵抗変化素子（抵抗変化領域及び上部電極）を有した不揮発性記憶素子を示したが、素子内に形成する抵抗変化素子の個数はＮ（２つ以上の整数）個でもかまわない。この場合、不揮発性記憶素子は、１つの下部電極と、Ｎ個の上部電極と、下部電極と上部電極との間に介在し、上部電極と下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化するＮ個の抵抗変化領域とを備える。そして、各々の抵抗変化領域は積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、各々の抵抗変化領域の上面が別々の上部電極と接続され、各々の抵抗変化領域の底面が下部電極及び第１の層間絶縁層と接し、各々の抵抗変化領域の底面と下部電極との接する面の面積は、各々の抵抗変化領域の上面と上部電極との接する面の面積より小さい。また、各々の抵抗変化領域の底面は、下部電極の平坦な上面と接する。また、各々の抵抗変化領域の底面と下部電極の上面とが接する面の面積は、下部電極の上面の面積の１／Ｎより小さい。また、第２の抵抗変化領域は下部電極及び絶縁層と接し、第１の抵抗変化領域は上部電極と接する。
【０１４９】
また、本実施の形態では、素子内の各抵抗変化素子は実施の形態１から４の構造を有してもよい。例えば、素子内の各抵抗変化素子が実施の形態４の構造を有する場合、各々の抵抗変化領域の底面は下部電極の屈曲部を被覆する。また、素子内の各抵抗変化素子が実施の形態３の構造を有する場合、各々の抵抗変化領域の底面と下部電極の上面との間には絶縁層が介在し、各々の抵抗変化領域の底面は下部電極と下部電極の側面でのみ接し、各々の抵抗変化領域の底面と下部電極の側面とが接する面の面積は下部電極の側面の面積の１／Ｎより小さくなる。
【０１５０】
［製造方法］
図１５（ａ）から図１５（ｄ）は本実施の形態に係る不揮発性記憶素子５０の要部の製造方法を示す断面図である。これらを用いて、本実施の形態に係る不揮発性記憶素子５０の要部の製造方法について説明する。なお、図１５（ａ）以前の工程は、図３（ａ）から図３（ｆ）の工程と同様であるので、その説明を省略する。
【０１５１】
まず、図１５（ａ）に、下部電極１０５及び素子分離層１３５を形成する工程の断面図を示す。この工程において、マスクを用いて導電層をパターンニングすることにより下部電極１０５を形成する。その後、シリコン酸化膜等で構成される１０ｎｍ以上２００ｎｍ以下の膜厚からなる、後に素子分離層１３５となる絶縁層を形成し、等方性エッチングによりこの絶縁層の一部を除去して下部電極１０５の側面上に素子分離層１３５を形成する。なお、素子分離層１３５の形成では、トランジスタ素子を形成する際に用いられるサイドウォールの形成方法を適用したが、下部電極１０５を形成後、下部電極１０５の側面部のみを酸化して素子分離層１３５を形成してもかまわない。
【０１５２】
次に、図１５（ｂ）に、下部電極１０５上に第１の遷移金属酸化物１０６ｂ’、第２の遷移金属酸化物１０６ａ’及び導電層１０７’を形成する工程の断面図を示す。この工程において、第１の層間絶縁層１０２、下部電極１０５及び素子分離層１３５上に、後に第２の抵抗変化領域１０６ａ及び１０６ｃとなる第２の遷移金属酸化物１０６ａ’を形成する。第２の遷移金属酸化物１０６ａ’は、例えばＴａＯｙであり、タンタルターゲットをアルゴンと酸素ガス雰囲気中でスパッタリングする、いわゆる、反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’と積層して抵抗変化を起こすのに有効な第２の遷移金属酸化物１０６ａ’の酸素含有率は、６８ａｔｍ％以上（第２の遷移金属酸化物１０６ａ’が例えばＴａＯｙの時のｙの値は、２．１以上）、抵抗率は１Ｅ＋７ｍΩ・ｃｍ以上、膜厚は３ｎｍ以上１０ｎｍ以下である。続いて、第２の遷移金属酸化物１０６ａ’上に、後に第１の抵抗変化領域１０６ｂ及び１０６ｄとなる第１の遷移金属酸化物１０６ｂ’を形成する。第２の遷移金属酸化物１０６ａ’と同様に、第１の遷移金属酸化物１０６ｂ’は、例えばＴａＯｘであり、その場合タンタルターゲットを酸素ガス雰囲気中でスパッタリングする、いわゆる反応性スパッタ法で形成される。その時、第１の遷移金属酸化物１０６ｂ’は、第２の遷移金属酸化物１０６ａ’と積層されて抵抗変化を起こすのに有効な酸素含有率は、５５ａｔｍ％以上６５ａｔｍ％以下（第１の遷移金属酸化物１０６ｂ’が例えばＴａＯｘの時のｘの値は、１．２２以上１．８６以下）、抵抗率は１ｍΩ・ｃｍ以上５０ｍΩ・ｃｍ以下、膜厚は２０ｎｍ以上１００ｎｍ以下である。続いて、上部電極１０７ａ及び１０７ｂとなるタンタル窒化物等で構成される２０ｎｍ以上１００ｎｍ以下の膜厚の導電層１０７’をスパッタ法で第１の遷移金属酸化物１０６ｂ’上に形成する。
【０１５３】
次に、図１５（ｃ）に示すように、抵抗変化素子５５ａ及び５５ｂを形成する工程、つまり、下部電極１０５上に、第１の抵抗変化領域１０６ｂと第２の抵抗変化領域１０６ａとを積層して構成される抵抗変化領域１２６ａと、第１の抵抗変化領域１０６ｄと第２の抵抗変化領域１０６ｃとを積層して構成される抵抗変化領域１２６ｂと、抵抗変化領域１２６ａ上の上部電極１０７ａと、抵抗変化領域１２６ｂ上の上部電極１０７ｂとを形成する工程の断面図を示す。この工程において、マスクを用いて、第２の遷移金属酸化物１０６ａ’、第１の遷移金属酸化物１０６ｂ’及び導電層１０７’をパターンニングする。このとき、抵抗変化領域１２６ａの上面及び底面並びに上部電極１０７ａの上面及び底面の中心が下部電極１０５の上面の中心からずれて配置される様にパターンニングを行う。同時に、抵抗変化領域１２６ｂの上面及び底面並びに上部電極１０７ｂの上面及び底面の中心が下部電極１０５の上面の中心からずれて配置される様にパターンニングを行う。これにより、第２の抵抗変化領域１０６ａ及び１０６ｃの各底面の一部が下部電極１０５の上面の一部と接し、第２の抵抗変化領域１０６ａ及び１０６ｃの各底面の他部が第１の層間絶縁層１０２の上面と接する構造が形成される。また、下部電極１０５の一部と上部電極１０７ａとが第２の抵抗変化領域１０６ａと第１の抵抗変化領域１０６ｂとを挟持した構造となる抵抗変化素子５５ａが形成される。同時に、下部電極１０５の一部と上部電極１０７ｂとが第２の抵抗変化領域１０６ｃと第１の抵抗変化領域１０６ｄとを挟持した構造となる抵抗変化素子５５ｂが形成される。
【０１５４】
最後に、図１５（ｄ）に、第２の層間絶縁層１０８、第２のコンタクトホール１０９、第２のコンタクトプラグ１１０及び第２の配線１１１を形成する工程の断面図を示す。この工程では、抵抗変化領域１２６ａ及び１２６ｂ並びに上部電極１０７ａ及び１０７ｂを被覆するように、５００ｎｍ以上１０００ｎｍ以下の膜厚の絶縁層を形成し、図３（ｂ）及び図３（ｃ）と同様の製造方法で、第２の層間絶縁層１０８、第２のコンタクトホール１０９ａ及び１０９ｂ並びに第２のコンタクトプラグ１１０ａ及び１１０ｂを形成する。その後、第２のコンタクトプラグ１１０ａ及び１１０ｂを被覆するように、第２の配線１１１ａ及び１１１ｂを形成して、不揮発性記憶素子５０が完成する。
【０１５５】
以上の製造方法とすることにより、素子内に２つの抵抗変化素子５５ａ及び５５ｂを有する不揮発性記憶素子５０を形成することが可能であり、１つの不揮発性記憶素子あたりの記憶容量を２倍にすることができ、大容量化が可能なメモリを提供できる。
【０１５６】
（実施の形態６）
次に、本発明の実施の形態６に係る不揮発性記憶装置について説明する。
【０１５７】
［構成]
図１６は、本発明の実施の形態６に係る不揮発性記憶装置４００の構成を示すブロック図である。
【０１５８】
この不揮発性記憶装置４００は、実施の形態１から５のいずれかにおける不揮発性記憶素子（図１６では可変抵抗の記号で表現されている素子Ｒ１１からＲ３４）を記憶素子として有する不揮発性記憶装置であり、基板上にメモリ本体部４０１を備えている。このメモリ本体部４０１は、マトリクス状に配置された複数の１Ｔ１Ｒ型の（１つの記憶素子と１つのトランジスタを直列に接続した）メモリセルを有するメモリセルアレイ４０２と、行選択回路４０８と、ワード線ドライバＷＬＤ及びソース線ドライバＳＬＤから構成される行ドライバ４０７と、列選択回路４０３と、情報の書き込みを行うための書き込み回路４０６と、選択ビット線に流れる電流量を検出し、データ「１」又は「０」の判別を行うセンスアンプ４０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路４０５と、を具備している。
【０１５９】
また、この不揮発性記憶装置４００は、書き込み用電源４１１として低抵抗（ＬＲ）化用電源４１２及び高抵抗（ＨＲ）化用電源４１３を備えている。ここで低抵抗（ＬＲ）化とは、不揮発性記憶素子（より厳密には、不揮発性記憶素子が有する抵抗変化素子）を高抵抗状態から低抵抗状態へ移行させることを意味し、高抵抗（ＨＲ）化とは、不揮発性記憶素子（より厳密には、不揮発性記憶素子が有する抵抗変化素子）を低抵抗状態から高抵抗状態へ移行させることを意味している。ＬＲ化用電源４１２の出力Ｖ２は行ドライバ４０７に供給され、ＨＲ化用電源４１３の出力Ｖ１は書き込み回路４０６に供給される。
【０１６０】
さらに、この不揮発性記憶装置４００は、外部から入力されるアドレス信号を受け取るアドレス入力回路４０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部４０１の動作を制御する制御回路４１０とを備えている。
【０１６１】
メモリセルアレイ４０２は、不揮発性記憶素子とスイッチ素子の一例であるトランジスタとが直列に接続されて構成される１Ｔ１Ｒ型メモリセルが複数個、２次元状に配置されてなるものである。メモリセルアレイ４０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…間に設けられたソース線ＳＬ０，ＳＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のＮＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ３１，Ｎ３２，Ｎ３３，…（以下、「トランジスタＮ１１，Ｎ１２，…」と表す）と、トランジスタＮ１１，Ｎ１２，…と１対１に直列接続された複数の不揮発性記憶素子Ｒ１１，Ｒ１２，Ｒ１３，Ｒ２１，Ｒ２２，Ｒ２３，Ｒ３１，Ｒ３２，Ｒ３３、・・・（以下、「不揮発性記憶素子Ｒ１１，Ｒ１２，…」と表す）とを備えている。これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…、ソース線ＳＬ０，ＳＬ０２，…、トランジスタＮ１１，Ｎ１２，…、及び不揮発性記憶素子Ｒ１１，Ｒ１２，…のそれぞれによって、マトリクス状に配置された複数の１Ｔ１Ｒ型のメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２，Ｍ３３，…（以下、「メモリセルＭ１１，Ｍ１２，…」と表す）が構成されている。
【０１６２】
なお、上記の構成例では、ソース線（プレート線）はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、ソース線は、プレート線として接続されるトランジスタに共通の電位を与える構成としているが、行ドライバ４０７と同様の構成のソース線選択回路／ドライバを有し、選択されたソース線と非選択のソース線を異なる電圧（極性も含む）で駆動する構成としてもよい。
【０１６３】
図１６に示すように、トランジスタＮ１１，Ｎ２１，Ｎ３１，…のゲートはワード線ＷＬ０に、トランジスタＮ１２，Ｎ２２，Ｎ３２，…のゲートはワード線ＷＬ１に、トランジスタＮ１３，Ｎ２３，Ｎ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。また、トランジスタＮ１１，Ｎ２１，Ｎ３１，…及びトランジスタＮ１２，Ｎ２２，Ｎ３２，…は互いに共通接続されてソース線ＳＬ０に接続され、トランジスタＮ１３，Ｎ２３，Ｎ３３，…及びトランジスタＮ１４，Ｎ２４，Ｎ３４，…は同じく互いに共通接続されてソース線ＳＬ２に接続されている。
【０１６４】
また、不揮発性記憶素子Ｒ１１，Ｒ１２，Ｒ１３，…の一方の端子はビット線ＢＬ０に、不揮発性記憶素子Ｒ２１，Ｒ２２，Ｒ２３，…の一方の端子はビット線ＢＬ１にそれぞれ接続されている。同様にして、不揮発性記憶素子Ｒ３１，Ｒ３２，Ｒ３３，…の一方の端子はビット線ＢＬ２に接続されている。
【０１６５】
なお、不揮発性記憶素子Ｒ１１，Ｒ１２，…は、それぞれ実施の形態１から５のいずれかにおける不揮発性記憶素子である。また、図１６では、不揮発性記憶素子Ｒ１１，Ｒ１２，…は、可変抵抗の記号で表現されている。その可変抵抗の記号における矢印の向きは、その向きに（矢印の後端を基準に矢印の先端への向きに）正の電圧が印加されたときに、その不揮発性記憶素子が低抵抗状態から高抵抗状態に変化することを示している。不揮発性記憶素子Ｒ１１，Ｒ１２，…では、第２の抵抗変化領域（図１６の矢印の後端に対応する領域）１０６ａ又は１０６ｃを基準に第１の抵抗変化領域（図１６の矢印の先端に対応する領域）１０６ｂ又は１０６ｄに対して正の電圧が印加されたときに、その電圧印加された不揮発性記憶素子Ｒ１１，Ｒ１２，…が低抵抗状態から高抵抗状態に変化する。
【０１６６】
アドレス入力回路４０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路４０８へ出力するとともに、列アドレス信号を列選択回路４０３へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１，Ｍ１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じくアドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。なお、これら行選択回路４０８及び列選択回路４０３は、メモリセルアレイ４０２が具備する複数のメモリセルＭ１１，Ｍ１２，…等の中から少なくとも一つのメモリセルを構成するトランジスタＮ１１，Ｎ１２，…等のゲートに電圧パルスを印加することで、少なくとも一つのメモリセルを選択する本発明に係る選択回路の一例である。言い換えると、行選択回路４０８及び列選択回路４０３は、メモリセルアレイ４０２が具備する複数のメモリセルＭ１１，Ｍ１２，…の中から少なくとも一つのメモリセルを構成するスイッチ素子をオンさせることで、少なくとも一つのメモリセルを選択する本発明に係る選択回路の一例である。
【０１６７】
制御回路４１０は、情報の書き込みサイクルにおいては、データ入出力回路４０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路４０６へ出力する。他方、情報の読み出しサイクルにおいて、制御回路４１０は、データ入出力回路４０５に入力された入力データＤｉｎに応じて、読み出し動作を指示する読み出し信号をセンスアンプ４０４へ出力する。
【０１６８】
行選択回路４０８は、アドレス入力回路４０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちのいずれかを選択する。行ドライバ４０７は、行選択回路４０８の出力信号に基づいて、行選択回路４０８によって選択されたワード線に対して所定の選択ワード線電圧を印加し、非選択のワード線に対して所定の非選択ワード線電圧を印加する。
【０１６９】
同様に、行選択回路４０８は、アドレス入力回路４０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のソース線ＳＬ０，ＳＬ２，…のうちのいずれかを選択する。行ドライバ４０７は、行選択回路４０８の出力信号に基づいて、行選択回路４０８によって選択されたソース線に対して所定の選択ソース線電圧を印加し、非選択のソース線に対して所定の非選択ソース線電圧を印加する。
【０１７０】
また、列選択回路４０３は、アドレス入力回路４０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちのいずれかを選択し、その選択されたビット線に対して、所定の選択ビット線電圧を印加し、非選択のビット線に対して所定の非選択ビット線電圧を印加する。また、書き込みの場合、所定の選択ビット線電圧または所定の選択ソース線電圧としては書き込み用電圧が、読み出しの場合、所定の選択ビット線電圧または所定の選択ソース線電圧としては読み出し用電圧が印加される。読み出し用電圧は、記憶素子の両端に印加しても抵抗変化が起こらず、かつ読み出し電流が十分大きいような電圧が用いられる。
【０１７１】
書き込み回路４０６は、行選択回路４０８及び列選択回路４０３で選択されたメモリセルを構成するトランジスタを介して当該メモリセルを構成する不揮発性記憶素子に書き込み用の電圧パルスを印加する回路である。書き込み回路４０６は、制御回路４１０から出力された書き込み信号を受け取った場合、列選択回路４０３に対し、選択されたビット線に対する書き込み用電圧の印加を指示する信号を出力する。なお、「書き込み」には、不揮発性記憶素子を高抵抗状態から低抵抗状態に変化させる低抵抗化（ＬＲ化）書き込み（「０」書き込み）と、その逆に、不揮発性記憶素子を低抵抗状態から高抵抗状態に変化させる高抵抗化（ＨＲ化）書き込み（「１」書き込み）とが含まれる。
【０１７２】
また、センスアンプ４０４は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」の判別を行う。言い換えると、センスアンプ４０４は、行選択回路４０８及び列選択回路４０３で選択されたメモリセルを構成する不揮発性記憶素子に流れる電流量を検出することで、当該不揮発性記憶素子に記憶されていたデータの判別を行う。その結果得られた出力データＤｏｕｔは、データ入出力回路４０５を介して、外部回路へ出力される。
【０１７３】
［動作］
次に、以上のように構成された不揮発性記憶装置４００の動作について、情報を書き込む場合の書き込みサイクルと情報を読み出す場合の読み出しサイクルとに分けて説明する。
【０１７４】
図１７Ａから図１７Ｃは、本実施の形態に係る不揮発性記憶装置４００の動作例を示すタイミングチャートである。なお、図１７Ａから図１７Ｃでは、抵抗変化領域が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てると定義して、その動作例を説明する。また、以下の説明では、図１６におけるメモリセルＭ１１が選択されたものとし、当該選択されたメモリセルＭ１１について情報の書き込み及び読み出しをする場合のみについて示すが、他のメモリセルが選択された場合も同様である。また、図１７Ａから図１７Ｃにおいて、電圧Ｖ１及びＶ２はそれぞれＨＲ化用電源４１３及びＬＲ化用電源４１２で発生される電圧であり、また、電圧Ｖｒｅａｄはセンスアンプ４０４で発生される読み出し用電圧、電圧ＶＤＤは不揮発性記憶装置４００に供給される電源電圧である。
【０１７５】
図１７Ａに示すメモリセルＭ１１に対する情報「０」書き込みサイクルにおいては、最初に、列選択回路４０３及び行選択回路４０８は、それぞれ、選択ビット線ＢＬ０及びソース線ＳＬ０を電圧Ｖ２（例えば２．２Ｖ）に設定する。このとき、行選択回路４０８は行ドライバ４０７を介して電圧を設定する。次に、行選択回路４０８は、行ドライバ４０７を介して、選択するワード線ＷＬ０を電圧ＶＤＤ（例えば２．２Ｖ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、書き込み回路４０６は、列選択回路４０３を介して、選択ビット線ＢＬ０を所定期間だけ電圧０Ｖに設定し、その後再度電圧Ｖ２に設定することで、書き込み用の電圧パルスを出力する。この段階で、不揮発性記憶素子の下部電極と上部電極との間に書き込み用電圧が印加され、不揮発性記憶素子Ｒ１１が高抵抗状態から低抵抗状態へ移行する。その後、行選択回路４０８は、行ドライバ４０７を介して、ワード線ＷＬ０を電圧０Ｖに設定し、ＮＭＯＳトランジスタＮ１１をオフして、情報「０」の書き込みが完了する。
【０１７６】
また、図１７Ｂに示すメモリセルＭ１１に対する情報「１」書き込みサイクルにおいては、最初に、列選択回路４０３及び行選択回路４０８は、それぞれ、選択ビット線ＢＬ０及びソース線ＳＬ０を電圧０Ｖに設定する。このとき、行選択回路４０８は行ドライバ４０７を介して電圧を設定する。次に、行選択回路４０８は、行ドライバ４０７を介して、選択するワード線ＷＬ０を電圧ＶＤＤ（例えば２．２Ｖ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、書き込み回路４０６は、列選択回路４０３を介して、選択ビット線ＢＬ０を所定期間だけ電圧Ｖ１（例えば２．２Ｖ）に設定し、再度電圧０Ｖに設定する。この段階で、不揮発性記憶素子の下部電極と上部電極との間に書き込み用電圧が印加され、不揮発性記憶素子Ｒ１１が低抵抗状態から高抵抗状態へ移行する。その後、行選択回路４０８は、行ドライバ４０７を介して、ワード線ＷＬ０を電圧０Ｖに設定し、ＮＭＯＳトランジスタＮ１１をオフして、情報「１」の書き込みが完了する。
【０１７７】
また、図１７Ｃに示すメモリセルＭ１１に対する情報の読み出しサイクルにおいては、最初に、列選択回路４０３及び行選択回路４０８は、それぞれ、選択ビット線ＢＬ０及びソース線ＳＬ０を電圧０Ｖに設定する。このとき、行選択回路４０８は行ドライバ４０７を介して電圧を設定する。次に、行選択回路４０８は、行ドライバ４０７を介して、選択するワード線ＷＬ０を電圧ＶＤＤに設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、センスアンプ４０４は、列選択回路４０３を介して、選択ビット線ＢＬ０を所定期間だけ読出し電圧Ｖｒｅａｄに設定し、選択メモリセルＭ１１に流れる電流値を検出することで、情報「０」又は情報「１」の判別を行う。その後、行選択回路４０８は、行ドライバ４０７を介して、ワード線ＷＬ０を電圧０Ｖに設定し、ＮＭＯＳトランジスタＮ１１をオフして、情報の読み出し動作を完了する。
【０１７８】
以上、本発明に係る不揮発性記憶素子及びその製造方法並びに不揮発性記憶装置について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。こられの実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、これらの実施の形態における構成要素を任意に組み合わせて実現される形態も本発明に含まれる。
【０１７９】
図１６の１Ｔ１Ｒ型不揮発性記憶装置において、メモリセルのトランジスタと記憶素子の接続関係は逆であってもよい。また、センスアンプは、容量を備え、記憶素子とのＲＣ回路の時定数を計測するものでもよい。
【０１８０】
また、実施の形態６では、１Ｔ１Ｒ型の不揮発性記憶装置で説明したが、トランジスタの代わりにダイオードを接続し（その場合、ソース線は無し）、選択ビット線と選択ワード線との間に印加される電圧、及び非選択ビット線と非選択ワード線との間に印加される電圧を適宜設定することによってダイオードを選択メモリセルのみオンさせ、不揮発性記憶素子への書き込み及び読み出しを行う１Ｄ１Ｒ型の不揮発性記憶装置であってもよい。
【産業上の利用可能性】
【０１８１】
本発明の不揮発性記憶素子は、電極に小さな突起が存在しない抵抗変化型の不揮発性記憶素子であって、抵抗変化領域の底面の一部と下部電極の一部との接する面の面積を、抵抗変化領域の上面と上部電極との接する面の面積より小さくでき、抵抗変化領域の導電パスを容易に形成し、初期化電圧が低減でき、素子が低電圧で動作するという効果を有し、かつ抵抗変化領域の導電パスの形成箇所を絞ることにより、初期化電圧及び抵抗変化特性のばらつきが低減し、抵抗変化型の不揮発性記憶素子を用いたＲｅＲＡＭ等の記憶装置として、例えば、携帯型情報機器及び情報家電等の電子機器等のメモリ素子として、有効である。
【符号の説明】
【０１８２】
１０、２０、３０、４０、５０、５２ 不揮発性記憶素子
１５、２５、３５、４５、５５ａ、５５ｂ 抵抗変化素子
１００ 基板
１０１ 第１の配線
１０２ 第１の層間絶縁層
１０３ 第１のコンタクトホール
１０４ 第１のコンタクトプラグ
１０４’、１０５’、１０７’ 導電層
１０５、３０１ａ、３０１ｂ 下部電極
１０６、１２６ａ、１２６ｂ 抵抗変化領域
１０６ａ、１０６ｃ、３０３ａ、３０３ｂ 第２の抵抗変化領域
１０６ｂ、１０６ｄ、３０２ａ、３０２ｂ 第１の抵抗変化領域
１０６ａ’ 第２の遷移金属酸化物
１０６ｂ’ 第１の遷移金属酸化物
１０７、１０７ａ、１０７ｂ、３０４ａ、３０４ｂ 上部電極
１０８、１２８ 第２の層間絶縁層
１０９、１０９ａ、１０９ｂ 第２のコンタクトホール
１１０、１１０ａ、１１０ｂ 第２のコンタクトプラグ
１１１、１１１ａ、１１１ｂ 第２の配線
１２５、１３５ 素子分離層
１２５’ 絶縁層
１３８ 第３の層間絶縁層
４００ 不揮発性記憶装置
４０１ メモリ本体部
４０２ メモリセルアレイ
４０３ 列選択回路
４０４ センスアンプ
４０５ データ入出力回路
４０６ 書き込み回路
４０７ 行ドライバ
４０８ 行選択回路
４０９ アドレス入力回路
４１０ 制御回路
４１１ 書き込み用電源
４１２ ＬＲ化用電源
４１３ ＨＲ化用電源
１０５２ 屈曲部
【特許請求の範囲】
【請求項１】
基板上に形成された絶縁層と、前記絶縁層と接するように前記絶縁層上に形成された下部電極と、上部電極と、前記上部電極と前記下部電極との間に介在し、前記上部電極と前記下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化領域とを備え、
前記抵抗変化領域は、積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、
前記第１の抵抗変化領域は、第１の遷移金属酸化物で構成され、
前記第２の抵抗変化領域は、第２の遷移金属酸化物で構成され、
前記第２の遷移金属酸化物の酸素不足度は、前記第１の遷移金属酸化物の酸素不足度よりも小さく、
前記抵抗変化領域の上面は、前記上部電極と接し、
前記抵抗変化領域の底面は、前記下部電極及び前記絶縁層と接し、
前記抵抗変化領域の底面と前記下部電極との接する面の面積は、前記抵抗変化領域の上面と前記上部電極との接する面の面積より小さい
不揮発性記憶素子。
【請求項２】
前記抵抗変化領域の底面は、前記下部電極の上面及び側面を被覆する
請求項１に記載の不揮発性記憶素子。
【請求項３】
前記抵抗変化領域の底面は、前記下部電極の平坦な上面と接する
請求項１に記載の不揮発性記憶素子。
【請求項４】
前記抵抗変化領域の底面は、前記下部電極の側面と接する
請求項１に記載の不揮発性記憶素子。
【請求項５】
前記第２の抵抗変化領域は、前記下部電極及び前記絶縁層と接し、
前記第１の抵抗変化領域は、前記上部電極と接する
請求項１に記載の不揮発性記憶素子。
【請求項６】
前記第２の抵抗変化領域と接する前記上部電極または前記下部電極は、イリジウムまたは膜厚１０ｎｍ以下の白金で構成される
請求項１に記載の不揮発性記憶素子。
【請求項７】
基板上に形成された絶縁層と、前記絶縁層と接するように前記絶縁層上に形成された下部電極と、上部電極と、前記上部電極と前記下部電極との間に介在し、前記上部電極と前記下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化領域とを備え、
前記抵抗変化領域は、積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、
前記第１の抵抗変化領域は、第１の遷移金属酸化物で構成され、
前記第２の抵抗変化領域は、第２の遷移金属酸化物で構成され、
前記第２の遷移金属酸化物の酸素不足度は、前記第１の遷移金属酸化物の酸素不足度よりも小さく、
前記抵抗変化領域の上面は、前記上部電極と接し、
前記抵抗変化領域の底面は、前記下部電極及び前記絶縁層と接し、
前記抵抗変化領域の底面は、前記下部電極の上面及び側面を被覆する
不揮発性記憶素子。
【請求項８】
前記抵抗変化領域の底面と前記下部電極との接する面の面積は、前記抵抗変化領域の上面と前記上部電極との接する面の面積より小さい
請求項７に記載の不揮発性記憶素子。
【請求項９】
前記第２の抵抗変化領域は、前記下部電極及び前記絶縁層と接し、
前記第１の抵抗変化領域は、前記上部電極と接する
請求項７に記載の不揮発性記憶素子。
【請求項１０】
前記第２の抵抗変化領域と接する前記上部電極または前記下部電極は、イリジウムまたは膜厚１０ｎｍ以下の白金で構成される
請求項７に記載の不揮発性記憶素子。
【請求項１１】
絶縁層と接するように前記絶縁層上に形成された１つの下部電極と、Ｎ（２以上の整数）個の上部電極と、前記１つの下部電極と前記Ｎ個の上部電極との間に介在し、前記上部電極と前記下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化するＮ個の抵抗変化領域とを備え、
各々の前記抵抗変化領域は、積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、
各々の前記抵抗変化領域の上面は、Ｎ個の前記上部電極と個別に接し、
各々の前記抵抗変化領域の底面は、前記下部電極及び前記絶縁層と接してＮ個の請求項１から６のいずれかに記載の不揮発性記憶素子を構成し、
各々の前記抵抗変化領域の底面と前記下部電極との接する面の面積は、各々の前記抵抗変化領域の上面と前記上部電極との接する面の面積より小さい
不揮発性記憶素子。
【請求項１２】
各々の前記抵抗変化領域の底面と前記下部電極の上面とが接する面の面積は、前記下部電極の上面の面積の１／Ｎより小さい
請求項１１に記載の不揮発性記憶素子。
【請求項１３】
各々の前記抵抗変化領域の底面と前記下部電極の側面とが接する面の面積は、前記下部電極の側面の面積の１／Ｎより小さい
請求項１１に記載の不揮発性記憶素子。
【請求項１４】
絶縁層と接するように前記絶縁層上に形成された１つの下部電極と、Ｎ（２以上の整数）個の上部電極と、前記下部電極と前記上部電極との間に介在し、前記上部電極と前記下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化するＮ個の抵抗変化領域とを備え、
各々の前記抵抗変化領域は、積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、
各々の前記抵抗変化領域の上面は、Ｎ個の前記上部電極と個別に接し、
各々の前記抵抗変化領域の底面は、前記下部電極及び前記絶縁層と接してＮ個の請求項７から１０のいずれかに記載の不揮発性記憶素子を構成し、
各々の前記抵抗変化領域の底面は、前記下部電極の上面及び側面を被覆する
不揮発性記憶素子。
【請求項１５】
各々の前記抵抗変化領域の底面と前記下部電極の上面とが接する面の面積は、前記下部電極の上面の面積の１／Ｎより小さい
請求項１４に記載の不揮発性記憶素子。
【請求項１６】
請求項１から１５のいずれか１項に記載の不揮発性記憶素子とスイッチ素子とが直列に接続されて構成されるメモリセルを複数個具備するメモリセルアレイと、
前記メモリセルアレイが具備する複数のメモリセルの中から少なくとも一つのメモリセルを構成するスイッチ素子をＯＮさせることで、前記少なくとも一つのメモリセルを選択する選択回路と、
前記選択回路で選択されたメモリセルを構成する不揮発性記憶素子に書き込み用の電圧パルスを印加する書き込み回路と、
前記選択回路で選択されたメモリセルを構成する不揮発性記憶素子に流れる電流量を検出することで、当該不揮発性記憶素子に記憶されていたデータの判別を行うセンスアンプと、を備える
不揮発性記憶装置。
【請求項１７】
不揮発性記憶素子の製造方法であって、
基板上に、絶縁層を形成する工程と、
前記絶縁層と接するように前記絶縁層の上に下部電極を形成する工程と、
前記下部電極上に抵抗変化領域を形成する工程と、
前記抵抗変化領域上に上部電極を形成する工程と、を含み、
前記抵抗変化領域は、第１の遷移金属酸化物で構成される第１の抵抗変化領域と、第２の遷移金属酸化物で構成される第２の抵抗変化領域とを積層して構成され、
前記第２の遷移金属酸化物の酸素不足度は、前記第１の遷移金属酸化物の酸素不足度よりも小さく、
前記抵抗変化領域の底面は、前記下部電極及び絶縁層と接し、
前記抵抗変化領域の底面と前記下部電極との接する面の面積は、前記抵抗変化領域と前記上部電極との接する面の面積より小さい
不揮発性記憶素子の製造方法。
【請求項１８】
前記下部電極の中心と前記抵抗変化領域の中心とは、互いにずれて配置されている
請求項１７に記載の不揮発性記憶素子の製造方法。
【請求項１９】
前記第２の抵抗変化領域の底面は、前記下部電極の上面及び側面を被覆する
請求項１７に記載の不揮発性記憶素子の製造方法。
【請求項２０】
不揮発性記憶素子の製造方法であって、
基板上に、絶縁層を形成する工程と、
前記絶縁層と接するように前記絶縁層の上に下部電極を形成する工程と、
前記下部電極上に抵抗変化領域を形成する工程と、
前記抵抗変化領域上に上部電極を形成する工程と、を含み、
前記抵抗変化領域は、第１の遷移金属酸化物で構成される第１の抵抗変化領域と、第２の遷移金属酸化物で構成される第２の抵抗変化領域とを積層して構成され、
前記第２の遷移金属酸化物の酸素不足度は、前記第１の遷移金属酸化物の酸素不足度よりも小さく、
前記抵抗変化領域の底面は、前記下部電極及び絶縁層と接し、
前記抵抗変化領域の底面は、前記下部電極の上面及び側面を被覆する
不揮発性記憶素子の製造方法。
【請求項２１】
前記下部電極の中心と前記抵抗変化領域の中心とは，互いにずれて配置されている
請求項２０に記載の不揮発性記憶素子の製造方法。
【請求項２２】
前記第２の抵抗変化領域と前記下部電極との接する面の面積は、前記第１の抵抗変化領域と前記上部電極との接する面の面積より小さい
請求項２０に記載の不揮発性記憶素子の製造方法。
【請求項１】
基板上に形成された絶縁層と、前記絶縁層と接するように前記絶縁層上に形成された下部電極と、上部電極と、前記上部電極と前記下部電極との間に介在し、前記上部電極と前記下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化領域とを備え、
前記抵抗変化領域は、積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、
前記第１の抵抗変化領域は、第１の遷移金属酸化物で構成され、
前記第２の抵抗変化領域は、第２の遷移金属酸化物で構成され、
前記第２の遷移金属酸化物の酸素不足度は、前記第１の遷移金属酸化物の酸素不足度よりも小さく、
前記抵抗変化領域の上面は、前記上部電極と接し、
前記抵抗変化領域の底面は、前記下部電極及び前記絶縁層と接し、
前記抵抗変化領域の底面と前記下部電極との接する面の面積は、前記抵抗変化領域の上面と前記上部電極との接する面の面積より小さい
不揮発性記憶素子。
【請求項２】
前記抵抗変化領域の底面は、前記下部電極の上面及び側面を被覆する
請求項１に記載の不揮発性記憶素子。
【請求項３】
前記抵抗変化領域の底面は、前記下部電極の平坦な上面と接する
請求項１に記載の不揮発性記憶素子。
【請求項４】
前記抵抗変化領域の底面は、前記下部電極の側面と接する
請求項１に記載の不揮発性記憶素子。
【請求項５】
前記第２の抵抗変化領域は、前記下部電極及び前記絶縁層と接し、
前記第１の抵抗変化領域は、前記上部電極と接する
請求項１に記載の不揮発性記憶素子。
【請求項６】
前記第２の抵抗変化領域と接する前記上部電極または前記下部電極は、イリジウムまたは膜厚１０ｎｍ以下の白金で構成される
請求項１に記載の不揮発性記憶素子。
【請求項７】
基板上に形成された絶縁層と、前記絶縁層と接するように前記絶縁層上に形成された下部電極と、上部電極と、前記上部電極と前記下部電極との間に介在し、前記上部電極と前記下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化領域とを備え、
前記抵抗変化領域は、積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、
前記第１の抵抗変化領域は、第１の遷移金属酸化物で構成され、
前記第２の抵抗変化領域は、第２の遷移金属酸化物で構成され、
前記第２の遷移金属酸化物の酸素不足度は、前記第１の遷移金属酸化物の酸素不足度よりも小さく、
前記抵抗変化領域の上面は、前記上部電極と接し、
前記抵抗変化領域の底面は、前記下部電極及び前記絶縁層と接し、
前記抵抗変化領域の底面は、前記下部電極の上面及び側面を被覆する
不揮発性記憶素子。
【請求項８】
前記抵抗変化領域の底面と前記下部電極との接する面の面積は、前記抵抗変化領域の上面と前記上部電極との接する面の面積より小さい
請求項７に記載の不揮発性記憶素子。
【請求項９】
前記第２の抵抗変化領域は、前記下部電極及び前記絶縁層と接し、
前記第１の抵抗変化領域は、前記上部電極と接する
請求項７に記載の不揮発性記憶素子。
【請求項１０】
前記第２の抵抗変化領域と接する前記上部電極または前記下部電極は、イリジウムまたは膜厚１０ｎｍ以下の白金で構成される
請求項７に記載の不揮発性記憶素子。
【請求項１１】
絶縁層と接するように前記絶縁層上に形成された１つの下部電極と、Ｎ（２以上の整数）個の上部電極と、前記１つの下部電極と前記Ｎ個の上部電極との間に介在し、前記上部電極と前記下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化するＮ個の抵抗変化領域とを備え、
各々の前記抵抗変化領域は、積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、
各々の前記抵抗変化領域の上面は、Ｎ個の前記上部電極と個別に接し、
各々の前記抵抗変化領域の底面は、前記下部電極及び前記絶縁層と接してＮ個の請求項１から６のいずれかに記載の不揮発性記憶素子を構成し、
各々の前記抵抗変化領域の底面と前記下部電極との接する面の面積は、各々の前記抵抗変化領域の上面と前記上部電極との接する面の面積より小さい
不揮発性記憶素子。
【請求項１２】
各々の前記抵抗変化領域の底面と前記下部電極の上面とが接する面の面積は、前記下部電極の上面の面積の１／Ｎより小さい
請求項１１に記載の不揮発性記憶素子。
【請求項１３】
各々の前記抵抗変化領域の底面と前記下部電極の側面とが接する面の面積は、前記下部電極の側面の面積の１／Ｎより小さい
請求項１１に記載の不揮発性記憶素子。
【請求項１４】
絶縁層と接するように前記絶縁層上に形成された１つの下部電極と、Ｎ（２以上の整数）個の上部電極と、前記下部電極と前記上部電極との間に介在し、前記上部電極と前記下部電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化するＮ個の抵抗変化領域とを備え、
各々の前記抵抗変化領域は、積層された第１の抵抗変化領域と第２の抵抗変化領域とを有し、
各々の前記抵抗変化領域の上面は、Ｎ個の前記上部電極と個別に接し、
各々の前記抵抗変化領域の底面は、前記下部電極及び前記絶縁層と接してＮ個の請求項７から１０のいずれかに記載の不揮発性記憶素子を構成し、
各々の前記抵抗変化領域の底面は、前記下部電極の上面及び側面を被覆する
不揮発性記憶素子。
【請求項１５】
各々の前記抵抗変化領域の底面と前記下部電極の上面とが接する面の面積は、前記下部電極の上面の面積の１／Ｎより小さい
請求項１４に記載の不揮発性記憶素子。
【請求項１６】
請求項１から１５のいずれか１項に記載の不揮発性記憶素子とスイッチ素子とが直列に接続されて構成されるメモリセルを複数個具備するメモリセルアレイと、
前記メモリセルアレイが具備する複数のメモリセルの中から少なくとも一つのメモリセルを構成するスイッチ素子をＯＮさせることで、前記少なくとも一つのメモリセルを選択する選択回路と、
前記選択回路で選択されたメモリセルを構成する不揮発性記憶素子に書き込み用の電圧パルスを印加する書き込み回路と、
前記選択回路で選択されたメモリセルを構成する不揮発性記憶素子に流れる電流量を検出することで、当該不揮発性記憶素子に記憶されていたデータの判別を行うセンスアンプと、を備える
不揮発性記憶装置。
【請求項１７】
不揮発性記憶素子の製造方法であって、
基板上に、絶縁層を形成する工程と、
前記絶縁層と接するように前記絶縁層の上に下部電極を形成する工程と、
前記下部電極上に抵抗変化領域を形成する工程と、
前記抵抗変化領域上に上部電極を形成する工程と、を含み、
前記抵抗変化領域は、第１の遷移金属酸化物で構成される第１の抵抗変化領域と、第２の遷移金属酸化物で構成される第２の抵抗変化領域とを積層して構成され、
前記第２の遷移金属酸化物の酸素不足度は、前記第１の遷移金属酸化物の酸素不足度よりも小さく、
前記抵抗変化領域の底面は、前記下部電極及び絶縁層と接し、
前記抵抗変化領域の底面と前記下部電極との接する面の面積は、前記抵抗変化領域と前記上部電極との接する面の面積より小さい
不揮発性記憶素子の製造方法。
【請求項１８】
前記下部電極の中心と前記抵抗変化領域の中心とは、互いにずれて配置されている
請求項１７に記載の不揮発性記憶素子の製造方法。
【請求項１９】
前記第２の抵抗変化領域の底面は、前記下部電極の上面及び側面を被覆する
請求項１７に記載の不揮発性記憶素子の製造方法。
【請求項２０】
不揮発性記憶素子の製造方法であって、
基板上に、絶縁層を形成する工程と、
前記絶縁層と接するように前記絶縁層の上に下部電極を形成する工程と、
前記下部電極上に抵抗変化領域を形成する工程と、
前記抵抗変化領域上に上部電極を形成する工程と、を含み、
前記抵抗変化領域は、第１の遷移金属酸化物で構成される第１の抵抗変化領域と、第２の遷移金属酸化物で構成される第２の抵抗変化領域とを積層して構成され、
前記第２の遷移金属酸化物の酸素不足度は、前記第１の遷移金属酸化物の酸素不足度よりも小さく、
前記抵抗変化領域の底面は、前記下部電極及び絶縁層と接し、
前記抵抗変化領域の底面は、前記下部電極の上面及び側面を被覆する
不揮発性記憶素子の製造方法。
【請求項２１】
前記下部電極の中心と前記抵抗変化領域の中心とは，互いにずれて配置されている
請求項２０に記載の不揮発性記憶素子の製造方法。
【請求項２２】
前記第２の抵抗変化領域と前記下部電極との接する面の面積は、前記第１の抵抗変化領域と前記上部電極との接する面の面積より小さい
請求項２０に記載の不揮発性記憶素子の製造方法。
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１８Ａ】
【図１８Ｂ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１８Ａ】
【図１８Ｂ】
【公開番号】特開２０１２−２４４０１７（Ｐ２０１２−２４４０１７Ａ）
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１１−１１４２０９（Ｐ２０１１−１１４２０９）
【出願日】平成２３年５月２０日（２０１１．５．２０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２３年５月２０日（２０１１．５．２０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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