不揮発性半導体記憶装置
【課題】大量データを高速に一括で保存することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】ビット線ＢＬ０〜ＢＬ３とワード線ＷＬ０〜ＷＬ３との間に接続され、低抵抗状態から高抵抗状態へ遷移するリセット動作と、リセット動作と異なる極性の電圧を印加することにより高抵抗状態から低抵抗状態へ遷移するセット動作が行われ、リセット動作時に流れるリセット電流がセット動作時に流れるセット電流よりも１桁以上低い可変抵抗素子ＶＲを含むメモリセルＭＣを複数備えたメモリセルアレイを有する。さらに、メモリセルＭＣに対してリセット動作及びセット動作を行い、リセット動作を低抵抗状態である第１の複数のメモリセルのうち、選択の第１の配線に接続され、かつ選択の第２の配線に接続される第２の複数のメモリセルに対して一括して行う制御回路を有する。
【解決手段】ビット線ＢＬ０〜ＢＬ３とワード線ＷＬ０〜ＷＬ３との間に接続され、低抵抗状態から高抵抗状態へ遷移するリセット動作と、リセット動作と異なる極性の電圧を印加することにより高抵抗状態から低抵抗状態へ遷移するセット動作が行われ、リセット動作時に流れるリセット電流がセット動作時に流れるセット電流よりも１桁以上低い可変抵抗素子ＶＲを含むメモリセルＭＣを複数備えたメモリセルアレイを有する。さらに、メモリセルＭＣに対してリセット動作及びセット動作を行い、リセット動作を低抵抗状態である第１の複数のメモリセルのうち、選択の第１の配線に接続され、かつ選択の第２の配線に接続される第２の複数のメモリセルに対して一括して行う制御回路を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗値をデータとして記憶する可変抵抗素子を用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の１つであるクロスポイント型の抵抗変化メモリのメモリセルアレイは、ビット線とワード線の交差部に、可変抵抗素子とセレクタとを直列接続したメモリセルを配置することにより構成される。可変抵抗素子は電圧値と印加する時間とを制御することで所望の抵抗値への設定が可能な素子であり、セレクタは周辺回路とのディスターブを防ぐための整流素子である。可変抵抗素子とセレクタは、共にシンプルな２端子素子であるため、積層が容易である。このため、積層された可変抵抗素子及びセレクタを３次元構造化することにより、抵抗変化メモリの低コストかつ大容量化が図れるという利点がある。
【０００３】
クロスポイント型の抵抗変化メモリを製品化するための課題の一つに、可変抵抗素子のセット電流乃至リセット電流の適正化がある。ここで、可変抵抗素子を高抵抗状態から低抵抗状態へ遷移させる動作をセットと呼び、セット時の電流、電圧をそれぞれセット電流、セット電圧と呼ぶ。また、低抵抗状態から高抵抗状態へ遷移させる動作をリセットと呼び、リセット時の電流、電圧をそれぞれリセット電流、リセット電圧と呼ぶ。
【０００４】
セット電流乃至リセット電流が過大な場合、微細化された配線抵抗による電圧降下によりメモリセルアレイの両端で大きな電位差が生じる可能性がある。配線抵抗での電圧降下を抑えるために電流低減が必要である一方、セット電流乃至リセット電流を半導体チップの回路部品のノイズや熱ノイズ等と同程度以下まで低減すると、周辺回路素子での電流検出が困難になる。つまり、可変抵抗素子のセット電流乃至リセット電流には実用上の上限と下限があり、上記条件を満たす範囲内にセット電流乃至リセット電流を収めることが求められる。
【０００５】
実際のメモリ動作では、大量データを高速に保存する必要があることから、複数のメモリセルの一括動作が求められる。一本の配線上のメモリセルアレイの一括動作、いわゆるページ動作を行うと、複数のメモリセルアレイの全電流が配線に集中する。配線による電圧降下を抑制するには、セット電流乃至リセット電流はできるだけ小さいことが望ましい。しかし、上述したように、セット電流乃至リセット電流には下限がある。したがって、複数のメモリセルを一括動作できるメモリセル数は制限される。このため、データの保存速度が低下する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−３３６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
大量データを高速に一括で保存することが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
一実施態様の不揮発性半導体記憶装置は、第１の配線と第２の配線との間に接続され、低抵抗状態から高抵抗状態へ遷移するリセット動作と、前記リセット動作と異なる極性の電圧を印加することにより高抵抗状態から低抵抗状態へ遷移するセット動作が行われ、前記リセット動作時に流れるリセット電流が前記セット動作時に流れるセット電流よりも１桁以上低い可変抵抗素子を含むメモリセルを複数備えたメモリセルアレイと、前記メモリセルに対して前記リセット動作及び前記セット動作を行い、前記リセット動作を低抵抗状態である第１の複数のメモリセルのうち、選択の前記第１の配線に接続され、かつ選択の前記第２の配線に接続される第２の複数のメモリセルに対して一括して行う制御回路とを具備することを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】第１実施形態におけるメモリセルアレイの一部の斜視図である。
【図３】第１実施形態におけるメモリセルの断面図である。
【図４】第１実施形態における可変抵抗素子の電流−電圧特性を示す図である。
【図５】第１実施形態におけるメモリセルアレイのリセット動作時の印加電圧を示す図である。
【図６】第１実施形態におけるメモリセルアレイのセット動作時の印加電圧を示す図である。
【図７】第１実施形態におけるメモリセルアレイのセット動作時の印加電圧を示す図である。
【図８】第１実施形態におけるメモリセルアレイの読み出し動作時の印加電圧を示す図である。
【図９】第２実施形態におけるメモリセルアレイの消去動作時の印加電圧を示す図である。
【図１０】本実施形態が適用される３次元構造を持つ不揮発性メモリの一例を示す図である。
【図１１】本実施形態が適用される３次元構造を持つ不揮発性メモリの一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態の不揮発性半導体記憶装置について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
［第１実施形態］
［１］不揮発性半導体記憶装置の構成
図１は、第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【００１２】
この不揮発性半導体記憶装置は、可変抵抗素子を用いた抵抗変化型メモリのメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１内のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う制御回路の一部であるカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１内のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加する制御回路の一部であるロウ制御回路３が設けられている。
【００１３】
データ入出力バッファ４は、図示しない外部のホスト機器にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、またメモリセルアレイ１から読み出したデータをカラム制御回路２から受け取って外部に出力する。
【００１４】
外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホスト機器からデータ入出力バッファ４に供給されたコマンドは、コマンドインタフェース（コマンドＩ／Ｆ）６に送られる。コマンドインタフェース６は、ホスト機器からの外部制御信号を受け取り、データ入出力バッファ４に入力されたデータが書き込みデータ、コマンド、アドレスのいずれであるかを判断する。コマンドインタフェース６は、入力されたデータがコマンドであれば、前記データを受け取りコマンド信号として制御回路の一部であるステートマシン７に転送する。
【００１５】
ステートマシン７は、この半導体記憶装置全体の管理を行うもので、ホスト機器からのコマンドを受け付け、読み出し、書き込み、消去など、データの入出力管理等を行う。また、外部のホスト機器は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込み、消去の制御にも利用される。また、ステートマシン７によって制御回路の一部であるパルスジェネレータ８が制御される。この制御により、パルスジェネレータ８は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
【００１６】
具体的には、外部から与えられたアドレスがアドレスレジスタ５を介してステートマシン７に入力され、ステートマシン７はメモリセルアレイ１のどの位置のメモリセルへのアクセスかを判定する。このメモリセルに対するパルス電圧が、パルスジェネレータ８により生成される。ここで、生成されたパルスは、カラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１７】
なお、メモリセルアレイ１以外の周辺回路素子は、メモリセルアレイ１の直下のシリコン基板に形成可能である。これにより、この半導体記憶装置のチップ面積は、メモリセルアレイ１の面積とほぼ同等の大きさにすることも可能である。
【００１８】
図２は、メモリセルアレイ１の一部の斜視図であり、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセルの断面図である。
【００１９】
図２に示すように、複数の第１の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらと交差して複数の第２の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設される。ビット線ＢＬ０〜ＢＬ２と、ワード線ＷＬ０〜ＷＬ２との各交差部に、両配線に挟まれるように、可変抵抗素子ＶＲを含むメモリセルＭＣが配置される。
【００２０】
ビット線ＢＬ及びワード線ＷＬには、熱に強く、かつ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、Ｍｏ、ＭｏＳｉ、ＮｉＳｉ、ＣｏＳｉやカーボンナノチューブ、グラフェンといったカーボン材料等を用いることができる。
【００２１】
可変抵抗素子ＶＲは、図３に示すように、電極層９、１１と、電極層９と電極層１１間に配置された記録層（抵抗可変層）１０を備える。電極層９は、金属、例えばＦｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ａｌ及びこれらの珪化物の少なくともいずれかを含む。本実施形態では、電極層９には例えばＡｇを用いる。記録層１０は、例えば非晶質シリコン、多結晶シリコン、単結晶シリコンのいずれかを含む。本実施形態では、記録層１０には例えば非晶質シリコンを用いる。電極層１１は、Ｐ、Ａｓを含むｎ型半導体、例えばｎ型Ｓｉ、ｎ型ＳｉＧe、あるいはｎ型Ｇｅを含む。本実施形態では、電極層１１には例えばｎ型Ｓｉを用いる。可変抵抗素子ＶＲの上下には、バリアメタル及び接着層として機能する電極（図示しない）が可変抵抗層ＶＲを挟むように配置される。
【００２２】
記録層１０の初期状態は、図３（ａ）に示すような高抵抗状態であるが、電極層９に正電位を印加し、電極層１１に固定電位（０Ｖ）を印加すると、電極層９を構成するＡｇイオンが記録層１０中を拡散し、電極層１１側へ移動する。これにより、記録層１０中に、図３（ｂ）に示すような金属フィラメント１２が形成される。この結果、可変抵抗素子ＶＲは低抵抗状態になる（セット）。低抵抗状態のとき、金属フィラメント１２は電極層１１に接触していなくても良く、金属フィラメント１２の先端と電極層１１の間はトンネル電流が流れる程度に離間していてもかまわない。
【００２３】
低抵抗状態から高抵抗状態に遷移するリセットでは、セット時と逆極性の電位を印加する。すなわち、電極層９に負電位を印加し、電極層１１に固定電位（０Ｖ）を印加することにより、セット時とは逆極性の電場が記録層１０に印加されて金属フィラメント１２が短くなる。これにより、電極層１１と金属フィラメント１２との距離が離れて、可変抵抗素子ＶＲは、図３（ａ）に示すような高抵抗状態になる（リセット）。電極層１１のｎ型Ｓｉは、電極層９に負電位を印加した際に空乏化する。よって、可変抵抗素子ＶＲに印加された電圧は電極層（ｎ型Ｓｉ）１１の空乏層と記録層１０に分配されるため、リセットに要する電圧は大きくなる。
【００２４】
図４に、可変抵抗素子ＶＲの電流−電圧特性を示す。この可変抵抗素子は、電極層９にＡｇ、記録層１０に非晶質シリコン、電極層１１にｎ型Ｓｉを備える。なお、縦軸は対数表記である。
【００２５】
図４に示すように、正電圧に掃引すると、電流量が著しく増加し、ここでは測定時に設けたリミッタ電流まで達している。一方、負電圧に掃引しても電流量がほとんど増加せず、１Ｖ当たりの電流変化量ΔＩ／Ｖは一桁未満である。結果、リセット動作時の電圧はセット動作時の電圧に比べて３桁以上異なる。このリセット電流の少なさは、リセット動作が電流に依存せずに電圧に依存することを示唆している。このようなＩＶ特性を有するメモリセルを用いると、可変抵抗素子ＶＲや配線に流れる電流量を抑えながらリセットを行うことが可能となる。
【００２６】
電極層９に用いられ、金属フィラメント１２を形成する金属としては、前述したように、Ａｇ以外に例えばＦｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｕ、Ｚｎ、Ａｌ等が挙げられる。その他、記録層１０として、遷移金属化合物であるＨｆＯｘ、ＨｆＳｉＯｘ、ＭｎＯｘ、ＭｎＡｌｘＯｙ、ＺｎＭｎＯｘ、ＮｉＯｘ、ＴｉＯｘ、ＷＯｘ、ＳｉＯ２、ＳｉＮ、Ｓｉ等を用いることもできる。
【００２７】
［２］不揮発性半導体記憶装置の動作
第１実施形態では、低抵抗状態から高抵抗状態へ遷移させるリセット動作を書き込みと定義し、高抵抗状態から低抵抗状態へ遷移させるセット動作を消去と定義する。図５を用いて、不揮発性半導体記憶装置のメモリセルアレイ１におけるリセット動作について説明する。なお、図５は、メモリセルアレイ１が一つのＭＡＴで構成されている場合を示している。ＭＡＴとは、一つのロウ制御回路に接続されるワード線と一つのカラム制御回路に接続されるビット線とで構成されるマトリクスに配置されるメモリセルの一群を意味する。
【００２８】
図５に、メモリセルアレイにおけるリセット動作時の印加電圧を示す。
具体的には、選択ワード線ＷＬ２と、選択ビット線ＢＬ１及びＢＬ３との交差部に配置された可変抵抗素子ＶＲのリセット動作を述べる。
【００２９】
メモリセルアレイ１内の全ての可変抵抗素子ＶＲを、予めセットしておく、すなわち低抵抗状態にしておく。可変抵抗素子ＶＲをセットする方法については後述する。
【００３０】
まず、選択ワード線ＷＬ２を固定電位（０Ｖ）とし、選択ビット線ＢＬ１及びＢＬ３にリセット電圧Ｖｗを印加し、非選択ビット線ＢＬ０及びＢＬ２と非選択ワード線ＷＬ０、ＷＬ１及びＷＬ３に電圧Ｖｗ／２を印加する。ここで、リセット電圧Ｖｗは、図３に示した可変抵抗素子の場合、電極層９を固定電位（０Ｖ）としたとき、電極層１１に印加される電圧は正電圧Ｖｗである。
【００３１】
選択ビット線ＢＬ１及びＢＬ３と選択ワード線ＷＬ２の交差部に配置された可変抵抗素子ＶＲには、負のリセット電圧Ｖｗが印加される。非選択ビット線ＢＬ０及びＢＬ２と非選択ワード線ＷＬ０、ＷＬ１及びＷＬ３の交差部に配置された可変抵抗素子ＶＲには、０Ｖが印加される、すなわち電圧が印加されない。
【００３２】
選択ビット線ＢＬ１及びＢＬ３と非選択ワード線ＷＬ０、ＷＬ１及びＷＬ３の交差部に配置された可変抵抗素子ＶＲには、負電圧Ｖｗ／２が印加される、いわゆる半選択状態が形成される。さらに、非選択ビット線ＢＬ０及びＢＬ２と選択ワード線ＷＬ２の交差部に配置された可変抵抗素子ＶＲにも、負電圧Ｖｗ／２が印加され、半選択状態が形成される。このような半選択動作により、選択、非選択に関係なく全ての可変抵抗素子ＶＲには、同極性の電圧あるいは０Ｖが印加される。
【００３３】
この同極性の電圧は図４に示したグラフで負電圧方向に相当することから、全ての可変抵抗素子及び配線に流れる電流量を抑えることができる。例えば、リセット電圧Ｖｗを印加した時の可変抵抗素子ＶＲを流れるリセット電流が１０ｐＡで、非選択セルを流れる電流が１ｐＡである場合には、選択ワード線ＷＬ２に流れる電流量は、図５に示したメモリセルアレイ１では２２ｐＡに抑えられる。この低電流動作により、従来の可変抵抗素子で問題となる“sneak current”と呼ばれる廻りこみ電流の問題が解消される。廻り込み電流とは、非選択のメモリセルを通って選択ビット線に流れ込むリーク電流である。
【００３４】
また、図４に示す電流−電圧特性をもつ可変抵抗素子ＶＲを用いることで、セレクタの追加が不要となる。これにより、シンプルなメモリセル構造が実現でき、製造コストを削減することができる。
【００３５】
ここで、可変抵抗素子ＶＲにベリファイを行う場合を考える。従来のようにリセット電流でベリファイを行おうとすると、この電流量では少なすぎるために、ベリファイ自体が困難となる。そこで、本実施形態では、リセット電圧と逆極性、すなわちセット電圧と同極性の電圧を印加してベリファイを行う。これにより、従来、ノイズで電流検出が困難であった抵抗値の読み取りが難しい可変抵抗素子のベリファイを行うことができる。
【００３６】
次に、可変抵抗素子ＶＲのリセット電流が低いことを利用して、１つのワード線に接続されている複数の可変抵抗素子ＶＲを一括してリセットする、いわゆるページ動作について説明する。まず、配線（ワード線）のシート抵抗Ｒｓ＝１０Ω／□、配線の厚さｔ＝１０ｎｍ、隣接する可変抵抗素子間の距離（素子間距離）Ｌ＝２０ｎｍ、１つの可変抵抗素子ＶＲに流れる電流をＩdropとして、１本のワード線に接続された全てのメモリセルｎ（ｎ＝１，２，…，ｎ）個を一括動作させたときに生じるワード線の電圧降下Ｖdropは、
【数１】
【００３７】
となる。例えば、電圧降下の許容値をＶdrop＝０．１Ｖと仮定すると、式（１）よりｎ≧３００００ビットのページ動作が可能となる。すなわち、１つのワード線に３００００個のセルを接続しても、一括リセット動作が可能である。可変抵抗素子ＶＲのリセットに必要な時間が比較的長い場合、例えばリセット電圧のパルス幅を３μｓとしたとしても、メモリセルアレイの性能として理論上１０Ｇｂｐｓでの高速なデータ保存が可能となる。また、ＭＡＴサイズを、例えば３００００×３００００程度に大きくすることも可能となる。結果、１つのメモリチップに占めるロウおよびカラム制御回路の面積が小さくなることで、チップにおける単位面積当たりの情報量を増やすこともできる。
【００３８】
次に、図６を用いてメモリセルアレイ１におけるセット動作（消去）について説明する。図６に、メモリセルアレイにおけるセット動作時の印加電圧を示す。
具体的には、選択ワード線ＷＬ２と選択ビット線ＢＬ３との交差部に配置された可変抵抗素子ＶＲのセット動作を述べる。
【００３９】
選択ビット線ＢＬ３と非選択ワード線ＷＬ０、ＷＬ１及びＷＬ３を固定電位（０Ｖ）とし、選択ワード線ＷＬ２と非選択ビット線ＢＬ０、ＢＬ１及びＢＬ２にセット電圧Ｖｅを印加する。このセット電圧Ｖｅは、図３に示した可変抵抗素子の場合では、電極層１１が固定電位（０Ｖ）で、電極層９が正電位、Ｖｅの場合に相当する。つまり、図４に示した電流−電圧特性では正電圧方向に相当する。これにより、選択された可変抵抗素子ＶＲにはセット電圧Ｖｅが印加されるが、非選択の可変抵抗素子ＶＲには−Ｖｅが印加されるか、もしくは電圧が印加されない。
【００４０】
図４に示した電流−電圧特性を持つ素子を用いた場合、非選択の可変抵抗素子には正方向の電圧が印加されないので、非選択の可変抵抗素子のみが接続されている配線に流れる電流量を抑えることができる。つまり、廻りこみ電流の影響を排除できる。ただし、｜リセット電圧Ｖｗ｜＜｜セット電圧Ｖｅ｜であり、かつリセットに要する時間がセットに要する時間よりも短い場合には誤リセット、いわゆるディスターブが生じる可能性がある。そのため、リセット時間はセット時間よりも長いか、あるいは｜リセット電圧Ｖｗ｜＞｜セット電圧Ｖｅ｜である可変抵抗素子が望ましい。
【００４１】
本実施形態の図４に示した電圧−電流特性を持つ可変抵抗素子では電極層（ｎ型Ｓｉ）１１の空乏化により、電極層１１に電圧が分配されるため、電極層１１の厚さを十分にとることや、電極層（ｎ型Ｓｉ）１１のドーパント濃度を低減すること等により、｜リセット電圧Ｖｗ｜＞｜セット電圧Ｖｅ｜を満たすことができる。
【００４２】
ただ、上記条件を満たさない場合でも、セット時のディスターブを回避することが可能である。図７に示すように、非選択ワード線ＷＬ０、ＷＬ１及びＷＬ３に電圧Ｖｂ、非選択ビット線ＢＬ０、ＢＬ１及びＢＬ２に電圧Ｖａを印加することによって回避することも可能である。その場合、０＜Ｖａ＜Ｖｅ／２であり、Ｖｅ／２＜Ｖｂ＜Ｖｅである必要がある。この場合は選択ワード線ＷＬ２や選択ビット線ＢＬ０の電流量が増加することから、電圧Ｖａは０Ｖの近傍、電圧Ｖｂはセット電圧Ｖｅの近傍である弱半選択状態が望ましい。
【００４３】
上述では、セット電流がリセット電流よりも高いために単体セルでのセット動作について説明してきたが、電圧降下の影響や配線が許容できる電流量の範囲内でのセット動作のページ動作は可能である。
【００４４】
また、メモリセルアレイ１が複数のＭＡＴ（単位セルアレイ）を備える場合、第１のＭＡＴのリセット（書き込み）動作中に、リセットを行っている第１のＭＡＴとは別の第２のＭＡＴに対してセット（消去）を行うことにより、セットのフォーマットを有効に行うことができる。この方法は、リセット時間がセット時間より長いセルの場合に特に有効となる。例えば、図３に示すメモリセルの場合、リセット時間がセット時間より長く、典型的には３桁以上の違いがある。このため、第１のＭＡＴ内のメモリセルに対してリセットを行うと同時に、第２のＭＡＴ内のメモリセルに対してセットを行うことにより、データの保存速度を向上させることができる。なお、ＭＡＴは、一括して書き込みもしくは消去、すなわちリセットもしくはセットが可能な複数のメモリセルを含むセルアレイの単位である。一般に、ＭＡＴを構成するメモリセルが１０００×１０００で配置されている場合、これらを正常に動作させるには、セット電流とリセット電流との電流差が１０３以上必要である。
【００４５】
最後に、図８を用いてメモリセルアレイ１における読み出し動作について説明する。
【００４６】
読み出し動作では、セット電圧Ｖｅよりも低いリード電圧Ｖｒを選択メモリセル（可変抵抗素子ＶＲ）に印加することにより、選択メモリセルからデータを読み出す。ただし、選択メモリセルにリード電圧Ｖｒを印加したときに流れる電流量を１０〜５０ｎＡとすると、読み出しできる数は１０００ビットとなるが、これらの読み出し時間は５０ｎｓ程度で可能である。このため、メモリセルの読み出しの性能としては、大量ビットの高速読み出しが可能となる。また、読み出し動作の場合においても、前述した書き込み動作と同様に、弱半選択動作を用いて電流量を削減できるような動作も可能である。
【００４７】
［３］不揮発性半導体記憶装置の効果
従来のメモリセル及びデータの書き込み方法では、複数のメモリセルに対して一括に書き込みできるメモリセル数は限られ、大量データの一括処理は困難であった。また、リセット電流が非常に小さい可変抵抗素子は、リセット電流による読み出しができないことから、実用上の利用が困難であった。
【００４８】
本実施形態の不揮発性半導体記憶装置は、可変抵抗素子としてセット電流よりもリセット電流が小さい可変抵抗素子を用いることによって、複数のメモリセルに対してリセット動作による一括書き込みを可能とした。さらに、リセット電流の小さい可変抵抗素子については、リセット電圧と逆極性の電圧を印加して読み出しを行うことにより実用上の利用を可能とした。
【００４９】
また、図４に示したような電流―電圧特性を持つ可変抵抗素子を用いること、及び本実施形態のデータ書き込み方法を用いることにより、従来、必要であったセレクタが不要となり、セレクタ材料の堆積や加工等の工程を省くことが可能である。また、本実施形態では、予め可変抵抗素子にセットを行い、低抵抗状態にしておくことにより、データの保存速度を向上させることができた。
【００５０】
本実施形態によれば、メモリセルアレイを小さく分割することなく、大量データの一括書き込みが可能な不揮発性半導体記憶装置を提供することができる。
【００５１】
［第２実施形態］
［１］不揮発性半導体記憶装置の構成
次に、第２実施形態に係る不揮発性半導体記憶装置について説明する。第２実施形態の不揮発性半導体記憶装置の構成は、図１−図４に示したように、第１実施形態と同様であるため、重複する説明を省略する。
【００５２】
［２］不揮発性半導体記憶装置の動作
第２実施形態では、低抵抗状態から高抵抗状態へ遷移させるリセット動作を消去と定義し、高抵抗状態から低抵抗状態へ遷移させるセット動作を書き込みと定義する。リセット動作では、ＭＡＴ乃至ページ内の全メモリセルを一括で消去する。リセット動作及びセット動作をそれぞれ消去及び書き込みと定義しても、これらリセット動作及びセット動作は第１実施形態と同様である。また、読み出し動作も、第１実施形態と同様に、リセット電圧と逆極性の電圧を印加して行う。
【００５３】
図９を用いて、不揮発性半導体記憶装置のメモリセルアレイ１における消去動作（リセット動作）について説明する。第１実施形態で説明したように、図４に示した可変抵抗素子ＶＲは、リセット時に流れる電流は非常に小さい。そのため、ページ単位もしくはＭＡＴ単位で複数のメモリセルを消去することが可能となる。動作としては、図９に示すように、全てのワード線に固定電位（０Ｖ）を、全てのビット線に電圧Ｖｗを印加することで、図９に示すメモリセルアレイをリセットすることができる。
【００５４】
本実施形態によれば、メモリセルアレイを小さく分割することなく、大量データの一括消去が可能な不揮発性半導体記憶装置を提供することができる。
【００５５】
［その他］
以上、実施形態を説明したが、実施形態はこれらに限定されるものではない。例えば、可変抵抗素子ＶＲには、メタルが架橋するタイプを用いても良いし、界面抵抗変化型や酸化還元型を用いてもよい。電流−電圧特性が正電圧と負電圧で非対称なメモリセルであれば、本実施形態の動作は可能である。また、リセット電圧を印加したとき、電流が殆ど流れないような電圧駆動型の可変抵抗素子であることが望ましい。また、セット電流は単体メモリセルで配線の電圧降下の許容範囲であれば良い。
【００５６】
また、従来、低コストで大容量の電気的書き換えが可能な不揮発性メモリとして、フラッシュメモリが周知である。フラッシュメモリは、微細化により低コストと大容量化を両立してきたが、微細化の限界によって今後更なる大容量化が困難になると予想される。本実施形態の不揮発性半導体記憶装置は、このようなフラッシュメモリの後継として用いることできる。
【００５７】
また、本実施形態は、図２に示したクロスポイント型の抵抗変化メモリだけでなく、その他の不揮発性メモリ、例えばＢｉＣＳ(Bit Cost Scalable)技術を用いた不揮発性メモリにも適用することができる。
【００５８】
以下に、ＢｉＣＳ技術を用いた不揮発性メモリを簡単に説明する。
図１０はＢｉＣＳ技術を用いた不揮発性メモリを上面から見た図であり、図１１は図１０中のＡ−Ａ’線に沿った断面図である。
【００５９】
図１０及び図１１に示すように、基板２０上の垂直方向には垂直ライン（第１の配線）２１が形成され、垂直ライン２１の周囲を囲むように、可変抵抗素子を構成する材料２２が形成されている。垂直ライン２１に沿った垂直方向には、複数の水平ライン（第２の配線）２３が配列されている。水平ライン２３は、基板２０上の水平方向に延伸している。
【００６０】
このような構造によって、垂直ライン２１と水平ライン２３の各々と、垂直ライン２１と水平ライン２３の各々間の可変抵抗素子２２とにより、メモリセルＭＣが複数形成される。このメモリセルＭＣは、垂直ライン２１に沿って垂直方向に複数配置されている。さらに、垂直ライン２１と基板２０との間には、その他の配線２４及びコンタクトプラグ２５などが形成されている。
【００６１】
前記構造を有する不揮発性メモリでは、可変抵抗素子２２を含むメモリセルＭＣを３次元方向に積層できるため、不揮発性メモリの高集積化及び大容量化が可能である。
【００６２】
以上説明したように実施形態によれば、大量データを高速に一括で保存することが可能な不揮発性半導体記憶装置を提供することができる。
【００６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６４】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンドインタフェース（コマンドＩ／Ｆ）、７…ステートマシン、９…電極層、１０…記録層、１１…電極層、１２…金属フィラメント、２０…基板、２１…垂直ライン、２２…可変抵抗素子（材料）、２３…水平ライン、２４…配線、２５…コンタクトプラグ、ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３…ビット線、ＭＣ…メモリセル、ＶＲ…可変抵抗素子、ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３…ワード線。
【技術分野】
【０００１】
本発明の実施形態は、抵抗値をデータとして記憶する可変抵抗素子を用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の１つであるクロスポイント型の抵抗変化メモリのメモリセルアレイは、ビット線とワード線の交差部に、可変抵抗素子とセレクタとを直列接続したメモリセルを配置することにより構成される。可変抵抗素子は電圧値と印加する時間とを制御することで所望の抵抗値への設定が可能な素子であり、セレクタは周辺回路とのディスターブを防ぐための整流素子である。可変抵抗素子とセレクタは、共にシンプルな２端子素子であるため、積層が容易である。このため、積層された可変抵抗素子及びセレクタを３次元構造化することにより、抵抗変化メモリの低コストかつ大容量化が図れるという利点がある。
【０００３】
クロスポイント型の抵抗変化メモリを製品化するための課題の一つに、可変抵抗素子のセット電流乃至リセット電流の適正化がある。ここで、可変抵抗素子を高抵抗状態から低抵抗状態へ遷移させる動作をセットと呼び、セット時の電流、電圧をそれぞれセット電流、セット電圧と呼ぶ。また、低抵抗状態から高抵抗状態へ遷移させる動作をリセットと呼び、リセット時の電流、電圧をそれぞれリセット電流、リセット電圧と呼ぶ。
【０００４】
セット電流乃至リセット電流が過大な場合、微細化された配線抵抗による電圧降下によりメモリセルアレイの両端で大きな電位差が生じる可能性がある。配線抵抗での電圧降下を抑えるために電流低減が必要である一方、セット電流乃至リセット電流を半導体チップの回路部品のノイズや熱ノイズ等と同程度以下まで低減すると、周辺回路素子での電流検出が困難になる。つまり、可変抵抗素子のセット電流乃至リセット電流には実用上の上限と下限があり、上記条件を満たす範囲内にセット電流乃至リセット電流を収めることが求められる。
【０００５】
実際のメモリ動作では、大量データを高速に保存する必要があることから、複数のメモリセルの一括動作が求められる。一本の配線上のメモリセルアレイの一括動作、いわゆるページ動作を行うと、複数のメモリセルアレイの全電流が配線に集中する。配線による電圧降下を抑制するには、セット電流乃至リセット電流はできるだけ小さいことが望ましい。しかし、上述したように、セット電流乃至リセット電流には下限がある。したがって、複数のメモリセルを一括動作できるメモリセル数は制限される。このため、データの保存速度が低下する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−３３６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
大量データを高速に一括で保存することが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
一実施態様の不揮発性半導体記憶装置は、第１の配線と第２の配線との間に接続され、低抵抗状態から高抵抗状態へ遷移するリセット動作と、前記リセット動作と異なる極性の電圧を印加することにより高抵抗状態から低抵抗状態へ遷移するセット動作が行われ、前記リセット動作時に流れるリセット電流が前記セット動作時に流れるセット電流よりも１桁以上低い可変抵抗素子を含むメモリセルを複数備えたメモリセルアレイと、前記メモリセルに対して前記リセット動作及び前記セット動作を行い、前記リセット動作を低抵抗状態である第１の複数のメモリセルのうち、選択の前記第１の配線に接続され、かつ選択の前記第２の配線に接続される第２の複数のメモリセルに対して一括して行う制御回路とを具備することを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】第１実施形態におけるメモリセルアレイの一部の斜視図である。
【図３】第１実施形態におけるメモリセルの断面図である。
【図４】第１実施形態における可変抵抗素子の電流−電圧特性を示す図である。
【図５】第１実施形態におけるメモリセルアレイのリセット動作時の印加電圧を示す図である。
【図６】第１実施形態におけるメモリセルアレイのセット動作時の印加電圧を示す図である。
【図７】第１実施形態におけるメモリセルアレイのセット動作時の印加電圧を示す図である。
【図８】第１実施形態におけるメモリセルアレイの読み出し動作時の印加電圧を示す図である。
【図９】第２実施形態におけるメモリセルアレイの消去動作時の印加電圧を示す図である。
【図１０】本実施形態が適用される３次元構造を持つ不揮発性メモリの一例を示す図である。
【図１１】本実施形態が適用される３次元構造を持つ不揮発性メモリの一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態の不揮発性半導体記憶装置について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
［第１実施形態］
［１］不揮発性半導体記憶装置の構成
図１は、第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【００１２】
この不揮発性半導体記憶装置は、可変抵抗素子を用いた抵抗変化型メモリのメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１内のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う制御回路の一部であるカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１内のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加する制御回路の一部であるロウ制御回路３が設けられている。
【００１３】
データ入出力バッファ４は、図示しない外部のホスト機器にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、またメモリセルアレイ１から読み出したデータをカラム制御回路２から受け取って外部に出力する。
【００１４】
外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホスト機器からデータ入出力バッファ４に供給されたコマンドは、コマンドインタフェース（コマンドＩ／Ｆ）６に送られる。コマンドインタフェース６は、ホスト機器からの外部制御信号を受け取り、データ入出力バッファ４に入力されたデータが書き込みデータ、コマンド、アドレスのいずれであるかを判断する。コマンドインタフェース６は、入力されたデータがコマンドであれば、前記データを受け取りコマンド信号として制御回路の一部であるステートマシン７に転送する。
【００１５】
ステートマシン７は、この半導体記憶装置全体の管理を行うもので、ホスト機器からのコマンドを受け付け、読み出し、書き込み、消去など、データの入出力管理等を行う。また、外部のホスト機器は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込み、消去の制御にも利用される。また、ステートマシン７によって制御回路の一部であるパルスジェネレータ８が制御される。この制御により、パルスジェネレータ８は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
【００１６】
具体的には、外部から与えられたアドレスがアドレスレジスタ５を介してステートマシン７に入力され、ステートマシン７はメモリセルアレイ１のどの位置のメモリセルへのアクセスかを判定する。このメモリセルに対するパルス電圧が、パルスジェネレータ８により生成される。ここで、生成されたパルスは、カラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１７】
なお、メモリセルアレイ１以外の周辺回路素子は、メモリセルアレイ１の直下のシリコン基板に形成可能である。これにより、この半導体記憶装置のチップ面積は、メモリセルアレイ１の面積とほぼ同等の大きさにすることも可能である。
【００１８】
図２は、メモリセルアレイ１の一部の斜視図であり、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセルの断面図である。
【００１９】
図２に示すように、複数の第１の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらと交差して複数の第２の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設される。ビット線ＢＬ０〜ＢＬ２と、ワード線ＷＬ０〜ＷＬ２との各交差部に、両配線に挟まれるように、可変抵抗素子ＶＲを含むメモリセルＭＣが配置される。
【００２０】
ビット線ＢＬ及びワード線ＷＬには、熱に強く、かつ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、Ｍｏ、ＭｏＳｉ、ＮｉＳｉ、ＣｏＳｉやカーボンナノチューブ、グラフェンといったカーボン材料等を用いることができる。
【００２１】
可変抵抗素子ＶＲは、図３に示すように、電極層９、１１と、電極層９と電極層１１間に配置された記録層（抵抗可変層）１０を備える。電極層９は、金属、例えばＦｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ａｌ及びこれらの珪化物の少なくともいずれかを含む。本実施形態では、電極層９には例えばＡｇを用いる。記録層１０は、例えば非晶質シリコン、多結晶シリコン、単結晶シリコンのいずれかを含む。本実施形態では、記録層１０には例えば非晶質シリコンを用いる。電極層１１は、Ｐ、Ａｓを含むｎ型半導体、例えばｎ型Ｓｉ、ｎ型ＳｉＧe、あるいはｎ型Ｇｅを含む。本実施形態では、電極層１１には例えばｎ型Ｓｉを用いる。可変抵抗素子ＶＲの上下には、バリアメタル及び接着層として機能する電極（図示しない）が可変抵抗層ＶＲを挟むように配置される。
【００２２】
記録層１０の初期状態は、図３（ａ）に示すような高抵抗状態であるが、電極層９に正電位を印加し、電極層１１に固定電位（０Ｖ）を印加すると、電極層９を構成するＡｇイオンが記録層１０中を拡散し、電極層１１側へ移動する。これにより、記録層１０中に、図３（ｂ）に示すような金属フィラメント１２が形成される。この結果、可変抵抗素子ＶＲは低抵抗状態になる（セット）。低抵抗状態のとき、金属フィラメント１２は電極層１１に接触していなくても良く、金属フィラメント１２の先端と電極層１１の間はトンネル電流が流れる程度に離間していてもかまわない。
【００２３】
低抵抗状態から高抵抗状態に遷移するリセットでは、セット時と逆極性の電位を印加する。すなわち、電極層９に負電位を印加し、電極層１１に固定電位（０Ｖ）を印加することにより、セット時とは逆極性の電場が記録層１０に印加されて金属フィラメント１２が短くなる。これにより、電極層１１と金属フィラメント１２との距離が離れて、可変抵抗素子ＶＲは、図３（ａ）に示すような高抵抗状態になる（リセット）。電極層１１のｎ型Ｓｉは、電極層９に負電位を印加した際に空乏化する。よって、可変抵抗素子ＶＲに印加された電圧は電極層（ｎ型Ｓｉ）１１の空乏層と記録層１０に分配されるため、リセットに要する電圧は大きくなる。
【００２４】
図４に、可変抵抗素子ＶＲの電流−電圧特性を示す。この可変抵抗素子は、電極層９にＡｇ、記録層１０に非晶質シリコン、電極層１１にｎ型Ｓｉを備える。なお、縦軸は対数表記である。
【００２５】
図４に示すように、正電圧に掃引すると、電流量が著しく増加し、ここでは測定時に設けたリミッタ電流まで達している。一方、負電圧に掃引しても電流量がほとんど増加せず、１Ｖ当たりの電流変化量ΔＩ／Ｖは一桁未満である。結果、リセット動作時の電圧はセット動作時の電圧に比べて３桁以上異なる。このリセット電流の少なさは、リセット動作が電流に依存せずに電圧に依存することを示唆している。このようなＩＶ特性を有するメモリセルを用いると、可変抵抗素子ＶＲや配線に流れる電流量を抑えながらリセットを行うことが可能となる。
【００２６】
電極層９に用いられ、金属フィラメント１２を形成する金属としては、前述したように、Ａｇ以外に例えばＦｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｕ、Ｚｎ、Ａｌ等が挙げられる。その他、記録層１０として、遷移金属化合物であるＨｆＯｘ、ＨｆＳｉＯｘ、ＭｎＯｘ、ＭｎＡｌｘＯｙ、ＺｎＭｎＯｘ、ＮｉＯｘ、ＴｉＯｘ、ＷＯｘ、ＳｉＯ２、ＳｉＮ、Ｓｉ等を用いることもできる。
【００２７】
［２］不揮発性半導体記憶装置の動作
第１実施形態では、低抵抗状態から高抵抗状態へ遷移させるリセット動作を書き込みと定義し、高抵抗状態から低抵抗状態へ遷移させるセット動作を消去と定義する。図５を用いて、不揮発性半導体記憶装置のメモリセルアレイ１におけるリセット動作について説明する。なお、図５は、メモリセルアレイ１が一つのＭＡＴで構成されている場合を示している。ＭＡＴとは、一つのロウ制御回路に接続されるワード線と一つのカラム制御回路に接続されるビット線とで構成されるマトリクスに配置されるメモリセルの一群を意味する。
【００２８】
図５に、メモリセルアレイにおけるリセット動作時の印加電圧を示す。
具体的には、選択ワード線ＷＬ２と、選択ビット線ＢＬ１及びＢＬ３との交差部に配置された可変抵抗素子ＶＲのリセット動作を述べる。
【００２９】
メモリセルアレイ１内の全ての可変抵抗素子ＶＲを、予めセットしておく、すなわち低抵抗状態にしておく。可変抵抗素子ＶＲをセットする方法については後述する。
【００３０】
まず、選択ワード線ＷＬ２を固定電位（０Ｖ）とし、選択ビット線ＢＬ１及びＢＬ３にリセット電圧Ｖｗを印加し、非選択ビット線ＢＬ０及びＢＬ２と非選択ワード線ＷＬ０、ＷＬ１及びＷＬ３に電圧Ｖｗ／２を印加する。ここで、リセット電圧Ｖｗは、図３に示した可変抵抗素子の場合、電極層９を固定電位（０Ｖ）としたとき、電極層１１に印加される電圧は正電圧Ｖｗである。
【００３１】
選択ビット線ＢＬ１及びＢＬ３と選択ワード線ＷＬ２の交差部に配置された可変抵抗素子ＶＲには、負のリセット電圧Ｖｗが印加される。非選択ビット線ＢＬ０及びＢＬ２と非選択ワード線ＷＬ０、ＷＬ１及びＷＬ３の交差部に配置された可変抵抗素子ＶＲには、０Ｖが印加される、すなわち電圧が印加されない。
【００３２】
選択ビット線ＢＬ１及びＢＬ３と非選択ワード線ＷＬ０、ＷＬ１及びＷＬ３の交差部に配置された可変抵抗素子ＶＲには、負電圧Ｖｗ／２が印加される、いわゆる半選択状態が形成される。さらに、非選択ビット線ＢＬ０及びＢＬ２と選択ワード線ＷＬ２の交差部に配置された可変抵抗素子ＶＲにも、負電圧Ｖｗ／２が印加され、半選択状態が形成される。このような半選択動作により、選択、非選択に関係なく全ての可変抵抗素子ＶＲには、同極性の電圧あるいは０Ｖが印加される。
【００３３】
この同極性の電圧は図４に示したグラフで負電圧方向に相当することから、全ての可変抵抗素子及び配線に流れる電流量を抑えることができる。例えば、リセット電圧Ｖｗを印加した時の可変抵抗素子ＶＲを流れるリセット電流が１０ｐＡで、非選択セルを流れる電流が１ｐＡである場合には、選択ワード線ＷＬ２に流れる電流量は、図５に示したメモリセルアレイ１では２２ｐＡに抑えられる。この低電流動作により、従来の可変抵抗素子で問題となる“sneak current”と呼ばれる廻りこみ電流の問題が解消される。廻り込み電流とは、非選択のメモリセルを通って選択ビット線に流れ込むリーク電流である。
【００３４】
また、図４に示す電流−電圧特性をもつ可変抵抗素子ＶＲを用いることで、セレクタの追加が不要となる。これにより、シンプルなメモリセル構造が実現でき、製造コストを削減することができる。
【００３５】
ここで、可変抵抗素子ＶＲにベリファイを行う場合を考える。従来のようにリセット電流でベリファイを行おうとすると、この電流量では少なすぎるために、ベリファイ自体が困難となる。そこで、本実施形態では、リセット電圧と逆極性、すなわちセット電圧と同極性の電圧を印加してベリファイを行う。これにより、従来、ノイズで電流検出が困難であった抵抗値の読み取りが難しい可変抵抗素子のベリファイを行うことができる。
【００３６】
次に、可変抵抗素子ＶＲのリセット電流が低いことを利用して、１つのワード線に接続されている複数の可変抵抗素子ＶＲを一括してリセットする、いわゆるページ動作について説明する。まず、配線（ワード線）のシート抵抗Ｒｓ＝１０Ω／□、配線の厚さｔ＝１０ｎｍ、隣接する可変抵抗素子間の距離（素子間距離）Ｌ＝２０ｎｍ、１つの可変抵抗素子ＶＲに流れる電流をＩdropとして、１本のワード線に接続された全てのメモリセルｎ（ｎ＝１，２，…，ｎ）個を一括動作させたときに生じるワード線の電圧降下Ｖdropは、
【数１】
【００３７】
となる。例えば、電圧降下の許容値をＶdrop＝０．１Ｖと仮定すると、式（１）よりｎ≧３００００ビットのページ動作が可能となる。すなわち、１つのワード線に３００００個のセルを接続しても、一括リセット動作が可能である。可変抵抗素子ＶＲのリセットに必要な時間が比較的長い場合、例えばリセット電圧のパルス幅を３μｓとしたとしても、メモリセルアレイの性能として理論上１０Ｇｂｐｓでの高速なデータ保存が可能となる。また、ＭＡＴサイズを、例えば３００００×３００００程度に大きくすることも可能となる。結果、１つのメモリチップに占めるロウおよびカラム制御回路の面積が小さくなることで、チップにおける単位面積当たりの情報量を増やすこともできる。
【００３８】
次に、図６を用いてメモリセルアレイ１におけるセット動作（消去）について説明する。図６に、メモリセルアレイにおけるセット動作時の印加電圧を示す。
具体的には、選択ワード線ＷＬ２と選択ビット線ＢＬ３との交差部に配置された可変抵抗素子ＶＲのセット動作を述べる。
【００３９】
選択ビット線ＢＬ３と非選択ワード線ＷＬ０、ＷＬ１及びＷＬ３を固定電位（０Ｖ）とし、選択ワード線ＷＬ２と非選択ビット線ＢＬ０、ＢＬ１及びＢＬ２にセット電圧Ｖｅを印加する。このセット電圧Ｖｅは、図３に示した可変抵抗素子の場合では、電極層１１が固定電位（０Ｖ）で、電極層９が正電位、Ｖｅの場合に相当する。つまり、図４に示した電流−電圧特性では正電圧方向に相当する。これにより、選択された可変抵抗素子ＶＲにはセット電圧Ｖｅが印加されるが、非選択の可変抵抗素子ＶＲには−Ｖｅが印加されるか、もしくは電圧が印加されない。
【００４０】
図４に示した電流−電圧特性を持つ素子を用いた場合、非選択の可変抵抗素子には正方向の電圧が印加されないので、非選択の可変抵抗素子のみが接続されている配線に流れる電流量を抑えることができる。つまり、廻りこみ電流の影響を排除できる。ただし、｜リセット電圧Ｖｗ｜＜｜セット電圧Ｖｅ｜であり、かつリセットに要する時間がセットに要する時間よりも短い場合には誤リセット、いわゆるディスターブが生じる可能性がある。そのため、リセット時間はセット時間よりも長いか、あるいは｜リセット電圧Ｖｗ｜＞｜セット電圧Ｖｅ｜である可変抵抗素子が望ましい。
【００４１】
本実施形態の図４に示した電圧−電流特性を持つ可変抵抗素子では電極層（ｎ型Ｓｉ）１１の空乏化により、電極層１１に電圧が分配されるため、電極層１１の厚さを十分にとることや、電極層（ｎ型Ｓｉ）１１のドーパント濃度を低減すること等により、｜リセット電圧Ｖｗ｜＞｜セット電圧Ｖｅ｜を満たすことができる。
【００４２】
ただ、上記条件を満たさない場合でも、セット時のディスターブを回避することが可能である。図７に示すように、非選択ワード線ＷＬ０、ＷＬ１及びＷＬ３に電圧Ｖｂ、非選択ビット線ＢＬ０、ＢＬ１及びＢＬ２に電圧Ｖａを印加することによって回避することも可能である。その場合、０＜Ｖａ＜Ｖｅ／２であり、Ｖｅ／２＜Ｖｂ＜Ｖｅである必要がある。この場合は選択ワード線ＷＬ２や選択ビット線ＢＬ０の電流量が増加することから、電圧Ｖａは０Ｖの近傍、電圧Ｖｂはセット電圧Ｖｅの近傍である弱半選択状態が望ましい。
【００４３】
上述では、セット電流がリセット電流よりも高いために単体セルでのセット動作について説明してきたが、電圧降下の影響や配線が許容できる電流量の範囲内でのセット動作のページ動作は可能である。
【００４４】
また、メモリセルアレイ１が複数のＭＡＴ（単位セルアレイ）を備える場合、第１のＭＡＴのリセット（書き込み）動作中に、リセットを行っている第１のＭＡＴとは別の第２のＭＡＴに対してセット（消去）を行うことにより、セットのフォーマットを有効に行うことができる。この方法は、リセット時間がセット時間より長いセルの場合に特に有効となる。例えば、図３に示すメモリセルの場合、リセット時間がセット時間より長く、典型的には３桁以上の違いがある。このため、第１のＭＡＴ内のメモリセルに対してリセットを行うと同時に、第２のＭＡＴ内のメモリセルに対してセットを行うことにより、データの保存速度を向上させることができる。なお、ＭＡＴは、一括して書き込みもしくは消去、すなわちリセットもしくはセットが可能な複数のメモリセルを含むセルアレイの単位である。一般に、ＭＡＴを構成するメモリセルが１０００×１０００で配置されている場合、これらを正常に動作させるには、セット電流とリセット電流との電流差が１０３以上必要である。
【００４５】
最後に、図８を用いてメモリセルアレイ１における読み出し動作について説明する。
【００４６】
読み出し動作では、セット電圧Ｖｅよりも低いリード電圧Ｖｒを選択メモリセル（可変抵抗素子ＶＲ）に印加することにより、選択メモリセルからデータを読み出す。ただし、選択メモリセルにリード電圧Ｖｒを印加したときに流れる電流量を１０〜５０ｎＡとすると、読み出しできる数は１０００ビットとなるが、これらの読み出し時間は５０ｎｓ程度で可能である。このため、メモリセルの読み出しの性能としては、大量ビットの高速読み出しが可能となる。また、読み出し動作の場合においても、前述した書き込み動作と同様に、弱半選択動作を用いて電流量を削減できるような動作も可能である。
【００４７】
［３］不揮発性半導体記憶装置の効果
従来のメモリセル及びデータの書き込み方法では、複数のメモリセルに対して一括に書き込みできるメモリセル数は限られ、大量データの一括処理は困難であった。また、リセット電流が非常に小さい可変抵抗素子は、リセット電流による読み出しができないことから、実用上の利用が困難であった。
【００４８】
本実施形態の不揮発性半導体記憶装置は、可変抵抗素子としてセット電流よりもリセット電流が小さい可変抵抗素子を用いることによって、複数のメモリセルに対してリセット動作による一括書き込みを可能とした。さらに、リセット電流の小さい可変抵抗素子については、リセット電圧と逆極性の電圧を印加して読み出しを行うことにより実用上の利用を可能とした。
【００４９】
また、図４に示したような電流―電圧特性を持つ可変抵抗素子を用いること、及び本実施形態のデータ書き込み方法を用いることにより、従来、必要であったセレクタが不要となり、セレクタ材料の堆積や加工等の工程を省くことが可能である。また、本実施形態では、予め可変抵抗素子にセットを行い、低抵抗状態にしておくことにより、データの保存速度を向上させることができた。
【００５０】
本実施形態によれば、メモリセルアレイを小さく分割することなく、大量データの一括書き込みが可能な不揮発性半導体記憶装置を提供することができる。
【００５１】
［第２実施形態］
［１］不揮発性半導体記憶装置の構成
次に、第２実施形態に係る不揮発性半導体記憶装置について説明する。第２実施形態の不揮発性半導体記憶装置の構成は、図１−図４に示したように、第１実施形態と同様であるため、重複する説明を省略する。
【００５２】
［２］不揮発性半導体記憶装置の動作
第２実施形態では、低抵抗状態から高抵抗状態へ遷移させるリセット動作を消去と定義し、高抵抗状態から低抵抗状態へ遷移させるセット動作を書き込みと定義する。リセット動作では、ＭＡＴ乃至ページ内の全メモリセルを一括で消去する。リセット動作及びセット動作をそれぞれ消去及び書き込みと定義しても、これらリセット動作及びセット動作は第１実施形態と同様である。また、読み出し動作も、第１実施形態と同様に、リセット電圧と逆極性の電圧を印加して行う。
【００５３】
図９を用いて、不揮発性半導体記憶装置のメモリセルアレイ１における消去動作（リセット動作）について説明する。第１実施形態で説明したように、図４に示した可変抵抗素子ＶＲは、リセット時に流れる電流は非常に小さい。そのため、ページ単位もしくはＭＡＴ単位で複数のメモリセルを消去することが可能となる。動作としては、図９に示すように、全てのワード線に固定電位（０Ｖ）を、全てのビット線に電圧Ｖｗを印加することで、図９に示すメモリセルアレイをリセットすることができる。
【００５４】
本実施形態によれば、メモリセルアレイを小さく分割することなく、大量データの一括消去が可能な不揮発性半導体記憶装置を提供することができる。
【００５５】
［その他］
以上、実施形態を説明したが、実施形態はこれらに限定されるものではない。例えば、可変抵抗素子ＶＲには、メタルが架橋するタイプを用いても良いし、界面抵抗変化型や酸化還元型を用いてもよい。電流−電圧特性が正電圧と負電圧で非対称なメモリセルであれば、本実施形態の動作は可能である。また、リセット電圧を印加したとき、電流が殆ど流れないような電圧駆動型の可変抵抗素子であることが望ましい。また、セット電流は単体メモリセルで配線の電圧降下の許容範囲であれば良い。
【００５６】
また、従来、低コストで大容量の電気的書き換えが可能な不揮発性メモリとして、フラッシュメモリが周知である。フラッシュメモリは、微細化により低コストと大容量化を両立してきたが、微細化の限界によって今後更なる大容量化が困難になると予想される。本実施形態の不揮発性半導体記憶装置は、このようなフラッシュメモリの後継として用いることできる。
【００５７】
また、本実施形態は、図２に示したクロスポイント型の抵抗変化メモリだけでなく、その他の不揮発性メモリ、例えばＢｉＣＳ(Bit Cost Scalable)技術を用いた不揮発性メモリにも適用することができる。
【００５８】
以下に、ＢｉＣＳ技術を用いた不揮発性メモリを簡単に説明する。
図１０はＢｉＣＳ技術を用いた不揮発性メモリを上面から見た図であり、図１１は図１０中のＡ−Ａ’線に沿った断面図である。
【００５９】
図１０及び図１１に示すように、基板２０上の垂直方向には垂直ライン（第１の配線）２１が形成され、垂直ライン２１の周囲を囲むように、可変抵抗素子を構成する材料２２が形成されている。垂直ライン２１に沿った垂直方向には、複数の水平ライン（第２の配線）２３が配列されている。水平ライン２３は、基板２０上の水平方向に延伸している。
【００６０】
このような構造によって、垂直ライン２１と水平ライン２３の各々と、垂直ライン２１と水平ライン２３の各々間の可変抵抗素子２２とにより、メモリセルＭＣが複数形成される。このメモリセルＭＣは、垂直ライン２１に沿って垂直方向に複数配置されている。さらに、垂直ライン２１と基板２０との間には、その他の配線２４及びコンタクトプラグ２５などが形成されている。
【００６１】
前記構造を有する不揮発性メモリでは、可変抵抗素子２２を含むメモリセルＭＣを３次元方向に積層できるため、不揮発性メモリの高集積化及び大容量化が可能である。
【００６２】
以上説明したように実施形態によれば、大量データを高速に一括で保存することが可能な不揮発性半導体記憶装置を提供することができる。
【００６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６４】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンドインタフェース（コマンドＩ／Ｆ）、７…ステートマシン、９…電極層、１０…記録層、１１…電極層、１２…金属フィラメント、２０…基板、２１…垂直ライン、２２…可変抵抗素子（材料）、２３…水平ライン、２４…配線、２５…コンタクトプラグ、ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３…ビット線、ＭＣ…メモリセル、ＶＲ…可変抵抗素子、ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３…ワード線。
【特許請求の範囲】
【請求項１】
第１の配線と第２の配線との間に接続され、低抵抗状態から高抵抗状態へ遷移するリセット動作と、前記リセット動作と異なる極性の電圧を印加することにより高抵抗状態から低抵抗状態へ遷移するセット動作が行われ、前記リセット動作時に流れるリセット電流が前記セット動作時に流れるセット電流よりも１桁以上低い可変抵抗素子を含むメモリセルを複数備えたメモリセルアレイと、
前記メモリセルに対して前記リセット動作及び前記セット動作を行い、前記リセット動作を低抵抗状態である第１の複数のメモリセルのうち、選択の前記第１の配線に接続され、かつ選択の前記第２の配線に接続される第２の複数のメモリセルに対して一括して行う制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記リセット動作において、非選択の前記第１の配線と非選択の前記第２の配線が同電位であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記セット動作において、非選択の前記第２の配線は選択の前記第１の配線が有する電位以上の電位を有し、非選択の前記第１の配線は選択の前記第２の配線が有する電位以下の電位を持ち、非選択の前記第２の配線よりも非選択の前記第１の配線が高電位を有することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルアレイは、一括して前記リセット動作又は前記セット動作が実行されうる複数のメモリセルを有する第１、第２のセルアレイを含み、
前記第１のセルアレイ内のメモリセルに対して前記リセット動作を行っている間に、前記第２のセルアレイ内のメモリセルに対して前記セット動作を行うことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
第１の配線と第２の配線との間に接続され、低抵抗状態から高抵抗状態へ遷移するリセット動作と、高抵抗状態から低抵抗状態へ遷移するセット動作が行われ、前記リセット動作時に流れるリセット電流が前記セット動作時に流れるセット電流よりも１桁以上低い可変抵抗素子を含むメモリセルを複数備えたメモリセルアレイと、
前記メモリセルに対して前記リセット動作及び前記セット動作を行い、前記リセット動作を第１の制御回路に接続される複数の第１の配線と第２の制御回路に接続される複数の第２の配線とで構成されるマトリクスに配置されるメモリセルに対して一括して行う制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記リセット動作が行われたメモリセルに印加するベリファイ及び読み出し電圧は、前記セット動作時に印加する電圧より低く、かつ同極性であることを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記リセット動作時にメモリセルに印加される電圧は、前記セット動作時にメモリセルに印加される電圧より大きいことを特徴とする請求項１乃至６のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
前記第１の電極層は、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ａｌ及びこれらの珪化物の少なくともいずれかを含むことを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
前記第２の電極層は、ｎ型Ｓｉ、ｎ型ＳｉＧeあるいはｎ型Ｇｅのいずれかを含むことを特徴とする請求項１乃至８のいずれかに記載の不揮発性半導体記憶装置。
【請求項１】
第１の配線と第２の配線との間に接続され、低抵抗状態から高抵抗状態へ遷移するリセット動作と、前記リセット動作と異なる極性の電圧を印加することにより高抵抗状態から低抵抗状態へ遷移するセット動作が行われ、前記リセット動作時に流れるリセット電流が前記セット動作時に流れるセット電流よりも１桁以上低い可変抵抗素子を含むメモリセルを複数備えたメモリセルアレイと、
前記メモリセルに対して前記リセット動作及び前記セット動作を行い、前記リセット動作を低抵抗状態である第１の複数のメモリセルのうち、選択の前記第１の配線に接続され、かつ選択の前記第２の配線に接続される第２の複数のメモリセルに対して一括して行う制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記リセット動作において、非選択の前記第１の配線と非選択の前記第２の配線が同電位であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記セット動作において、非選択の前記第２の配線は選択の前記第１の配線が有する電位以上の電位を有し、非選択の前記第１の配線は選択の前記第２の配線が有する電位以下の電位を持ち、非選択の前記第２の配線よりも非選択の前記第１の配線が高電位を有することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルアレイは、一括して前記リセット動作又は前記セット動作が実行されうる複数のメモリセルを有する第１、第２のセルアレイを含み、
前記第１のセルアレイ内のメモリセルに対して前記リセット動作を行っている間に、前記第２のセルアレイ内のメモリセルに対して前記セット動作を行うことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
第１の配線と第２の配線との間に接続され、低抵抗状態から高抵抗状態へ遷移するリセット動作と、高抵抗状態から低抵抗状態へ遷移するセット動作が行われ、前記リセット動作時に流れるリセット電流が前記セット動作時に流れるセット電流よりも１桁以上低い可変抵抗素子を含むメモリセルを複数備えたメモリセルアレイと、
前記メモリセルに対して前記リセット動作及び前記セット動作を行い、前記リセット動作を第１の制御回路に接続される複数の第１の配線と第２の制御回路に接続される複数の第２の配線とで構成されるマトリクスに配置されるメモリセルに対して一括して行う制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記リセット動作が行われたメモリセルに印加するベリファイ及び読み出し電圧は、前記セット動作時に印加する電圧より低く、かつ同極性であることを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記リセット動作時にメモリセルに印加される電圧は、前記セット動作時にメモリセルに印加される電圧より大きいことを特徴とする請求項１乃至６のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
前記第１の電極層は、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ａｌ及びこれらの珪化物の少なくともいずれかを含むことを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
前記第２の電極層は、ｎ型Ｓｉ、ｎ型ＳｉＧeあるいはｎ型Ｇｅのいずれかを含むことを特徴とする請求項１乃至８のいずれかに記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−４１４３（Ｐ２０１３−４１４３Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３４３２５（Ｐ２０１１−１３４３２５）
【出願日】平成２３年６月１６日（２０１１．６．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１６日（２０１１．６．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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