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半導体装置および半導体装置の作製方法
説明

半導体装置および半導体装置の作製方法

【課題】トランジスタのチャネル部が形成される領域にU字状の縦長溝を形成し、見かけ上のチャネル長に対してチャネル長を長くする方法は、溝を掘るためにフォトリソグラフィ工程を余分に行う必要があり、コストや歩留まりの観点で問題があった。
【解決手段】ゲート電極または絶縁表面を有する構造物を利用し、三次元形状のチャネル領域を形成することにより、チャネル長が、上面から見たチャネル長に対して3倍以上、好ましくは5倍以上、さらに好ましくは10倍以上の長さとする。

【発明の詳細な説明】
【技術分野】
【0001】
トランジスタなどの半導体素子を含む回路を有する半導体装置に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、および発光素子を有する発光表示装置、ならびにそれらを部品として搭載した電子機器に関する。
【0002】
なお、本明細書中において半導体装置とは、半導体特性を利用する装置全般を指し、半導体記憶装置、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【0003】
半導体記憶装置としてDRAM(Dynamic Random Access Memory)はよく知られた製品であり、今日においても各種電子機器の中で使われている。DRAMの中核部を構成するメモリセルは書き込みおよび読み出し用のトランジスタとキャパシタによって構成されている。
【0004】
DRAMは、他の半導体集積回路と同様にスケーリング則に従って回路パターンの微細化が進められてきたが、デザインルールを100nm以下にすることは難しいと考えられていた時期もあった。その理由の一つとして、トランジスタのチャネル長が100nm以下となると、短チャネル効果によりパンチスルー電流が流れやすくなり、トランジスタがスイッチング素子として機能しなくなるということがある。パンチスルー電流を防ぐには、シリコンウェハに高濃度の不純物をドーピングすればよいが、そうするとソースとウェハ間またはドレインとウェハ間に接合リーク電流が流れやすくなり、結局はメモリの保持特性を低下させてしまう原因となってしまい、この問題の解決策としては適切ではなかった。
【0005】
このような問題に対して、メモリセルを構成するトランジスタを三次元に形成し、一つのメモリセルが占める面積を縮小しつつ、トランジスタのチャネル長を短チャネル効果が生じない程度に維持する方法が考えられてきた。例えば、トランジスタのチャネル部が形成される領域にU字状の縦長溝を形成し、その溝の壁面に沿ってゲート絶縁膜を形成し、さらにその溝にゲート電極を埋め込んだ構造が開示されている(非特許文献1参照。)。
【0006】
このような構造をチャネル部に有するトランジスタは、ソース領域とドレイン領域の間を流れる電流が溝部分を回り込む形で流れるためチャネル長が長くなっている。このため、トランジスタの占有面積を縮小しつつ、短チャネル効果を抑制できるといった効果を奏する。
【先行技術文献】
【非特許文献】
【0007】
【非特許文献1】Kinam Kim、「Technology for sub−50nm DRAM and NAND Flash Manufacturing」、International Electron Devices Meeting, 2005. IEDM Technical Digest、2005年12月、p. 333 − 336
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、トランジスタのチャネル部が形成される領域にU字状の縦長溝を形成する方法は、溝を掘るためにフォトリソグラフィ工程を余分に行う必要があり、コストや歩留まりの観点で問題があった。
【0009】
また、縦長溝に対してゲート絶縁膜などを成膜する場合、スパッタリング法やプラズマCVD(Chemical Vapor Deposition)法では、溝の入り口付近で膜の堆積量が増加し、溝が成膜材料で塞がってしまうことがあった。そのため、被覆性の高い成膜方法を選定する必要があった。具体的には、比較的コスト高となる原子層堆積法(ALD:Atomic Layer Deposition)法、またはシリコンウェハなどでしか使用できない熱酸化法などに限られる問題があった。
【0010】
そこで、縦長溝を用いずに、見かけ上のチャネル長に対して、チャネル長を長くする構造を提供する。
【課題を解決するための手段】
【0011】
本発明の一態様は、三次元形状のチャネル領域を形成することにより、上面から見た一対の電極間距離である見かけ上のチャネル長Lに対して、チャネル長L’が3倍以上、好ましくは5倍以上、さらに好ましくは10倍以上の長さとするようにゲート電極または絶縁表面を有する構造物を基板上に設けることを技術的思想とする。
【0012】
本発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜上にあり、かつ少なくとも一部がゲート電極と重畳する半導体膜と、半導体膜と接し、かつゲート電極と重畳しない一対の電極と、を有し、上面から見た一対の電極間距離である見かけ上のチャネル長Lに対して、チャネル長L’が3倍以上、好ましくは5倍以上、さらに好ましくは10倍以上の長さである半導体装置である。
【0013】
また、第1のゲート電極と、第1のゲート電極に重畳し、第1のゲート電極よりも上面形状の小さい第2のゲート電極と、第1のゲート電極および第2のゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜上にあり、かつ少なくとも一部が第2のゲート電極と重畳する半導体膜と、半導体膜と接し、第1のゲート電極と重畳し、かつ第2のゲート電極と重畳しない一対の電極と、を有する半導体装置である。なお、第1のゲート電極および第2のゲート電極を同一材料としても構わない。
【0014】
また、絶縁表面を有する構造物と、少なくとも構造物の一部と重畳する半導体膜と、半導体膜と接し、かつ構造物と重畳しない一対の電極と、半導体膜を覆うゲート絶縁膜と、ゲート絶縁膜を介して半導体膜上のゲート電極と、を有し、上面から見た一対の電極間距離である見かけ上のチャネル長Lに対して、チャネル長L’が3倍以上、好ましくは5倍以上、さらに好ましくは10倍以上の長さである半導体装置である。
【0015】
半導体膜は酸化物半導体膜または結晶シリコン膜(微結晶シリコン膜、多結晶シリコン膜など)を用いればよい。
【0016】
絶縁表面を有する構造物の材料は、後の熱処理に耐える材料であればよく、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどの無機化合物またはポリイミドなどの有機化合物を用いればよい。または、導電性を有する材料の表面を絶縁化処理して用いても構わない。
【0017】
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が50atomic%以上70atomic%以下、窒素が0.5atomic%以上15atomic%以下、シリコンが25atomic%以上35atomic%以下、水素が0atomic%以上10atomic%以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が5atomic%以上30atomic%以下、窒素が20atomic%以上55atomic%以下、シリコンが25atomic%以上35atomic%以下、水素が10atomic%以上25atomic%以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)や、水素前方散乱法(HFS:Hydrogen Forward scattering Spectrometry)を用いて測定した場合のものである。また、構成元素の組成は、その合計が100atomic%を超えない値をとる。
【0018】
酸化窒化アルミニウムとは、その組成において、窒素よりも酸素の含有量が多いものを示す。また、窒化酸化アルミニウムとは、その組成において、酸素よりも窒素の含有量が多いものを示す。
【発明の効果】
【0019】
本発明の一態様により、短チャネル効果の影響を低減し、かつ半導体装置を集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【図面の簡単な説明】
【0020】
【図1】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図2】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図3】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図4】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図5】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図6】本発明の一態様である半導体装置の一例を示す上面図および断面図。
【図7】本発明の一態様である半導体装置の一例を示す断面図。
【図8】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図および断面図ならびにその電気特性の一例を示す図。
【図9】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図およびその電気特性の一例を示す図。
【図10】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図。
【図11】本発明の一態様であるトランジスタを用いたCPUの具体例を示すブロック図およびその一部の回路図。
【図12】本発明の一態様であるトランジスタを用いた表示装置の一例を示す回路図。
【図13】本発明の一態様を用いた電子機器の一例を示す斜視図。
【発明を実施するための形態】
【0021】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【0022】
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【0023】
また、電圧とは、ある電位と、基準の電位(例えばグラウンド電位)との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
【0024】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。
【0025】
なお、第1、第2として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【0026】
(実施の形態1)
本実施の形態では、本発明の一態様であるトランジスタの一例について図1を用いて説明する。
【0027】
図1(A)はトランジスタの上面図である。図1(A)に示した一点鎖線A−Bおよび一点鎖線C−Dにおける断面は、それぞれ図1(B)に示すA−B断面および図1(C)に示すC−D断面に対応する。なお、図1(A)では、簡単のため保護絶縁膜118およびゲート絶縁膜112を省略して示す。
【0028】
ここでは、図1(B)に示すA−B断面について詳細に説明する。
【0029】
A−B断面は、基板100と、基板100上の第1のゲート電極104と、第1のゲート電極104上の第1のゲート電極104よりも上面形状の小さい第2のゲート電極105と、第1のゲート電極104および第2のゲート電極105を覆うゲート絶縁膜112と、ゲート絶縁膜112上にあり、かつ少なくとも一部が第2のゲート電極105と重畳する半導体膜106と、半導体膜106上にあり半導体膜106と一部が接する一対の電極116と、ゲート絶縁膜112、半導体膜106および一対の電極116を覆う保護絶縁膜118と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【0030】
第1のゲート電極104および第2のゲート電極105は、幅および高さを以下のように選択する。具体的には、第1のゲート電極104および第2のゲート電極105を用い、三次元形状のチャネル領域を形成することにより、一対の電極116間距離である見かけ上のチャネル長Lに対して、チャネル長L’を3倍以上、好ましくは5倍以上、さらに好ましくは10倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、第2のゲート電極105の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの2倍以上としてもよい。
【0031】
基板100に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板100として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI(Silicon On Insulator)基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板100として用いてもよい。
【0032】
また、基板100として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接的にトランジスタを作製する。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板100に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【0033】
第1のゲート電極104および第2のゲート電極105は、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、TaおよびW、それらの窒化物、酸化物ならびに合金から一以上選択し、単層でまたは積層で用いればよい。また、第1のゲート電極104および第2のゲート電極105として酸化物を用いる場合は、5×1019cm−3以上20atomic%以下、好ましくは1×1020cm−3以上7atomic%以下の窒素を含んでもよい。例えば、1×1020cm−3以上7atomic%以下の窒素を含み、かつIn、GaおよびZnを含む酸化物膜を用いるとよい。酸化物膜を第1のゲート電極104に用いる場合、酸化物膜は金属膜と比べて抵抗が高いため、ゲート電極全体(第1のゲート電極104および第2のゲート電極105)の抵抗を低減するために、第2のゲート電極105としてシート抵抗が10Ω/sq以下の低抵抗膜を用いると好ましい。また、第1のゲート電極104と第2のゲート電極105とは、仕事関数差が0.6eV以内、好ましくは0.2eV以内、さらに好ましくは0.1eV以内となる材料を用いることが好ましい。第1のゲート電極104および第2のゲート電極105を前述の範囲の仕事関数差とすることで、トランジスタの電気特性をより良好にすることが可能となる。なお、単位がcm−3の濃度はSIMS(Secondary Ion Mass Spectrometry)分析によって定量化しており、単位がatomic%の濃度はXPS(X−ray Photoelectron Spectroscopy)分析によって定量化している。なお、便宜上第1のゲート電極104および第2のゲート電極105を分けて表記しているが、所望の形状を得られるのであれば第1のゲート電極104および第2のゲート電極105に同一材料を用いても構わない。
【0034】
半導体膜106は、スパッタリング法、プラズマCVD法、PLD(Pulse Laser Deposition)法、MBE(Molecular Beam Epitaxy)法または蒸着法などを用い、酸化物半導体膜または結晶シリコン膜を形成すればよい。酸化物半導体膜を用いる場合、例えば、In、Ga、ZnおよびSnから選ばれた二種以上を含む材料を用いればよい。
【0035】
酸化物半導体膜として、例えば、四元系金属酸化物であるIn−Sn−Ga−Zn−O系の材料や、三元系金属酸化物であるIn−Ga−Zn−O系の材料、In−Sn−Zn−O系の材料、In−Al−Zn−O系の材料、Sn−Ga−Zn−O系の材料、Al−Ga−Zn−O系の材料、Sn−Al−Zn−O系の材料や、二元系金属酸化物であるIn−Zn−O系の材料、Sn−Zn−O系の材料、Al−Zn−O系の材料、Zn−Mg−O系の材料、Sn−Mg−O系の材料、In−Mg−O系の材料、In−Ga−O系の材料や、In−O系の材料、Sn−O系の材料、Zn−O系の材料などを用いればよい。ここで、例えば、In−Ga−Zn−O系の材料とは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)を有する酸化物、という意味であり、その組成比は特に問わない。また、InとGaとZn以外の元素を含んでいてもよい。このとき、酸化物半導体膜の化学量論比に対し、Oを過剰にすると好ましい。Oを過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【0036】
なお、一例として、酸化物半導体膜としてIn−Zn−O系の材料を用いる場合、原子数比で、In/Znが0.5以上50以下、好ましくはIn/Znが1以上20以下、さらに好ましくはIn/Znが1.5以上15以下とする。Znの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5X+Yとすると好ましい。
【0037】
酸化物半導体膜として、化学式InMO(ZnO)(m>0)で表記される材料を用いてもよい。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、GaおよびMnまたはGaおよびCoなどを用いてもよい。
【0038】
酸化物半導体膜は、単結晶、多結晶(ポリクリスタルともいう。)または非晶質などの状態をとる。
【0039】
好ましくは、酸化物半導体膜は、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜とする。
【0040】
CAAC−OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC−OS膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレインバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に起因する電子移動度の低下が抑制される。
【0041】
CAAC−OS膜に含まれる結晶部は、c軸がCAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5°以上5°以下の範囲も含まれることとする。
【0042】
なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【0043】
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【0044】
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【0045】
ゲート絶縁膜112および保護絶縁膜118は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウムまたは酸化ジルコニウムなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、プラズマCVD法、スパッタリング法などで形成すればよい。半導体膜106に酸化物半導体膜を用いる場合、ゲート絶縁膜112および保護絶縁膜118は、加熱処理により酸素を放出する膜を用いると好ましい。加熱処理により酸素を放出する膜を用いることで、半導体膜106に生じる欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【0046】
「加熱処理により酸素を放出する」とは、TDS(Thermal Desorption Spectroscopy:昇温脱離ガス分光法)分析にて、酸素原子に換算しての酸素の放出量が1.0×1018atoms/cm以上、または3.0×1020atoms/cm以上であることをいう。
【0047】
ここで、TDS分析にて、酸素の放出量の測定方法について、以下に説明する。
【0048】
TDS分析したときの気体の放出量は、所定の温度範囲におけるイオン強度の積分値に比例する。このため、測定したイオン強度の積分値と、標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値とは、所定の密度の原子を含む試料において、所定の原子に相当するイオン強度の積分値に対する所定の原子の密度の割合である。
【0049】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのTDS分析結果、および絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量(NO2)は、数式1で求めることができる。ここで、TDS分析で得られる質量数32で検出されるガスの全てが酸素分子由来と仮定する。質量数32のものとしてほかにCHOHがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数17の酸素原子および質量数18の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【0050】
O2=NH2/SH2×SO2×α (数式1)
【0051】
H2は、標準試料から脱離した水素分子を密度で換算した値である。SH2は、標準試料をTDS分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、NH2/SH2とする。SO2は、絶縁膜をTDS分析したときのイオン強度の積分値である。αは、TDS分析におけるイオン強度に影響する係数である。数式1の詳細に関しては、特開平6−275697公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置EMD−WA1000S/Wを用い、標準試料として1×1016atoms/cmの水素原子を含むシリコンウェハを用いて測定した。
【0052】
また、TDS分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量について見積もることができる。
【0053】
なお、NO2は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の2倍となる。
【0054】
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン(SiO(X>2))であってもよい。酸素が過剰な酸化シリコン(SiO(X>2))とは、シリコン原子数の2倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
【0055】
ゲート絶縁膜112または保護絶縁膜118から酸化物半導体膜である半導体膜106に酸素が供給されることで、半導体膜106とゲート絶縁膜112との界面準位密度、または半導体膜106と保護絶縁膜118との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、半導体膜106とゲート絶縁膜112との界面、または半導体膜106と保護絶縁膜118との界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【0056】
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。ゲート絶縁膜112または保護絶縁膜118から半導体膜106に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減することができる。
【0057】
一対の電極116は、第1のゲート電極104および第2のゲート電極105で示した金属膜、金属窒化物膜、金属酸化物膜または合金膜などを単層でまたは積層で用いればよい。
【0058】
以上のように、形状の異なる第1のゲート電極104および第2のゲート電極105を設け、少なくとも一部が第1のゲート電極104および第2のゲート電極105と重畳する半導体膜106を形成することによって、上面図で見る一対の電極116間距離である見かけ上のチャネル長Lに対し、チャネル長L’を3倍以上、好ましくは5倍以上、さらに好ましくは10倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【0059】
本実施の形態に示すトランジスタを作製する方法を例示する。
【0060】
まず、基板100上に第1のゲート電極104を形成し、次に第1のゲート電極104上に第1のゲート電極104よりも上面形状の小さい第2のゲート電極105を形成し、次に第1のゲート電極104および第2のゲート電極105を覆うゲート絶縁膜112を形成し、次にゲート絶縁膜112上にあり、かつ少なくとも一部が第2のゲート電極105と重畳する半導体膜106を形成し、次に半導体膜106上にあり半導体膜106と一部が接する一対の電極116を形成し、次にゲート絶縁膜112、半導体膜106および一対の電極116を覆う保護絶縁膜118を形成する。
【0061】
例えば、第1のゲート電極104および第2のゲート電極105は、まず、第1のゲート電極104となる第1の導電膜、および第2のゲート電極105となる第2の導電膜をこの順番で成膜し、該第2の導電膜上にレジストマスクを形成する。次に第1の導電膜および第2の導電膜を同様の上面形状にエッチングする。次に第1の導電膜に対し第2の導電膜のエッチングレートが速い条件でエッチングすることで、第2の導電膜が細らせ、第1のゲート電極104よりも上面形状の小さい第2のゲート電極105を形成することができる。
【0062】
なお、第1のゲート電極104および第2のゲート電極105に対して、逆スパッタリング処理などのプラズマ処理を行っても構わない。このような処理を行うことによって、第1のゲート電極104および第2のゲート電極105の上端部の角をとって曲面形状にでき、その後形成するゲート絶縁膜112および半導体膜106の被覆性を高めることができる。
【0063】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【0064】
(実施の形態2)
本実施の形態では、実施の形態1に示したトランジスタとは異なる構造のトランジスタについて図2を用いて説明する。
【0065】
図2は本発明の一態様であるトランジスタの上面図および断面図である。図2(A)に示した一点鎖線A−Bおよび一点鎖線C−Dにおける断面は、それぞれ図2(B)に示すA−B断面および図2(C)に示すC−D断面に対応する。なお、図2(A)では、簡単のため保護絶縁膜218およびゲート絶縁膜212を省略して示す。
【0066】
以下に、図2(B)に示すA−B断面について詳細に説明する。
【0067】
A−B断面は、基板200と、基板200上の第1のゲート電極204と、第1のゲート電極204上の第1のゲート電極204よりも上面形状の小さい第2のゲート電極205と、第1のゲート電極204および第2のゲート電極205を覆うゲート絶縁膜212と、ゲート絶縁膜212上の一対の電極216と、ゲート絶縁膜212上にあり、一部が一対の電極216と接し、かつ少なくとも一部が第2のゲート電極205と重畳する半導体膜206と、ゲート絶縁膜212、半導体膜206および一対の電極216を覆う保護絶縁膜218と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【0068】
第1のゲート電極204および第2のゲート電極205は、幅および高さを以下のように選択する。具体的には、第1のゲート電極204および第2のゲート電極205を用い、三次元形状のチャネル領域を形成することにより、一対の電極216間距離である見かけ上のチャネル長Lに対して、チャネル長L’を3倍以上、好ましくは5倍以上、さらに好ましくは10倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、第2のゲート電極205の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの2倍以上としてもよい。
【0069】
なお、基板200、第1のゲート電極204、第2のゲート電極205、ゲート絶縁膜212、一対の電極216および保護絶縁膜218は、それぞれ実施の形態1で示す基板100、第1のゲート電極104、第2のゲート電極105、ゲート絶縁膜112、一対の電極116および保護絶縁膜118を参照する。
【0070】
第1のゲート電極204および第2のゲート電極205を利用し、三次元形状のチャネル領域を形成することにより、上面図で見る一対の電極216間距離である見かけ上のチャネル長Lに対して、チャネル長L’を3倍以上、好ましくは5倍以上、さらに好ましくは10倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【0071】
本実施の形態に示すトランジスタを作製する方法を例示する。
【0072】
まず、基板200上に第1のゲート電極204を形成し、次に第1のゲート電極204上に第1のゲート電極204よりも上面形状の小さい第2のゲート電極205を形成し、次に第1のゲート電極204および第2のゲート電極205を覆うゲート絶縁膜212を形成し、次にゲート絶縁膜212上に一対の電極216を形成し、次にゲート絶縁膜212上にあり、一部が一対の電極216と接し、かつ少なくとも一部が第2のゲート電極205と重畳する半導体膜206を形成し、次にゲート絶縁膜212、半導体膜206および一対の電極216を覆う保護絶縁膜218を形成する。
【0073】
なお、一対の電極216、第1のゲート電極204および第2のゲート電極205に対して、逆スパッタリング処理などのプラズマ処理を行い、上端部の角をとって曲面形状としても構わない。
【0074】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【0075】
(実施の形態3)
本実施の形態では、実施の形態1および実施の形態2に示したトランジスタとは異なる構造のトランジスタについて図3を用いて説明する。
【0076】
図3は本発明の一態様であるトランジスタの上面図および断面図である。図3(A)に示した一点鎖線A−Bおよび一点鎖線C−Dにおける断面は、それぞれ図3(B)に示すA−B断面および図3(C)に示すC−D断面に対応する。なお、図3(A)では、簡単のため保護絶縁膜318およびゲート絶縁膜312を省略して示す。
【0077】
以下に、図3(B)に示すA−B断面について詳細に説明する。
【0078】
A−B断面は、基板300と、基板300上のゲート電極305と、ゲート電極305を覆うゲート絶縁膜312と、ゲート絶縁膜312上にあり、少なくとも一部がゲート電極305と重畳する半導体膜306と、半導体膜306上にあり半導体膜306と一部が接する一対の電極316と、ゲート絶縁膜312、半導体膜306および一対の電極316を覆う保護絶縁膜318と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【0079】
ゲート電極305は、幅および高さを以下のように選択する。具体的には、ゲート電極305を用い、三次元形状のチャネル領域を形成することにより、一対の電極316間距離である見かけ上のチャネル長Lに対して、チャネル長L’を3倍以上、好ましくは5倍以上、さらに好ましくは10倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、ゲート電極305の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの2倍以上としてもよい。
【0080】
なお、基板300、ゲート電極305、ゲート絶縁膜312、一対の電極316および保護絶縁膜318は、それぞれ実施の形態1で示す基板100、第2のゲート電極105、ゲート絶縁膜112、一対の電極116および保護絶縁膜118を参照する。
【0081】
ここで、基板上に下地絶縁膜を設ける場合、水素、窒素、ホウ素またはリンなどの半導体膜306中でキャリアを生成する不純物を放出する絶縁膜を設けると好ましい。このような構造とすることで、例えば加熱処理などによって下地絶縁膜から不純物を放出し、半導体膜306のゲート電極305と重畳しない領域にLDD(Lightly Doped Drain)領域を設けることができる。LDD領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。
【0082】
または、半導体膜306において、ゲート電極305と重畳しない領域に対し、プラズマ処理、イオンドーピング処理、イオン注入処理などの低抵抗化処理を行っても構わない。低抵抗化処理によって、半導体膜306にLDD領域を設けることができる。
【0083】
ゲート電極305を利用し、三次元形状のチャネル領域を形成することにより、上面図で見る一対の電極316間距離である見かけ上のチャネル長Lに対して、チャネル長L’を3倍以上、好ましくは5倍以上、さらに好ましくは10倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【0084】
本実施の形態に示すトランジスタを作製する方法を例示する。
【0085】
まず、基板300上にゲート電極305を形成し、次にゲート電極305を覆うゲート絶縁膜312を形成し、次にゲート絶縁膜312上にあり、少なくとも一部がゲート電極305と重畳する半導体膜306を形成し、次に半導体膜306上にあり半導体膜306と一部が接する一対の電極316を形成し、次にゲート絶縁膜312、半導体膜306および一対の電極316を覆う保護絶縁膜318を形成する。
【0086】
なお、ゲート電極305に対して、逆スパッタリング処理などのプラズマ処理を行い、上端部の角をとって曲面形状としても構わない。
【0087】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【0088】
(実施の形態4)
本実施の形態では、実施の形態1乃至実施の形態3に示したトランジスタとは異なる構造のトランジスタについて図4を用いて説明する。
【0089】
図4は本発明の一態様であるトランジスタの上面図および断面図である。図4(A)に示した一点鎖線A−Bおよび一点鎖線C−Dにおける断面は、それぞれ図4(B)に示すA−B断面および図4(C)に示すC−D断面に対応する。なお、図4(A)では、簡単のため保護絶縁膜418およびゲート絶縁膜412を省略して示す。
【0090】
以下に、図4(B)に示すA−B断面について詳細に説明する。
【0091】
A−B断面は、基板400と、基板400上のゲート電極405と、ゲート電極405を覆うゲート絶縁膜412と、ゲート絶縁膜412上の一対の電極416と、ゲート絶縁膜412上にあり、一部が一対の電極416と接し、かつ少なくとも一部がゲート電極405と重畳する半導体膜406と、ゲート絶縁膜412、半導体膜406および一対の電極416を覆う保護絶縁膜418と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【0092】
ゲート電極405は、幅および高さを以下のように選択する。具体的には、ゲート電極405を用い、三次元形状のチャネル領域を形成することにより、一対の電極416間距離である見かけ上のチャネル長Lに対して、チャネル長L’を3倍以上、好ましくは5倍以上、さらに好ましくは10倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、ゲート電極405の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの2倍以上としてもよい。
【0093】
なお、基板400、ゲート電極405、ゲート絶縁膜412、一対の電極416および保護絶縁膜418は、それぞれ実施の形態1で示す基板100、第2のゲート電極105、ゲート絶縁膜112、一対の電極116および保護絶縁膜118を参照する。
【0094】
ここで、基板上に下地絶縁膜を設ける場合、水素、窒素、ホウ素またはリンなどの半導体膜406中でキャリアを生成する不純物を放出する絶縁膜を設けると好ましい。このような構造とすることで、例えば加熱処理などによって下地絶縁膜から不純物を放出し、半導体膜406のゲート電極405と重畳しない領域にLDD領域を設けることができる。LDD領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。
【0095】
または、半導体膜406において、ゲート電極405と重畳しない領域に対し、プラズマ処理、イオンドーピング処理、イオン注入処理などの低抵抗化処理を行っても構わない。低抵抗化処理によって、半導体膜406にLDD領域を設けることができる。
【0096】
ゲート電極405を利用し、三次元形状のチャネル領域を形成することにより、上面図で見る一対の電極416間距離である見かけ上のチャネル長Lに対して、チャネル長L’を3倍以上、好ましくは5倍以上、さらに好ましくは10倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【0097】
本実施の形態に示すトランジスタを作製する方法を例示する。
【0098】
まず、基板400上にゲート電極405を形成し、次にゲート電極405を覆うゲート絶縁膜412を形成し、次にゲート絶縁膜412上に一対の電極416を形成し、次にゲート絶縁膜412上にあり、一部が一対の電極416と接し、かつ少なくとも一部がゲート電極405と重畳する半導体膜406を形成し、次にゲート絶縁膜412、半導体膜406および一対の電極416を覆う保護絶縁膜418を形成する。
【0099】
なお、一対の電極416およびゲート電極405に対して、逆スパッタリング処理などのプラズマ処理を行い、上端部の角をとって曲面形状としても構わない。
【0100】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【0101】
(実施の形態5)
本実施の形態では、実施の形態1乃至実施の形態4に示したトランジスタとは異なる構造のトランジスタについて図5を用いて説明する。
【0102】
図5は本発明の一態様であるトランジスタの上面図および断面図である。図5(A)に示した一点鎖線A−Bおよび一点鎖線C−Dにおける断面は、それぞれ図5(B)に示すA−B断面および図5(C)に示すC−D断面に対応する。なお、図5(A)では、簡単のためゲート絶縁膜512を省略して示す。
【0103】
以下に、図5(B)に示すA−B断面について詳細に説明する。
【0104】
A−B断面は、基板500と、基板500上の構造物502と、少なくとも一部が構造物502と重畳する半導体膜506と、半導体膜506上にあり半導体膜506と一部が接する一対の電極516と、半導体膜506を覆うゲート絶縁膜512と、ゲート絶縁膜512を介して半導体膜506に重畳するゲート電極505と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【0105】
構造物502は、幅および高さを以下のように選択する。具体的には、構造物502を用い、三次元形状のチャネル領域を形成することにより、一対の電極516間距離である見かけ上のチャネル長Lに対して、チャネル長L’を3倍以上、好ましくは5倍以上、さらに好ましくは10倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、構造物502の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの2倍以上としてもよい。
【0106】
図5では、ゲート電極505と一対の電極516とが重畳するように記載しているが、これに限定されるものではない、例えば、ゲート電極505と一対の電極516とが重畳しなくても構わない。その場合、半導体膜506のゲート電極505と重畳しない領域に低抵抗化処理を行い、LDD領域を設けても構わない。LDD領域を設けることによってホットキャリア劣化などのトランジスタの劣化が抑制され、信頼性の高いトランジスタを作製することができる。また、一対の電極516とゲート電極505とで形成される寄生容量を低減することができるため、トランジスタの動作速度を速くすることができる。
【0107】
構造物502は、後の熱処理に耐える材料であればよく、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどの無機化合物またはポリイミドなどの有機化合物を用いればよい。
【0108】
半導体膜506が酸化物半導体膜であるとき、構造物502として、加熱処理により酸素を放出する膜を用いると好ましい。また、基板500上に下地絶縁膜として、加熱処理により酸素を放出する膜を設けても構わない。構造物502および下地絶縁膜として、加熱処理により酸素を放出する膜を設けることで、半導体膜506と構造物502との界面の界面準位密度、または半導体膜506と下地絶縁膜との界面の界面準位密度、ならびに酸化物半導体膜である半導体膜506の酸素欠損を低減し、酸化物半導体膜である半導体膜506と構造物502または下地絶縁膜との界面におけるキャリア捕獲の影響を小さくすることができる。
【0109】
または、基板上に下地絶縁膜を設ける場合、水素、窒素、ホウ素またはリンなどの半導体膜506中でキャリアを生成する不純物を放出する絶縁膜を設けると好ましい。このような構造とすることで、例えば加熱処理などによって下地絶縁膜から不純物を放出し、半導体膜506の構造物502と重畳しない領域にLDD領域を設けることができる。LDD領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。また、構造物502を積層構造とし、下地絶縁膜と接する側に水素、窒素、ホウ素またはリンなどをほとんど透過しない膜を設け、ゲート絶縁膜512側に加熱処理により酸素を放出する膜を設けても構わない。構造物502に加熱処理により酸素を放出する膜を設けることで、形成されるチャネル領域において酸素欠損を低減でき、また、構造物502と半導体膜506との界面準位密度を低減することができる。そのため、トランジスタの電気特性および信頼性を向上させることができる。
【0110】
または、半導体膜506において、構造物502と重畳しない領域に対し、プラズマ処理、イオンドーピング処理、イオン注入処理などの低抵抗化処理を行っても構わない。低抵抗化処理によって、半導体膜506にLDD領域を設けることができる。
【0111】
なお、基板500、ゲート電極505、ゲート絶縁膜512および一対の電極516は、それぞれ実施の形態1で示す基板100、第2のゲート電極105、ゲート絶縁膜112および一対の電極116を参照する。
【0112】
構造物502を利用し、三次元形状のチャネル領域を形成することにより、上面図で見る一対の電極516間距離である見かけ上のチャネル長Lに対して、チャネル長L’を3倍以上、好ましくは5倍以上、さらに好ましくは10倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【0113】
本実施の形態に示すトランジスタを作製する方法を例示する。
【0114】
まず、基板500上に構造物502を形成し、次に少なくとも一部が構造物502と重畳する半導体膜506を形成し、次に半導体膜506上にあり半導体膜506と一部が接する一対の電極516を形成し、次に半導体膜506を覆うゲート絶縁膜512を形成し、次にゲート絶縁膜512を介して半導体膜506に重畳するゲート電極505を形成する。
【0115】
なお、一対の電極516および構造物502に対して、逆スパッタリング処理などのプラズマ処理を行い、上端部の角をとって曲面形状としても構わない。
【0116】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【0117】
(実施の形態6)
本実施の形態では、実施の形態1乃至実施の形態5に示したトランジスタとは異なる構造のトランジスタについて図6を用いて説明する。
【0118】
図6は本発明の一態様であるトランジスタの上面図および断面図である。図6(A)に示した一点鎖線A−Bおよび一点鎖線C−Dにおける断面は、それぞれ図6(B)に示すA−B断面および図6(C)に示すC−D断面に対応する。
【0119】
以下に、図6(B)に示すA−B断面について詳細に説明する。
【0120】
A−B断面は、基板600と、基板600上の構造物602と、少なくとも一部が構造物602と重畳する半導体膜606と、半導体膜606下にあり半導体膜606と一部が接する一対の電極616と、半導体膜606を覆うゲート絶縁膜612と、ゲート絶縁膜612を介して半導体膜606に重畳するゲート電極605と、を有するトランジスタの断面である。なお、基板上に下地絶縁膜を設けても構わない。
【0121】
構造物602は、幅および高さを最適化する必要がある。具体的には、構造物602を用い、三次元形状のチャネル領域を形成することにより、一対の電極616間距離である見かけ上のチャネル長Lに対して、チャネル長L’を3倍以上、好ましくは5倍以上、さらに好ましくは10倍以上の長さとなるように幅および高さを選択すればよい。前述の範囲を満たすために、構造物602の断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの2倍以上としてもよい。
【0122】
図6では、ゲート電極605と一対の電極616とが重畳するように記載しているが、これに限定されるものではない、例えば、ゲート電極605と一対の電極616とが重畳しなくても構わない。その場合、半導体膜606のゲート電極605と重畳しない領域に低抵抗化処理を行い、LDD領域を設けても構わない。LDD領域を設けることによってホットキャリア劣化などのトランジスタの劣化が抑制され、信頼性の高いトランジスタを作製することができる。また、一対の電極616とゲート電極605とで形成される寄生容量を低減することができるため、トランジスタの動作速度を速くすることができる。
【0123】
構造物602は、実施の形態5で示した構造物502と同様の材料を用いて形成すればよい。
【0124】
半導体膜606が酸化物半導体膜であるとき、構造物602は、加熱処理により酸素を放出する膜を用いると好ましい。また、基板600上に下地絶縁膜として、加熱処理により酸素を放出する膜を設けても構わない。
【0125】
または、基板上に下地絶縁膜を設ける場合、水素、窒素、ホウ素またはリンなどの半導体膜606中でキャリアを生成する不純物を放出する絶縁膜を設けると好ましい。このような構造とすることで、例えば加熱処理などによって下地絶縁膜から不純物を放出し、半導体膜606の構造物602と重畳しない領域にLDD領域を設けることができる。LDD領域を設けることによって、ホットキャリア劣化などのトランジスタの劣化を抑制し、信頼性の高いトランジスタを作製することができる。また、構造物602を積層構造とし、下地絶縁膜と接する側に水素、窒素、ホウ素またはリンなどをほとんど透過しない膜を設け、ゲート絶縁膜612側に加熱処理により酸素を放出する膜を設けても構わない。構造物602に加熱処理により酸素を放出する膜を設けることで、形成されるチャネル領域において酸素欠損を低減でき、また、構造物602と半導体膜606との界面準位密度を低減することができる。そのため、トランジスタの電気特性および信頼性を向上させることができる。
【0126】
または、半導体膜606において、構造物602と重畳しない領域に対し、プラズマ処理、イオンドーピング処理、イオン注入処理などの低抵抗化処理を行っても構わない。低抵抗化処理によって、半導体膜606にLDD領域を設けることができる。
【0127】
なお、基板600、ゲート電極605、ゲート絶縁膜612および一対の電極616は、それぞれ実施の形態1で示す基板100、第2のゲート電極105、ゲート絶縁膜112および一対の電極116を参照する。
【0128】
構造物602を利用し、三次元形状のチャネル領域を形成することにより、上面図で見る一対の電極616間距離である見かけ上のチャネル長Lに対して、チャネル長L’を3倍以上、好ましくは5倍以上、さらに好ましくは10倍以上の長さとすることができる。そのため、トランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【0129】
本実施の形態に示すトランジスタを作製する方法を例示する。
【0130】
まずは、基板600上に構造物602を形成し、次に少なくとも一部が構造物602と重畳する半導体膜606を形成し、次に半導体膜606下にあり半導体膜606と一部が接する一対の電極616を形成し、次に半導体膜606を覆うゲート絶縁膜612を形成し、次にゲート絶縁膜612を介して半導体膜606に重畳するゲート電極605を形成する。
【0131】
なお、一対の電極616および構造物602に対して、逆スパッタリング処理などのプラズマ処理を行い、上端部の角をとって曲面形状としても構わない。
【0132】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【0133】
(実施の形態7)
本実施の形態では、実施の形態1乃至実施の形態6に示したトランジスタに適用可能なゲート電極または構造物の断面形状について、図7を用いて説明する。
【0134】
図7(A)は、実施の形態1および実施の形態2において、上面図で見る一対の電極間距離である見かけ上のチャネル長Lに対して、さらにチャネル長L’を長くするために基板700上に設けられた第1のゲート電極704、第2のゲート電極705a、第2のゲート電極705bおよび第2のゲート電極705cを示す断面形状である。ここで、基板700、第1のゲート電極704、ならびに第2のゲート電極705a、第2のゲート電極705bおよび第2のゲート電極705cは、それぞれ実施の形態1および実施の形態2における基板100および基板200、第1のゲート電極104および第1のゲート電極204、ならびに第2のゲート電極105および第2のゲート電極205を参照する。
【0135】
第2のゲート電極705a、第2のゲート電極705bおよび第2のゲート電極705cを設けることで、実施の形態1および実施の形態2で示したトランジスタと比べ、さらに、その後形成する半導体膜が形成するチャネル長L’を長くすることができる。また、一つ一つの第2のゲート電極の厚さを薄くできるため、後に形成するゲート絶縁膜および半導体膜などの被覆性を高めることができる。なお、第2のゲート電極の形状は、第2のゲート電極705a、第2のゲート電極705bおよび第2のゲート電極705cに限定されるものではない。例えば、第2のゲート電極705aおよび第2のゲート電極705bのみとしても構わないし、第2のゲート電極を四以上設けても構わない。
【0136】
図7(B)は、実施の形態3および実施の形態4において、上面図で見る一対の電極間距離である見かけ上のチャネル長Lに対して、さらにチャネル長L’を長くするために基板700上に設けられたゲート電極705d、ゲート電極705eおよびゲート電極705fを示す断面形状である。また、一つ一つのゲート電極の厚さを薄くできるため、後に形成するゲート絶縁膜および半導体膜などの被覆性を高めることができる。ゲート電極705d、ゲート電極705eおよびゲート電極705fは、図示しないが電気的に接続されている。ここで、ゲート電極705d、ゲート電極705eおよびゲート電極705fは、実施の形態3および実施の形態4におけるゲート電極305およびゲート電極405を参照する。
【0137】
ゲート電極705d、ゲート電極705eおよびゲート電極705fを設けることで、実施の形態3および実施の形態4で示したトランジスタと比べ、さらに、その後形成する半導体膜が形成するチャネル長L’を長くすることができる。なお、ゲート電極の形状は、ゲート電極705d、ゲート電極705eおよびゲート電極705fに限定されるものではない。例えば、ゲート電極705dおよびゲート電極705eのみとしても構わないし、ゲート電極を四以上設けても構わない。
【0138】
図7(C)は、実施の形態5および実施の形態6において、上面図で見る一対の電極間距離である見かけ上のチャネル長Lに対して、さらにチャネル長L’を長くするために基板700上に設けられた構造物702a、構造物702bおよび構造物702cを示す断面形状である。また、一つ一つの構造物の厚さを薄くできるため、後に形成するゲート絶縁膜および半導体膜などの被覆性を高めることができる。ここで、構造物702a、構造物702bおよび構造物702cは、それぞれ実施の形態5および実施の形態6における構造物502および構造物602を参照する。
【0139】
構造物702a、構造物702bおよび構造物702cを設けることで、実施の形態5および実施の形態6で示したトランジスタと比べ、さらに、その後形成する半導体膜が形成するチャネル長L’を長くすることができる。なお、構造物の形状は、構造物702a、構造物702bおよび構造物702cに限定されるものではない。例えば、構造物702aおよび構造物702bのみとしても構わないし、構造物を四以上設けても構わない。
【0140】
本実施の形態により、実施の形態1乃至実施の形態6で示したトランジスタよりもさらにチャネル長L’を長くすることが可能となる。そのため、さらにトランジスタを縮小しても短チャネル効果の影響を低減して半導体装置の集積度を高めることが可能となる。また、コストが低く、歩留まりの高い半導体装置を提供することができる。
【0141】
(実施の形態8)
本実施の形態では、実施の形態1乃至実施の形態7のいずれかに示したトランジスタを用いて、半導体記憶装置を作製する例について説明する。
【0142】
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するDRAM、フリップフロップなどの回路を用いて記憶内容を保持するSRAM(Static Random Access Memory)がある。
【0143】
不揮発性半導体記憶装置の代表例としては、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持することで記憶を行うフラッシュメモリがある。
【0144】
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態1乃至実施の形態7のいずれかで示したトランジスタを適用することができる。
【0145】
まずは、実施の形態1乃至実施の形態7のいずれかで示したトランジスタを適用した半導体記憶装置を構成するメモリセルについて図8を用いて説明する。
【0146】
メモリセルは、ビット線BLと、ワード線WLと、センスアンプSAmpと、トランジスタTrと、キャパシタCと、を有する(図8(A)参照。)。
【0147】
ここで、図8(A)に示すメモリセルを有する半導体記憶装置の集積度を高めていくと、トランジスタTrもそれに伴いサイズを縮小していく必要が生じる。ところが、単にトランジスタTrのサイズを縮小していくと、ある程度以下のサイズとしたとき、トランジスタTrにおける短チャネル効果が無視できなくなる。これは、短チャネル効果によりパンチスルー電流が流れやすくなり、トランジスタがスイッチング素子として機能しなくなるためである。
【0148】
本発明の一形態をトランジスタTrに適用することで、トランジスタTrの占有面積は小さくでき、かつチャネル長を長くすることができる。そのため、半導体記憶装置の集積度を高めることが可能となる。
【0149】
なお、キャパシタに保持された電位の時間変化は、トランジスタTrのオフ電流によって図8(B)に示すように徐々に低減していくことが知られている。当初V0からV1まで充電された電位は、時間が経過するとdata1を読み出す限界点であるVAまで低減する。この期間を保持期間T_1とする。即ち、2値メモリセルの場合、保持期間T_1の間にリフレッシュをする必要がある。
【0150】
ここで、トランジスタTrのチャネル領域を形成する半導体膜に酸化物半導体膜を用いると、酸化物半導体膜を用いたトランジスタはオフ電流が小さくできるため、保持期間T_1を長くすることができる。即ち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が1×10−21A以下、好ましくは1×10−24A以下となった酸化物半導体膜を用いたトランジスタでメモリセルを構成すると、電力を供給せずに数日間〜数十年間に渡ってデータを保持することが可能となる。
【0151】
図8(C)および図8(D)に、それぞれ実施の形態1および実施の形態5で示したトランジスタで構成したメモリセルの断面構造を示す。なお、図8(C)および図8(D)には、実施の形態1乃至実施の形態7で示したいずれのトランジスタも適用することができるが、簡単のため上記トランジスタのみを示す。
【0152】
図8(C)は、基板100上に設けられた半導体膜106を有するトランジスタ801およびキャパシタ802の断面構造である。なお、キャパシタ802は、第1のゲート電極104と同一層かつ同一材料の導電膜と、第2のゲート電極105と同一層かつ同一材料の導電膜と、で構成される第1の容量電極、一対の電極116の一方と接続する第2の容量電極およびゲート絶縁膜112と同一層かつ同一材料である誘電体層を有する。トランジスタ801のみならず、キャパシタ802に対しても本発明の一態様を適用することによって、三次元のキャパシタ形状を得ることができるため、キャパシタの占有面積も縮小することができる。なお、保護絶縁膜118は必ずしも設けなくてよい。
【0153】
図8(D)は、基板500上に設けられた半導体膜506を有するトランジスタ811およびキャパシタ812の断面構造である。なお、キャパシタ812は、ゲート電極505と同一層かつ同一材料である第1の容量電極、一対の電極516の一方と接続する第2の容量電極およびゲート絶縁膜512と同一層かつ同一材料である誘電体層を有する。トランジスタ811のみならず、キャパシタ812に対しても本発明の一態様を適用することによって、三次元のキャパシタ形状を得ることができるため、キャパシタの占有面積も縮小することができる。
【0154】
以上のように、キャパシタに対して本発明の一態様を適用することができる。図示しないが、他の形態に上記したキャパシタの構造を適用しても構わない。
【0155】
以上のように、本発明の一態様によって、集積度を高めても短チャネル効果が低減され、長期間の信頼性が高く、かつ消費電力の小さい半導体記憶装置を得ることができる。
【0156】
次に、実施の形態1乃至実施の形態7のいずれかで示したトランジスタを適用した半導体記憶装置について図9を用いて説明する。
【0157】
図9(A)は、半導体記憶装置を構成するメモリセルの回路図である。メモリセルは、トランジスタTr_1と、トランジスタTr_1のゲートと接続するゲート線GL_1と、トランジスタTr_1のソースと接続するソース線SL_1と、トランジスタTr_2と、トランジスタTr_2のソースと接続するソース線SL_2と、トランジスタTr_2のドレインと接続するドレイン線DL_2と、キャパシタCと、キャパシタCの一端と接続する容量線CLと、キャパシタCの他端、トランジスタTr_1のドレインおよびトランジスタTr_2のゲートと接続するノードFGと、を有する。
【0158】
図9(A)に示すメモリセルを有する半導体記憶装置も、集積度を高めていくと、トランジスタTr_1およびトランジスタTr_2もそれに伴いサイズを縮小していく必要が生じる。図9(A)に示すメモリセルは、図8(A)に示すメモリセルと比べ、トランジスタの数が多いため、集積度を高めるにはさらにトランジスタサイズの縮小が重要となる。
【0159】
本発明の一形態をトランジスタTr_1およびトランジスタTr_2に適用することで、トランジスタTr_1およびトランジスタTr_2の占有面積は小さくでき、かつチャネル長を長くすることができる。そのため、図9(A)に示すメモリセルを有する半導体記憶装置の集積度を高めることが可能となる。
【0160】
なお、図9(A)に示すメモリセルを有する半導体記憶装置は、ノードFGの電位に応じて、トランジスタTr_2のしきい値が変動することを利用したものである。例えば、図9(B)は容量線CLの電位VCLと、トランジスタTr_2を流れるドレイン電流Ids_2との関係を説明する図である。
【0161】
ここで、ノードFGは、トランジスタTr_1を介して、電位を調整することができる。例えば、ソース線SL_1の電位をVDDとする。このとき、ゲート線GL_1の電位をトランジスタTr_1のしきい値電圧VthにVDDを加えた電位以上とすることで、ノードFGの電位をHIGHにすることができる。また、ゲート線GL_1の電位をトランジスタTr_1のしきい値電圧Vth以下とすることで、ノードFGの電位をLOWにすることができる。
【0162】
そのため、FG=LOWで示したVCL−Ids_2カーブと、FG=HIGHで示したVCL−Ids_2カーブのいずれかを得ることができる。即ち、FG=LOWでは、VCL=0VにてIds_2が小さいため、データ0となる。また、FG=HIGHでは、VCL=0VにてIds_2が大きいため、データ1となる。このようにして、データを記憶することができる。
【0163】
ここで、トランジスタTr_1として、チャネル領域を形成する半導体膜に酸化物半導体膜を用いたトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードFGに蓄積された電荷がトランジスタTr_1を通して意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。
【0164】
なお、トランジスタTr_2として、チャネル領域を形成する半導体膜に酸化物半導体膜を用いたトランジスタを適用しても構わない。
【0165】
次に、図9(A)に示したメモリセルにおいて、キャパシタを含まない構成について図10を用いて説明する。
【0166】
図10は、半導体記憶装置を構成するメモリセルの回路図である。メモリセルは、トランジスタTr_1と、トランジスタTr_1のゲートと接続するゲート線GL_1と、トランジスタTr_1のソースと接続するソース線SL_1と、トランジスタTr_2と、トランジスタTr_2のソースと接続するソース線SL_2と、トランジスタTr_2のドレインと接続するドレイン線DL_2と、トランジスタTr_1のドレインと接続するトランジスタTr_2のゲートと、を有する。
【0167】
なお、トランジスタTr_1のチャネル領域を形成する半導体膜に酸化物半導体膜を用いると、キャパシタを設けなくてもトランジスタTr_1のドレインとトランジスタTr_2のゲートの間に電荷を保持できる。キャパシタを設けない構成であるため、小面積化が可能となり、キャパシタを設けた場合と比べ半導体記憶装置の集積度を高めることができる。
【0168】
半導体記憶装置の集積度を高めていくと、トランジスタTr_1およびトランジスタTr_2もそれに伴いサイズを縮小していく必要が生じる。キャパシタを設けない構成とすることで、半導体記憶装置に占めるトランジスタの割合が大きくなり、ますますトランジスタサイズの縮小が重要となる。
【0169】
本発明の一形態をトランジスタTr_1およびトランジスタTr_2に適用することで、トランジスタの占有面積は小さくした際も、チャネル長を長くすることができる。そのため、半導体記憶装置の集積度を高めることが可能となる。
【0170】
また、本実施の形態では、配線を4本または5本用いる形態を示したが、これに限定されるものではない。例えば、ソース線SL_1とドレイン線DL_2を共通にする構成としても構わない。
【0171】
以上のように、本発明の一態様によって、集積度を高めても短チャネル効果が低減され、長期間の信頼性が高く、かつ消費電力の小さい半導体記憶装置を得ることができる。
【0172】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【0173】
(実施の形態9)
実施の形態1乃至実施の形態8の少なくともいずれかを一部に適用して、CPU(Central Processing Unit)を構成することができる。
【0174】
図11(A)は、CPUの具体的な構成を示すブロック図である。図11(A)に示すCPUは、基板1190上に、演算回路(ALU:Arithmetic logic unit)1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェース(Bus I/F)1198、書き換え可能なROM1199、およびROMインターフェース(ROM I/F)1189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199およびROMインターフェース1189は、別チップに設けてもよい。もちろん、図11(A)に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。
【0175】
バスインターフェース1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。
【0176】
ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。
【0177】
また、タイミングコントローラ1195は、ALU1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、およびレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。
【0178】
図11(A)に示すCPUでは、レジスタ1196に、記憶素子が設けられている。レジスタ1196の記憶素子には、実施の形態8に記載されている記憶素子を用いることができる。
【0179】
図11(A)に示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ1196が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ1196内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ1196内の記憶素子への電源電圧の供給を停止することができる。
【0180】
電源停止に関しては、図11(B)または図11(C)に示すように、記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図11(B)および図11(C)の回路の説明を行う。
【0181】
図11(B)および図11(C)では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例を示す。
【0182】
図11(B)に示す記憶装置は、スイッチング素子1141と、記憶素子1142を複数有する記憶素子群1143とを有している。具体的に、各記憶素子1142には、実施の形態8に記載されている記憶素子を用いることができる。記憶素子群1143が有する各記憶素子1142には、スイッチング素子1141を介して、ハイレベルの電源電位VDDが供給されている。さらに、記憶素子群1143が有する各記憶素子1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられている。
【0183】
図11(B)では、スイッチング素子1141として、酸化物半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号SigAによりスイッチングが制御される。
【0184】
なお、図11(B)では、スイッチング素子1141がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子1141が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【0185】
また、図11(B)では、スイッチング素子1141により、記憶素子群1143が有する各記憶素子1142への、ハイレベルの電源電位VDDの供給が制御されているが、スイッチング素子1141により、ローレベルの電源電位VSSの供給が制御されていてもよい。
【0186】
また、図11(C)には、記憶素子群1143が有する各記憶素子1142に、スイッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置の一例を示す。スイッチング素子1141により、記憶素子群1143が有する各記憶素子1142への、ローレベルの電源電位VSSの供給を制御することができる。
【0187】
記憶素子群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、CPUの動作を停止することができ、それにより消費電力を低減することができる。
【0188】
ここでは、CPUを例に挙げて説明したが、DSP(Digital Signal Processor)、カスタムLSI、FPGA(Field Programmable Gate Array)等のLSIにも応用可能である。
【0189】
CPUに実施の形態1乃至実施の形態8の少なくともいずれかを適用することにより、CPUの集積度を高めることが可能となる。また、CPUの消費電力を低減することが可能となる。
【0190】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【0191】
(実施の形態10)
本実施の形態では、実施の形態1乃至実施の形態7のいずれかに示したトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、EL(Electro Luminescence)表示装置に本発明の一形態を適用することも、当業者であれば容易に想到しうるものである。
【0192】
図12にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線SL_1乃至SL_a、ゲート線GL_1乃至GL_bおよび複数の画素2000を有する。画素2000は、トランジスタ2030と、キャパシタ2020と、液晶素子2010と、を含む。こうした画素2000が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線SLまたはゲート線GLと記載する。
【0193】
トランジスタ2030は、実施の形態1乃至実施の形態7のいずれかで示したトランジスタを用いる。本発明の一態様であるトランジスタを用いることで、トランジスタの占有面積が低減するため、開口率の高い表示装置を得ることができる。この効果は画素数が多いときに顕著となる。
【0194】
ゲート線GLはトランジスタ2030のゲートと接続し、ソース線SLはトランジスタ2030のソースと接続し、トランジスタ2030のドレインは、キャパシタ2020の一方の容量電極および液晶素子2010の一方の画素電極と接続する。キャパシタ2020の他方の容量電極および液晶素子2010の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線GLと同一層かつ同一材料で設けてもよい。
【0195】
また、ゲート線GLは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態1乃至実施の形態7のいずれかに示したトランジスタを含んでもよい。該トランジスタを適用することで、トランジスタの占有面積が縮小できるため、表示装置の額縁面積を低減することが可能となる。また、消費電力を低減することができる。
【0196】
また、ソース線SLは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態1乃至実施の形態7のいずれかに示したトランジスタを含んでもよい。該トランジスタを適用することで、トランジスタの占有面積が縮小できるため、表示装置の額縁面積を低減することが可能となる。また、消費電力を低減することができる。
【0197】
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途形成し、COG(Chip On Glass)、ワイヤボンディング、またはTAB(Tape Automated Bonding)などの方法を用いて接続してもよい。
【0198】
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【0199】
ゲート線GLにトランジスタ2030のしきい値電圧以上になるように電位を印加すると、ソース線SLから供給された電荷がトランジスタ2030のドレイン電流となってキャパシタ2020に電荷が蓄積される。1行分の充電後、該行にあるトランジスタ2030はオフ状態となり、ソース線SLから電圧が掛からなくなるが、キャパシタ2020に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ2020の充電を行う。このようにして、1行〜b行の充電を行う。
【0200】
なお、トランジスタ2030のチャネル領域を形成する半導体膜に酸化物半導体膜を用いる場合、電圧を維持する期間を長くすることができる。この効果によって、動きの少ない画像(静止画を含む。)では、表示の書き換え周波数を低減でき、消費電力の低減が可能となる。また、キャパシタ2020の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。
【0201】
以上のように、本発明の一態様によって、開口率が高く、信頼性が高く、かつ消費電力の小さい液晶表示装置を得ることができる。
【0202】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【0203】
(実施の形態11)
本実施の形態では、実施の形態1乃至実施の形態10のいずれかを適用した電子機器の例について説明する。
【0204】
図13(A)は携帯型情報端末である。筐体9300と、ボタン9301と、マイクロフォン9302と、表示部9303と、スピーカ9304と、カメラ9305と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、表示部9303およびカメラ9305に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一態様を適用することもできる。
【0205】
図13(B)は、ディスプレイである。筐体9310と、表示部9311と、を具備する。本発明の一態様は、表示部9311に適用することができる。本発明の一態様を用いることで、表示部9311の画素数を多くしたときにも消費電力の小さいディスプレイとすることができる。
【0206】
図13(C)は、デジタルスチルカメラである。筐体9320と、ボタン9321と、マイクロフォン9322と、表示部9323と、を具備する。本発明の一態様は、表示部9323に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一態様を適用することもできる。
【0207】
本発明の一態様を用いることで、電子機器のコストを下げることができる。また消費電力の小さい電子機器を得ることができる。
【0208】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【符号の説明】
【0209】
100 基板
104 第1のゲート電極
105 第2のゲート電極
106 半導体膜
112 ゲート絶縁膜
116 一対の電極
118 保護絶縁膜
200 基板
204 第1のゲート電極
205 第2のゲート電極
206 半導体膜
212 ゲート絶縁膜
216 一対の電極
218 保護絶縁膜
300 基板
305 ゲート電極
306 半導体膜
312 ゲート絶縁膜
316 一対の電極
318 保護絶縁膜
400 基板
405 ゲート電極
406 半導体膜
412 ゲート絶縁膜
416 一対の電極
418 保護絶縁膜
500 基板
502 構造物
505 ゲート電極
506 半導体膜
512 ゲート絶縁膜
516 一対の電極
600 基板
602 構造物
605 ゲート電極
606 半導体膜
612 ゲート絶縁膜
616 一対の電極
700 基板
702a 構造物
702b 構造物
702c 構造物
704 第1のゲート電極
705a 第2のゲート電極
705b 第2のゲート電極
705c 第2のゲート電極
705d ゲート電極
705e ゲート電極
705f ゲート電極
801 トランジスタ
802 キャパシタ
811 トランジスタ
812 キャパシタ
1141 スイッチング素子
1142 記憶素子
1143 記憶素子群
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
2000 画素
2010 液晶素子
2020 キャパシタ
2030 トランジスタ
9300 筐体
9301 ボタン
9302 マイクロフォン
9303 表示部
9304 スピーカ
9305 カメラ
9310 筐体
9311 表示部
9320 筐体
9321 ボタン
9322 マイクロフォン
9323 表示部

【特許請求の範囲】
【請求項1】
第1のゲート電極と、
前記第1のゲート電極に重畳し、前記第1のゲート電極よりも上面形状の小さい第2のゲート電極と、
前記第1のゲート電極および前記第2のゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上にあり、かつ少なくとも一部が前記第2のゲート電極と重畳する半導体膜と、
前記半導体膜と接し、前記第1のゲート電極と重畳し、かつ前記第2のゲート電極と重畳しない一対の電極と、を有することを特徴とする半導体装置。
【請求項2】
請求項1において、
前記第1のゲート電極および前記第2のゲート電極が同一材料または仕事関数差が0.6eV以下の材料であることを特徴とする半導体装置。
【請求項3】
請求項1または請求項2において、
前記第2のゲート電極は、断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの2倍以上であることを特徴とする半導体装置。
【請求項4】
ゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上にあり、かつ少なくとも一部が前記ゲート電極と重畳する半導体膜と、
前記半導体膜と接し、かつ前記ゲート電極と重畳しない一対の電極と、を有し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が3倍以上の長さを有することを特徴とする半導体装置。
【請求項5】
請求項4において、
前記ゲート電極は、断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの2倍以上であることを特徴とする半導体装置。
【請求項6】
基板上に設けられた絶縁表面を有する構造物と、
少なくとも一部が前記構造物と重畳する半導体膜と、
前記半導体膜と接し、かつ前記構造物と重畳しない一対の電極と、
前記半導体膜を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体膜上のゲート電極と、を有し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が3倍以上の長さを有することを特徴とする半導体装置。
【請求項7】
請求項6において、
前記構造物は、断面形状において、側面を形成する辺の長さの和が上面を形成する辺の長さの2倍以上であることを特徴とする半導体装置。
【請求項8】
請求項1乃至請求項7のいずれか一において、
前記半導体膜が酸化物半導体膜であることを特徴とする半導体装置。
【請求項9】
請求項6乃至請求項8のいずれか一において、
前記絶縁表面を有する構造物が、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムまたは窒化アルミニウムを含むことを特徴とする半導体装置。
【請求項10】
基板上に第1のゲート電極を形成し、
前記第1のゲート電極上に前記第1のゲート電極よりも上面形状の小さい第2のゲート電極を形成し、
前記第1のゲート電極および前記第2のゲート電極を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上にあり、少なくとも一部が前記第2のゲート電極と重畳する半導体膜を形成し、
前記半導体膜上にあり前記半導体膜と一部が接し、かつ前記第2のゲート電極と重畳しない一対の電極を形成することを特徴とする半導体装置の作製方法。
【請求項11】
基板上に第1のゲート電極を形成し、
前記第1のゲート電極上に前記第1のゲート電極よりも上面形状の小さい第2のゲート電極を形成し、
前記第1のゲート電極および前記第2のゲート電極を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上にあり、前記第2のゲート電極と重畳しない一対の電極を形成し、
前記ゲート絶縁膜上にあり、一部が前記一対の電極と接し、かつ少なくとも一部が前記第2のゲート電極と重畳する半導体膜を形成することを特徴とする半導体装置の作製方法。
【請求項12】
基板上にゲート電極を形成し、
前記ゲート電極を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上にあり、少なくとも一部が前記ゲート電極と重畳する半導体膜を形成し、
前記半導体膜上にあり前記半導体膜と一部が接し、かつ前記ゲート電極と重畳しない一対の電極を形成し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が3倍以上の長さを有するように前記ゲート電極の厚さを選択することを特徴とする半導体装置の作製方法。
【請求項13】
基板上にゲート電極を形成し、
前記ゲート電極を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上にあり、かつ前記ゲート電極と重畳しない一対の電極を形成し、
前記ゲート絶縁膜上にあり、一部が前記一対の電極と接し、かつ少なくとも一部が前記ゲート電極と重畳する半導体膜を形成し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が3倍以上の長さを有するように前記ゲート電極の厚さを選択することを特徴とする半導体装置の作製方法。
【請求項14】
基板上に絶縁表面を有する構造物を形成し、
少なくとも一部が前記構造物と重畳する半導体膜を形成し、
前記半導体膜上にあり前記半導体膜と一部が接し、かつ前記構造物と重畳しない一対の電極を形成し、
前記半導体膜を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記半導体膜に重畳するゲート電極を形成し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が3倍以上の長さを有するように前記構造物の厚さを選択することを特徴とする半導体装置の作製方法。
【請求項15】
基板上に絶縁表面を有する構造物を形成し、
少なくとも一部が前記構造物と重畳する半導体膜を形成し、
前記半導体膜下にあり前記半導体膜と一部が接し、かつ前記構造物と重畳しない一対の電極を形成し、
前記半導体膜を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記半導体膜に重畳するゲート電極を形成し、
上面から見た前記一対の電極間距離である見かけ上のチャネル長に対して、チャネル長が3倍以上の長さを有するように前記ゲート電極の厚さを選択することを特徴とする半導体装置の作製方法。
【請求項16】
請求項8乃至請求項15のいずれか一において、
前記半導体膜として酸化物半導体膜を形成することを特徴とする半導体装置の作製方法。
【請求項17】
請求項12乃至請求項16のいずれか一において、
前記絶縁表面を有する構造物として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウムまたは窒化アルミニウムを含む構造物を形成することを特徴とする半導体装置の作製方法。
【請求項18】
請求項8乃至請求項17のいずれか一において、
前記一対の電極、前記構造物、前記ゲート電極、前記第1のゲート電極および前記第2のゲート電極のいずれか一以上に対して、プラズマ処理を行うことを特徴とする半導体装置の作製方法。
【請求項19】
請求項18において、
前記プラズマ処理が逆スパッタリング処理であることを特徴とする半導体装置の作製方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【公開番号】特開2012−191185(P2012−191185A)
【公開日】平成24年10月4日(2012.10.4)
【国際特許分類】
【出願番号】特願2012−34637(P2012−34637)
【出願日】平成24年2月21日(2012.2.21)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】