本主題の態様のひとつは、トランジスタの形成方法に関する。或る実施形態では、結晶質基板上にFinをつくる。第一のソース／ドレイン領域を、基板のそのFinの下方につくる。サラウンディングゲート絶縁体をFinの周りにつくる。サラウンディングゲートをFinの周りにそのサラウンディングゲートサラウンディングゲートサラウンディングゲートサラウンディングゲート絶縁体を間に挟んでつくる。第二のソース／ドレイン領域を、Finの頂部につくる。種々の実施形態群では、基板を蔽う層に孔をエッチングして穿ち、孔内に側壁スペーサーをつくり、側壁スペーサーからFinパターンをつくり、そして結晶質基板をエッチングして、Finパターンに対応するマスクを使ってFinを基板から作成する。他の態様についても本明細書に開示してある。
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【課題】Ｆ８５ｎｍのＤＲＡＭ用キャパシタ誘電体膜として開発が進められているＨｆＯ_２膜やＺｒＯ_２膜は比誘電率が２０〜２５であるため、Ｆ６５ｎｍ以降のＤＲＡＭに適用するのは困難であった。また、Ｃｕｂｉｃ相を安定化させることによって高誘電率化する方法では、結晶粒界に起因するリーク電流密度が顕著になるため、キャパシタ絶縁膜への適用は難しいという課題があった。
【解決手段】ＨｆＯ_２やＺｒＯ_２を母材とし、ＹやＬａなどのイオン半径の大きい元素の酸化物を添加すれば、母材の酸素配位数が増大して非晶質でも比誘電率が３０以上に増大するため、Ｆ６５ｎｍ以降のＤＲＡＭのキャパシタ誘電体膜に適用することができる。 （もっと読む）

【課題】メモリセルが占有する面積を小さくして高集積化を図ることができるストライプ型であって、駆動電流を大きくして、高速な動作が可能なＳＲＡＭ等の半導体装置を提供する。
【解決手段】ＳＲＡＭ１０では、ドライバＴｒ２１のドレイン１２Ｄ側の活性領域１２Ｄからゲート１１の幅方向に長さＬ分だけ延長されている部分１２Ｅを設けていて、この延長された部分１２Ｅの長さＬを、ゲート１１のチャネルの幅Ｗの１／２以上にすることで、素子分離用絶縁膜１４の活性領域１２に対する圧縮応力を小さくすることができる。 （もっと読む）

【課題】Ｆｉｎ−ＦＥＴとの混載に適したＦｉｎ型メモリセルを提案する。
【解決手段】本発明の例に関わるＦｉｎ型メモリセルは、フィン形状のアクティブエリアＡＡと、アクティブエリアＡＡの側面に沿うフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧに対してアクティブエリアＡＡの長手方向に配置され、フローティングゲート電極ＦＧを挟み込む２つのコントロールゲート電極ＣＧとを備える。 （もっと読む）

【課題】モリセルの面積の増大を抑制しつつ、読み出しトランジスタのゲート幅が変動を低減させる。
【解決手段】Ｌ字状に屈曲して構成されたゲート電極３ｃのインコーナ部に、矩形領域２ｂと対向するように配置されたリセス８を設ける。 （もっと読む）

【課題】周辺回路領域にキャパシタを、マスク工程を増加させることなく形成する、メモリセルと周辺回路を備えた半導体装置とその製造方法を提供する。
【解決手段】メモリセル１０Ａと周辺回路１０Ｂを備えた半導体装置において、周辺回路領域１０Ｂに形成されるキャパシタＥは、メモリセル領域１０Ａのゲート電極１３Ｃと同時に形成される下部電極１３Ｆと、メモリセル領域１０Ａにおいてコンタクトホール１４Ｂ内壁面を覆う絶縁膜１４ｂと同時に形成される容量絶縁膜１４０と、コンタクトホール１４Ｂに形成されるコンタクトプラグ１５Ｂと同時に形成される上部電極１５０とを備える。 （もっと読む）

【課題】ＳＲＡＭのメモリセルの蓄積ノード容量を増やしてソフトエラー耐性を向上させる。
【解決手段】６個のＭＩＳＦＥＴでメモリセルを構成した完全ＣＭＯＳ型のＳＲＡＭにおいて、メモリセルの駆動用ＭＩＳＦＥＴＱｄ_１,Ｑｄ_２、転送用ＭＩＳＦＥＴＱｔ_１,Ｑｔ_２および負荷用ＭＩＳＦＥＴＱｐ_１,Ｑｐ_２のそれぞれのゲート電極を構成する第１導電層の上層に形成した高融点金属シリサイド層でＣＭＯＳインバータの相互の入出力端子間を接続する一対の局所配線Ｌ_１,Ｌ_２を形成し、この局所配線Ｌ_１,Ｌ_２の上層に形成した基準電圧線を局所配線Ｌ_１,Ｌ_２と重なるように配置して蓄積ノード容量素子を形成する。局所配線Ｌ_１,Ｌ_２の一方は、この蓄積ノード容量素子の一方の電極を構成する。 （もっと読む）

【課題】メモリセル面積が小さく信頼性の高いマスクＲＯＭを短ＴＡＴで製造できる技術を提供する。
【解決手段】ｎ型の導電型を有する不純物が導入された多結晶シリコン膜からなるｎ型ゲート電極１０Ｎを備えるｎチャネル型のＭＩＳＦＥＴＱ_Ｌと、ｐ型の導電型を有する不純物が導入された多結晶シリコン膜からなるｐ型ゲート電極１０Ｐを備えるｎチャネル型のＭＩＳＦＥＴＱ_Ｈとからメモリセルを形成する。ｎ型ゲート電極１０Ｎおよびｐ型ゲート電極１０Ｐには、さらにｎ型の導電型を有する不純物が導入し、ｎチャネル型のＭＩＳＦＥＴＱ_Ｌのしきい値電圧をｎチャネル型のＭＩＳＦＥＴＱ_Ｈのしきい値電圧より相対的に低くする。 （もっと読む）

【課題】シリコン−ゲルマニウム立体構造ＣＭＯＳにおいて、シリコンＣＭＯＳ素子とゲルマニウムＣＭＯＳ素子との間の局所配線を容易に形成する。
【解決手段】シリコンＣＭＯＳ素子を有するシリコン基板を準備し（１２）、該素子の上部に絶縁層を形成する（１４）。上記絶縁層を部分的に開口し（１６）、その上にゲルマニウム薄膜を形成する（１８）。アニール処理により、上記薄膜のゲルマニウムを流動化する（２４）。これにより、開口部に上記ゲルマニウムが流れ込み、該ゲルマニウムと上記シリコン基板および上記シリコンＣＭＯＳ素子との間に接点が形成される。さらに冷却することで、上記ゲルマニウムがＬＰＥ成長により結晶化される（２６）。そして、単結晶のゲルマニウム上にゲルマニウムＣＭＯＳ素子を形成する。 （もっと読む）

【課題】コストの増加を抑えることができ、セルサイズを縮小できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置１００は、半導体基板１１０と、ゲート電極１６０と、第１／第２サイドウォール１２０，１３０とを備える。第１サイドウォール１２０はゲート電極１６０に隣接する位置に形成され、第２サイドウォール１３０は、第１サイドウォール１２０と対向する位置に形成されている。第１サイドウォール１２０は、第１傾斜面１２３ａを含む。第１傾斜面１２３ａは、半導体基板１１０に近づくに従って第２サイドウォール１３０に近づくように傾斜している。第２サイドウォール１３０は、第２傾斜面１３３ａを含む。第２傾斜面１３３ａは、半導体基板１１０に近づくに従って第１サイドウォール１２０に近づくように傾斜している。ゲート電極１６０は、第１傾斜面１２３ａ及び第２傾斜面１３３ａに沿った面を含む。 （もっと読む）

【課題】微細化をはかりつつ、メモリセルのしきい値電圧の変動が抑制された不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】本発明に係る不揮発性半導体記憶装置の製造方法は、分離領域５０を形成する工程と、第１領域１Ａ上に第１絶縁膜を形成する工程と、第１導電膜を形成する工程と、第２絶縁膜を形成する工程と、第２領域１Ｄ上に第３絶縁膜を形成する工程と、第１導電膜の厚さと異なる厚さの第２導電膜を形成する工程と、第２導電膜をパターニングして、第１導電膜パターンＳＧを形成する工程と、第２導電膜パターンＴＧを形成する工程と、第４絶縁膜を形成する工程と、第３導電膜パターンＭＧを形成する工程と、第３導電膜パターンと、第１導電膜パターンまたは第２導電膜パターンとをマスクとして、半導体基板の主表面に不純物を注入して、第１および第２不純物領域ＳＲ１、ＤＲ１を形成する工程とを備える。 （もっと読む）

【課題】データの消去及び書込みを電気的に行うことが可能な不揮発性メモリを内蔵した半導体集積回路において、消去及び書込みの可否情報等が記憶される副記憶領域に対する書込み及び読出し時間を短縮し、回路規模を削減する。
【解決手段】この半導体集積回路は、（Ｎ−１）行Ｍ列のメモリセルによって構成される主記憶領域と１行Ｍ列のメモリセルによって構成される副記憶領域とを有するメモリセルアレイ５と、１行のメモリセルを選択する行デコーダ４と、少なくとも１列のメモリセルを選択する列デコーダ６と、メモリセルアレイ５のメモリセルを構成するトランジスタのソースを駆動するドライバ９と、少なくとも１つのメモリセルからデータを読み出すセンスアンプ７と、副記憶領域の隣接する２つずつのメモリセルにそれぞれのスイッチ用トランジスタを介して各々が接続された複数のデータラッチ回路２とを具備する。 （もっと読む）

【課題】 複数のビット線出力をその出力配列順に従って処理するという制約なしに、回路の配置を柔軟に行え、効率の良いレイアウトが可能な集積回路装置を提供すること。
【解決手段】 集積回路装置２０は、複数のワード線ＷＬ、複数のビット線ＢＬ及び複数のメモリセルＭＣを有するメモリセルアレイ３１２と、メモリ出力回路３２０とを有するデータメモリを備えている。メモリセルアレイ３１２での複数のビット線ＢＬの配列に従ったデータ読出し配列順序（２画素分Ｒ＜１＞，Ｒ＜１＞，Ｇ＜１＞，…，＜Ｒ０＞）と、メモリ出力回路３２０からのデータ出力配列順序（２画素分Ｒ＜０＞，Ｂ＜０＞，Ｇ＜０＞，Ｒ＜１＞，…Ｒ＜０＞）とが異なっている。メモリ出力回路３２０の領域に並べ替え配線領域４１０を有し、並べ替え配線領域４１０は、データ読み出し配列順序で入力されたデータを配線ＡＬＢ，ＡＬＣにより並べ替えて、データ出力配列順序で出力する。 （もっと読む）

【課題】ワード線ドライバの新レイアウトによりチップサイズの縮小を図る。
【解決手段】本発明の例に関わる半導体メモリは、メモリセルアレイ１１と、メモリセルアレイ１１上に配置される複数のワード線ＷＬ１１，・・・ＷＬ１Ｃと、複数のワード線ＷＬ１１，・・・ＷＬ１Ｃの各々に１つずつ接続される複数の転送トランジスタ２１とを備え、複数の転送トランジスタ２１のうちの１つは、他の１つの転送トランジスタと向きが異なる。 （もっと読む）

【課題】回路面積の縮小や設計の効率化を実現できる集積回路装置、電子機器の提供。
【解決手段】集積回路装置は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向Ｄ１とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向Ｄ２とした場合に、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮを含む。回路ブロックＣＢ１〜ＣＢＮは、階調特性の調整データの設定を行うロジック回路ブロックＬＢと、設定された調整データに基づいて階調電圧を生成する階調電圧生成回路ブロックＧＢを含む。階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢは、Ｄ１方向に沿って隣接して配置される。 （もっと読む）

【課題】 電気的にデータの書き換えが可能な不揮発性の複数のメモリセルを有する複数のメモリセルアレイが配置された不揮発半導体記憶装置のチップ上において、特にチップ端にパッドを配置することを前提とした場合に、データ伝送遅延を最小限度にし、スキューを最小化すると共に、高集積化を実現する。
【解決手段】 データ線の配線方法について、パッドから近い位置に配置されるページバッファブロック内に、パッドから遠い位置に配置されるページバッファブロックから出力されるデータ線を配線する。 （もっと読む）

【課題】 ＳＲＡＭセルのセルサイズの増加を抑制しながら、レイアウト設計を容易にする。
【解決手段】 ＳＲＡＭセルＣＥＬＬ１は、データ保持部２の６つのトランジスタと読み出し部３の２つのトランジスタを有し、縦方向が長い長方形で上下左右に繰り返し複数個配置形成され、１層目配線を用いてトランジスタ間の接続を行っている。ＳＲＡＭセルＣＥＬＬ１を構成するレイヤは、横方向が長い長方形の拡散層ＳＤＧが縦方向に５列、離間並列配置形成され、縦方向が長いゲートＧＰが横方向寸法の１／２ピッチごとに配置形成され、ソース或いはドレインのコンタクトがゲートＧＰに対して横方向寸法の１／４ピッチ離間形成されている。高電位側電源Ｖｓｓ配線、低電位側電源Ｖｓｓ配線、ビット線ＢＬ配線、ビット線／ＢＬ配線、及びワード線ＷＬ配線は、ＳＲＡＭセルＣＥＬＬ１内の所定位置に設けられた第１のビアを介して、２層目配線以降の配線により引き出される。 （もっと読む）

【課題】ナノ結晶を有するメモリ素子及びその製造方法を提供する。
【解決手段】基板と、基板内部に形成され、互いに離隔されて位置するソース領域及びドレイン領域と、基板表面に形成され、ソース領域及びドレイン領域を連結し、複数個のナノ結晶を有するメモリセルと、メモリセル上に形成される制御ゲートとを具備し、メモリセルが、基板上に形成される第１トンネリング酸化物層と、第１トンネリング酸化物層上に形成される第２トンネリング酸化物層と、第２トンネリング酸化物層上に形成される複数個のナノ結晶を有する制御酸化物層とを具備することを特徴とするメモリ素子である。
【効果】これにより、静電気的引力を与えるためのアミノシラン基を導入できる親水性の第２トンネリング酸化物層を具備することにより、ナノ結晶の単一層配列が可能であり、素子特性の制御が可能となり、一層向上した素子特性を示すメモリ素子を提供することが可能である。 （もっと読む）

第一の基板領域（308）内に、複数の平行なディープトレンチ（400）とシャロウトレンチ（404）を形成するステップであって、ここで、少なくとも一つのシャロウトレンチは二つのディープトレンチの間に配置されるステップを含む、ソース／ドレイン領域（502、504）およびチャネル（506）を備える、U型トランジスタ（500）を形成する方法。導電性材料の層（454）が、前記第一の領域（308）および第二の基板領域（310）を覆って堆積されてから、第一の領域（308）上のギャップによって分離される複数のライン（470）および、第二の領域（310）上の複数のアクティブ素子を画定するようにエッチングされる。第二の領域（310）がマスクされている間に、前記複数のラインは前記第一の領域から除去され、複数の露出した領域（476）をつくってそこに複数の細長いトレンチがエッチングされる。 （もっと読む）

【課題】フィン状の構造を有するＳＲＡＭ等を微細な構造にし、寸法的なばらつきを抑える半導体装置及びその半導体装置を容易に製造すること半導体装置の製造方法及び半導体記憶装置を提供する。
【解決手段】基板３２を酸化して、その上にポリシリコン４４を形成し、通常のゲート加工工程でポリシリコン４４を微細なラインとし、その後、通常の工程どおりにサイドウォール４６を形成する。この後、ポリシリコン４４を除去し、サイドウォール４６のみ残し、このサイドウォール４６をマスクとして、矩形状の二本が対となる構造を形成し、次に、イオン注入をある角度をもって行うことで、二本のフィン３９をそれぞれｐ／ｎ−ＭＯＳトランジスタ３５、３９の１対を製造する。 （もっと読む）