【課題】 ＳＲＡＭセルのセルサイズの増加を抑制しながら、レイアウト設計を容易にする。
【解決手段】 ＳＲＡＭセルＣＥＬＬ１は、データ保持部２の６つのトランジスタと読み出し部３の２つのトランジスタを有し、縦方向が長い長方形で上下左右に繰り返し複数個配置形成され、１層目配線を用いてトランジスタ間の接続を行っている。ＳＲＡＭセルＣＥＬＬ１を構成するレイヤは、横方向が長い長方形の拡散層ＳＤＧが縦方向に５列、離間並列配置形成され、縦方向が長いゲートＧＰが横方向寸法の１／２ピッチごとに配置形成され、ソース或いはドレインのコンタクトがゲートＧＰに対して横方向寸法の１／４ピッチ離間形成されている。高電位側電源Ｖｓｓ配線、低電位側電源Ｖｓｓ配線、ビット線ＢＬ配線、ビット線／ＢＬ配線、及びワード線ＷＬ配線は、ＳＲＡＭセルＣＥＬＬ１内の所定位置に設けられた第１のビアを介して、２層目配線以降の配線により引き出される。 （もっと読む）

【課題】ナノ結晶を有するメモリ素子及びその製造方法を提供する。
【解決手段】基板と、基板内部に形成され、互いに離隔されて位置するソース領域及びドレイン領域と、基板表面に形成され、ソース領域及びドレイン領域を連結し、複数個のナノ結晶を有するメモリセルと、メモリセル上に形成される制御ゲートとを具備し、メモリセルが、基板上に形成される第１トンネリング酸化物層と、第１トンネリング酸化物層上に形成される第２トンネリング酸化物層と、第２トンネリング酸化物層上に形成される複数個のナノ結晶を有する制御酸化物層とを具備することを特徴とするメモリ素子である。
【効果】これにより、静電気的引力を与えるためのアミノシラン基を導入できる親水性の第２トンネリング酸化物層を具備することにより、ナノ結晶の単一層配列が可能であり、素子特性の制御が可能となり、一層向上した素子特性を示すメモリ素子を提供することが可能である。 （もっと読む）

第一の基板領域（308）内に、複数の平行なディープトレンチ（400）とシャロウトレンチ（404）を形成するステップであって、ここで、少なくとも一つのシャロウトレンチは二つのディープトレンチの間に配置されるステップを含む、ソース／ドレイン領域（502、504）およびチャネル（506）を備える、U型トランジスタ（500）を形成する方法。導電性材料の層（454）が、前記第一の領域（308）および第二の基板領域（310）を覆って堆積されてから、第一の領域（308）上のギャップによって分離される複数のライン（470）および、第二の領域（310）上の複数のアクティブ素子を画定するようにエッチングされる。第二の領域（310）がマスクされている間に、前記複数のラインは前記第一の領域から除去され、複数の露出した領域（476）をつくってそこに複数の細長いトレンチがエッチングされる。 （もっと読む）

【課題】フィン状の構造を有するＳＲＡＭ等を微細な構造にし、寸法的なばらつきを抑える半導体装置及びその半導体装置を容易に製造すること半導体装置の製造方法及び半導体記憶装置を提供する。
【解決手段】基板３２を酸化して、その上にポリシリコン４４を形成し、通常のゲート加工工程でポリシリコン４４を微細なラインとし、その後、通常の工程どおりにサイドウォール４６を形成する。この後、ポリシリコン４４を除去し、サイドウォール４６のみ残し、このサイドウォール４６をマスクとして、矩形状の二本が対となる構造を形成し、次に、イオン注入をある角度をもって行うことで、二本のフィン３９をそれぞれｐ／ｎ−ＭＯＳトランジスタ３５、３９の１対を製造する。 （もっと読む）

【課題】トランジスタを高耐圧に保持することができ、しかも、トランジスタが形成される領域の占有面積を縮小することが可能な半導体装置を提供する。
【解決手段】基板４上に形成された複数のトランジスタ１２は、ゲート電極１５を共有している。素子分離領域１６は、複数のトランジスタ１２を分離する。複数のトランジスタ１２の形成領域に、複数の前記第１のトランジスタのソース、ドレイン領域を含み、その領域の深さよりも深く、トランジスタ１２の閾値電圧を設定する不純物領域１９が形成されている。 （もっと読む）

【課題】相変化メモリ装置のメモリセル部における、相変化領域の上側ならびに下側の金属からの放熱を共に抑制し、熱効率の低下を最小限化して、大規模な相変化メモリ装置の量産を可能とすること。
【解決手段】相変化層の下側のコンタクトプラグからの放熱は、異種材料コンタクトプラグ１０４を採用して抑制する。すなわち、第２の導電材料に比べて比抵抗が大きい（逆に、熱伝導率は小さい）第１の導電材料からなる第１の導電材料プラグ１０６にヒータ電極１１０を接続することによって、放熱を抑制する。相変化層の上側の電極からの放熱は、引き出し電極１１６を用いた、相変化領域（ヒータ電極１１０の上面１１２の近傍）の直上に電極を設けない電極構造の採用によって抑制する。 （もっと読む）

【課題】特にビット線方向における集積度が高い強誘電体メモリ装置を提供する。
【解決手段】強誘電体メモリ装置を、第１の方向に延在するビット線ＢＬと、ビット線の片側において、第１の方向に所定の間隔を有して配置されており、ビット線及び第１の強誘電体キャパシタがそれぞれ接続された複数の第１の活性領域１１２と、ビット線の他の片側において、第１の方向に所定の間隔を有して配置されており、ビット線及び第２の強誘電体キャパシタがそれぞれ接続された複数の第２の活性領域１１４と、第１の活性領域１１２上から第２の方向に延在する第１のワード線（例えば、ＷＬ２）と、を備え、第１の活性領域は、その一部が第１の方向において隣接する第２の活性領域の一部と重なり、かつ、第１の方向と交差する第２の方向において当該第２の活性領域と所定の間隔を有して配置された構成とする。 （もっと読む）

【課題】 二重露光を用いて微細化を図れる半導体装置の製造方法を提供すること。
【解決手段】 第１のパターンを含むメモリセル領域と、第２のパターンを含む周辺回路領域を備えた半導体装置を製造する際に、メモリセル領域と周辺回路領域を含む基板の領域上にレジスト膜を形成し、メモリセル領域上のレジスト膜中に第１のパターンに対応した潜像を形成するための第１の露光と、周辺回路領域上のレジスト膜中に第２のパターンに対応した潜像を形成するための第２の露光を含む多重露光により、レジスト膜を露光する際に、レジスト膜上における第１の露光と第２の露光の境界領域１２を、ガードリング５，７間の素子分離領域１０’上に設定し、レジスト膜を現像してレジストパターンを形成し、レジストパターンをマスクにして被加工基板をエッチングする。 （もっと読む）

【課題】抵抗変化形有機メモリ素子及びその製造方法を提供する。
【解決手段】第１電極と第２電極との間に有機活性層を含む有機メモリ素子において、該有機活性層が伝導性高分子とメタロセン化合物との混合物で形成される有機メモリ素子及びその製造方法を提供する。本発明の有機メモリ素子は、スイッチング時間が短く、動作電圧が低く、製造コストが低く、信頼性が高いため、高集積・大容量のメモリ素子として具現可能である。 （もっと読む）

【課題】ビット線方向が短い強誘電体メモリ装置を提供する。
【解決手段】強誘電体メモリ装置を、第１の方向に延在する第１のワード線ＷＬと、第１のワード線ＷＬの両側に、第１の方向に配列された複数の素子領域１１２と、複数の素子領域１１２にそれぞれ接続され、第１のワード線ＷＬにより駆動される複数の第１の強誘電体キャパシタ１７０と、を有する構成とする。複数の素子領域１１２は、平面視において段差状を成しており、第１のワード線ＷＬは、複数の素子領域間１１２を屈曲して配置されることが好ましい。 （もっと読む）

【課題】信頼性や信号伝達性能を確保しつつ、小型化や量産性を向上させた不揮発性記憶装置を提供する。
【解決手段】搭載基板上にパッドが形成されない第１辺及びパッドが形成された第２辺とを有する不揮発性メモリチップを搭載する。上記不揮発性メモリチップ上に、上記不揮発性メモリチップを制御するコントロールチップを搭載する。上記コントロールチップは、上記不揮発性メモリチップのパッドに対応した第１パッド列を有し、上記第１パッド列が上記不揮発性メモリチップの上記第１辺に近接するように搭載する。上記コントロールチップの第１パッド列と上記搭載基板上に形成された第１電極列とを第１ワイヤ群を介して接続する。上記不揮発性メモリチップのパッドと、上記搭載基板上に形成された第２電極列とを第２ワイヤ群を介して接続する。上記第１電極列と上記第２電極列とを上記搭載基板に形成された配線を介して接続する。 （もっと読む）

【課題】不揮発性メモリセルのサイズを縮小すること。
【解決手段】本発明に係る不揮発性半導体記憶装置は、ストライプ状のトレンチ５０を有する基板１と、トレンチ５０の底部に埋設された第１の電極１０と、隣り合う第１の電極間１０の基板表面を覆う第２の電極２０と、ソース／ドレインとしての拡散層４０と、電荷蓄積層としてのトラップ膜３０とを備える。拡散層４０は、トレンチ５０の底面の下だけに、あるいは、トレンチ間ＲＩの基板表面の下だけに形成される。トラップ膜３０は、拡散層４０に対向するいずれかの電極とトレンチ５０の側面との間に形成される。 （もっと読む）

【課題】 半導体素子の微細化にともない半導体基板の斜面を使用したＭＯＳトランジスタにおいては、斜面の上端に近い箇所と下端に近い箇所とでゲート電極膜の膜厚が異なることになり、ドライエッチングによるパターニングが困難になるという問題点がある。
【解決手段】 斜面上にゲート電極を有するＭＯＳトランジスタは、最初に斜面の下端に近い箇所の下層ゲート電極膜のパターニングを行う。さらにそのゲート電極間のスペースを基板の主表面まで埋設させ主表面と高さを同一とした後、上層のゲート電極膜を成膜しゲート電極膜のパターニングを行う。このためにコンタクトホール開口時のアスペクト比が小さくなり、微細パターンのパターニングが可能となる。 （もっと読む）

【課題】ダミーセルに生じるチャージポンピング現象の対策を施し、かつ、従来よりも回路規模の小さい半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、電気的に浮遊状態のフローティングボディ５０を含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルＭＣと、メモリセルのデータを検出するときに検出の基準となる基準電位を生成するダミーセルＤＣと、メモリセルのゲートに接続されたワード線ＷＬＬ、ＷＬＲと、ダミーセルのゲートに接続されたダミーワード線ＤＷＬＬ、ＤＷＬＲと、メモリセルのソースまたはドレインおよびダミーセルのソースまたはドレインに接続されたビット線ＢＬＬ、ＢＬＲと、ダミーセルのソースまたはドレインに隣接し、該ダミーセルのフローティングボディと同じ導電型の拡散層８０と、ダミーセルのフローティングボディ、ダミーセルのソースまたはドレイン、および、拡散層はバイポーラトランジスタＢＰＴＬ、ＢＰＴＲを構成する。 （もっと読む）

【課題】微細化された強誘電体キャパシタを有する半導体装置を製造する製造方法を提供する。
【解決手段】強誘電体層を含む強誘電体キャパシタを有する半導体装置の製造方法であって、基板上の第１の電極上に前記強誘電体層を形成する工程と、前記強誘電体層上に第２の電極を形成する工程とを有し、前記強誘電体層を形成する工程は、ＢｉＦｅＯ_３を主成分とし、組成がＢｉＦｅ_１−ｘＭｎ_ｘＯ_３（０．０２＜ｘ＜０．０８）となるようにＭｎが添加される強誘電体層をゾルゲル法により形成する第１の工程と、前記強誘電体層を不活性ガス雰囲気中で焼成して前記強誘電体層を形成する第２の工程とを含むことを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】不揮発性記憶素子は同一ホール内に多層膜を埋め込むので微細化や高速化が難しい。また、多層膜の埋め込みに特化したプロセスやプロセス条件が必要となる。
【解決手段】半導体プロセスと親和性のあるプロセスを用いて、層間絶縁膜２３と層間絶縁膜２５のそれぞれを貫通したコンタクトホール内に下部電極２７と上部電極２８を形成し、可変抵抗膜２４を上記両電極で挟み込むことで記憶部２９を形成する。この記憶部２９は低誘電率の層間絶縁膜で周りを取り囲まれている。さらに、本発明のクロスポイント型の不揮発性記憶素子２０は、素子構造上ＣＭＯＳプロセス等との親和性もよいので、集積化と高速化に適している。 （もっと読む）

【課題】ＳＲＡＭのメモリセルアレイにおいて、データ書込み時と読み出し時にSNMが低いメモリセルのデータが破壊されることを防ぐ。また、データ書込み用トランスファゲートを共有して、メモリセルの面積削減を図る。
【解決手段】データを記憶するデータラッチ回路に対し、データ書込みトランスファゲートWT1、WT2それぞれと書込みバッファ用のトランジスタWD1、WD2それぞれとを接続して書き込み用のパスを設け、このパスをワード線WLとデータ書込み用ビット線WBL、/WBLで制御する。また、上記ラッチ回路に対し、読み出しドライバ用トランジスタRD1と読み出し用トランスファゲートRT1とを接続して読み出し用のパスを設け、このパスをワード線WL、読み出し用ビット線RBLおよびデータラッチ回路のデータで制御する。 （もっと読む）

【課題】不揮発性メモリ装置及びその動作方法を提供する。
【解決手段】一実施形態において、不揮発性メモリ装置は基板に形成された第１導電型ウエルと前記ウエルに形成されるビットラインに直列に接続する複数個の第１メモリセルトランジスタを含む。バッファは前記ウエルの外部の前記基板に形成され、前記ビットラインに接続される。少なくとも１つのディカップリングトランジスタはビットラインからバッファを分離するように形成され、前記ディカップリングトランジスタは前記ウエルに形成される。 （もっと読む）

【課題】トンネルバリア層の腐食、トンネルバリア層への反応生成物の付着を防止することで、磁気トンネル接合素子の高集積化による磁気記憶装置の大容量化を可能とする。
【解決手段】参照層２１、トンネルバリア層２２および記録層２３が順に積層されたもので、電流によるスピン注入磁化反転で前記記録層２３に情報が書き込まれ、電流によって前記記録層２３に書き込まれた情報が読み出される磁気トンネル接合素子２０を備えた磁気記憶装置１において、前記磁気トンネル接合素子２０は、選択トランジスタに接続されたプラグ３１上に配置され、前記磁気トンネル接合素子２０の記録層２３側部を被覆するサイドウォール絶縁膜２４が形成されていることを特徴とする。 （もっと読む）

【課題】本発明は、不揮発性半導体記憶装置等に利用される半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法に関し、セルの微細化及び集積化が可能で、データの記憶特性に優れ、低消費電力化が可能な半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法を提供することを目的とする。
【解決手段】半導体素子としての強誘電体ゲート付きｐｎ接合ダイオードＧＤは、強誘電体膜２６上に形成されたゲート電極２８と、強誘電体膜２６下方の半導体基板２に強誘電体膜２６の分極方向によって反転層が形成される反転層形成領域９０と、反転層形成領域９０を挟んだ両側の一方に形成されたカソード領域６２と、当該両側の他方に形成されたアノード領域６４とを有している。 （もっと読む）