【課題】多数のＭＯＳ−ＦＥＴを使用する既存の一時記憶回路の回路基板上の専有面積と動作電力における不利益を解消し、電子回路中に使用する素子数を削減した記憶素子の提供。
【解決手段】電子演算回路の一時記憶のための電位信号保持に、交差ゲート型一時記憶素子を採用する。Ｎ−Ｐ−Ｎ−Ｐダイオードの、両端のＰ、Ｎ各半導体と導通するように、そして中間部のＰ、Ｎ各半導体と絶縁してゲート端子を接着した素子の、中間部のＰ半導体にｌｏｗ電位、Ｎ半導体にｈｉｇｈ電位を入力する配線を接続し、ゲート端子に入出力配線を接続する。 （もっと読む）

一度限りプログラム可能（ＯＴＰ）メモリ（１０）は高密度化のため２ビットセルを有する。各セル（１４）は２つの選択用トランジスタ（２０、２４）とそれらの間に直列接続されたプログラム可能トランジスタ（２２）とを有する。プログラム可能トランジスタ（２２）は２つの独立した記憶箇所（７２）を有する。一方はゲート（４８）と第１のソース／ドレイン領域（６６）との間、他方はゲート（４８）と第２のソース／ドレイン領域（６８）との間である。記憶箇所（７２）は、ソース／ドレイン（６６、６８）がゲート（４８）と重なるゲート誘電体（６０）部分であり、それらにプログラム電流（４４）を選択的に流すことによって独立にプログラムされる。プログラム電流（４４）はプログラムされる記憶箇所（７２）のインピーダンスの大きさを３桁以上、恒久的に低減させるのに十分な大きさ及び期間を有する。プログラム電流（４４）の大きさは、他の回路要素の損傷を回避するために制限され、好ましくは少なくとも部分的にプログラム用トランジスタ（２２）のゲート（４８）に負電圧を印加することによって誘起される。
（もっと読む）

【課題】 優れたトランジスタ特性を有するＤＲＡＭが高い集積度で形成された半導体装置を提供する。
【解決手段】 半導体基板（１）に設けられたトレンチと、前記トレンチの内壁下側に設けられたキャパシタ絶縁膜と、前記トレンチの内壁上側に設けられたカラー絶縁膜（９）と前記トレンチ内に埋め込まれたストレージ電極（１０）とを有するトレンチキャパシタ、半導体基板に設けられたＭＯＳトランジスタ、および、前記ＭＯＳトランジスタのソース／ドレイン拡散領域（１８）の一方と前記トレンチキャパシタの前記ストレージ電極とを接続するシリサイド膜（１６）を有する半導体装置である。前記カラー絶縁膜は上部に導電膜（２０）を有し、前記導電膜は、隔離絶縁膜（１９）によって前記半導体基板、前記ストレージ電極、および前記カラー絶縁膜から隔離されていることを特徴とする。 （もっと読む）

【課題】メモリセルサイズを小さくすることが可能なメモリを提供する。
【解決手段】このメモリは、ダイオード１１を含む複数のメモリセル１２と、複数のビット線９と、ビット線９と交差するように配置され、メモリセル１２に含まれるダイオード１１のカソードおよびワード線１０として機能するｎ型不純物領域２１とを備えている。また、ｎ型不純物領域２１は、所定数のビット線９からなるビット線群１３毎に分割されている。 （もっと読む）

【課題】本体バイアス制御が可能であり、ビット当たりの面積を縮小させて高集積の可能な高性能不揮発性メモリ素子、及びその製造方法を提供する。
【解決手段】本体からそれぞれ突出され、一方向に離隔されてそれぞれ伸張する少なくとも一対のフィンの外側面及び上面の表面付近を少なくとも一対のチャンネル領域として利用でき、少なくとも一つ以上の制御ゲート電極は、チャンネル領域を横切って形成され、制御ゲート電極とチャンネル領域との間の少なくとも一部分には、少なくとも一対のストレージノードが介在されうる不揮発性メモリ素子である。 （もっと読む）

【課題】従来の半導体プロセスとの親和性が高く、機械的に電気的導通路を完全遮断するスイッチング機能を有し、かつ不揮発性の情報記録を可能とするメモリ素子を実現する。
【解決手段】基板上に形成された電気機械メモリであって、メモリセルを電極で挟む形で形成されており、ポスト部を介して中空に架橋された梁である可動電極を具備した電気機械メモリを実現する。この構成により、簡易な構造で不揮発性メモリを実現することが可能となり、従来実現困難であった低消費電力、低コストの高性能電気機械メモリおよびそれを用いた電気機器が実現可能となる。 （もっと読む）

【課題】
不揮発性メモリと多結晶シリコン薄膜抵抗素子の高精度化、高機能化とを安価に実現できる半導体装置の製造方法の提供を目的とする。
【解決手段】
不揮発性メモリのコントロールゲート電極と配線、多結晶シリコン薄膜抵抗素子を比較的薄い多結晶シリコン膜で形成し、ＥＳＤ保護素子形成のための高濃度不純物注入をコントロールゲート配線にも行うことを特徴とする製造方法。 （もっと読む）

【課題】小型化及び高集積化を図ることができる有機強誘電体メモリを提供する。
【解決手段】有機強誘電体メモリは、複数の画素領域１２１を有する基板１１０と、基板１１０のそれぞれの画素領域１２１に設けられた画素電極１２２と、それぞれの画素電極１２２に設けられた電気光学素子１２４と、電気光学素子１２４を介して複数の画素電極１２２と対向する対向電極１２６と、走査線がゲート電極１３６に電気的に接続され、データ線が一方の電極１３２に電気的に接続され、画素電極１２２が他方の電極１３４に電気的に接続された第１の薄膜トランジスタ１３０と、第１の薄膜トランジスタ１３０を介してデータ線と電気的に接続された第１の電極１４２、第１の電極１４２に対向する第２の電極１４６、第１及び第２の電極１４２，１４６の間に設けられた有機強誘電体層１４４を含む有機強誘電体キャパシタ１４０と、を含む。 （もっと読む）

【課題】 実用に適した回路構成を持つ、倍ピッチセルを備えた不揮発性半導体記憶装置を有する半導体集積回路装置を提供する。
【解決手段】 第１メモリセルユニット（ＭＵ１）の電流通路の一端、及び第２メモリセルユニット（ＭＵ２）の電流通路の一端に共通接続された第１ビット線（ＢＬ１）と、第３メモリセルユニット（ＭＵ３）の電流通路の一端に接続された第２ビット線（ＢＬ２）と、第１メモリセルユニット（ＭＵ１）の電流通路の他端に接続された第１ソース線（ＳＬ１）と、第２メモリセルユニット（ＭＵ２）の電流通路の他端、及び第３メモリセルユニット（ＭＵ３）の電流通路の他端に共通接続された第２ソース線（ＳＬ２）とを具備する。 （もっと読む）

【課題】無線通信によりデータの交信が可能な半導体装置において、半導体装置内の回路が過電圧により破壊されることを防止する。
【解決手段】半導体装置内のアナログ回路部、特に高周波回路、電源回路及びデータ復調回路で使用しているトランジスタと、デジタル回路部（ロジック回路部）で使用しているトランジスタとにおいて、アナログ回路部内のトランジスタのゲート長をデジタル回路部内のトランジスタのゲート長以上とする。こうして、過電圧が供給された際にゲート長の長いアナログ回路で電圧を緩和し、当該アナログ回路から出力された信号が入力されるデジタル回路部において、トランジスタ等の回路内の素子が破壊されるのを防止する。また、アナログ回路部、特に電源回路及びデータ復調回路は周波数の速い動作は必要がなく、一方、デジタル回路部等は周波数の速い動作が必要とされるので、それぞれの目的にあった無駄のない動作が実現できる。 （もっと読む）

【課題】 キャパシタ直下の導電性プラグが埋め込まれるホールの加工精度を高めることが可能な半導体装置とその製造方法を提供すること。
【解決手段】 第１絶縁膜１１の第１、第２ホール１１ａ、１１ｂ内に第１、第２導電性プラグ３２ａ、３２ｂを形成する工程と、酸化防止絶縁膜１４に第１開口１４ａを形成する工程と、第１開口１４ａ内に補助導電性プラグ３６ａを形成する工程と、補助導電性プラグ３６ａ上にキャパシタQを形成する工程と、キャパシタQを覆う第２絶縁膜４１に第３、第４ホール４１ａ、４１ｂを形成する工程と、第４ホール４１ｂの下の酸化防止絶縁膜１４に第２開口１４ｂを形成する工程と、第３ホール４１ａ内に第３導電性プラグ４７ａを形成する工程と、第３ホール４１ａ内に第４導電性プラグ４７ｂを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

スプリットゲート記憶装置には、第１ゲート誘電体に接触した第１ゲート電極と、第２ゲート誘電体に接触した第２ゲート電極とが含まれる。第１拡散領域は、半導体基板中に画成された溝（１０８）の一部の下に横たわり、第２拡散領域は、基板（１０２）の上部を占有する。第１ゲート誘電体（１１０）は、溝を内張りする。第１及び第２ゲート誘電体の内の１つには、一層の不連続記憶素子（ＤＳＥ）（１２０）が含まれ、第１及び第２ゲート電極の内の１つは、少なくとも部分的に溝内に配置される。一事例では、第１ゲート電極は制御ゲートであり、第１誘電体は一層のＤＳＥを含む。他の事例では、第１ゲート電極は選択ゲートであり、第２誘電体は一層のＤＳＥを含む。第２ゲート誘電体は基板の上面全体に横たわる。
（もっと読む）

【課題】 ヒューズ素子を選択的に切断することにより、機能や特性などの変更が可能な機能マクロを有する半導体装置において、ヒューズ素子群を搭載することで生じる配線制約によるレイアウト面積ロスを抑制することができる半導体装置およびその製造方法を提供することを目的とする。
【解決手段】 ヒューズ素子を備えた半導体装置において、前記ヒューズ素子を半導体装置における最上配線層よりも下層側の配線層にて形成し、その配線層の製造工程が完了した時点で、ヒューズトリミングを行い、その後に残りの配線層の製造工程を完了する構成とする。この構成によれば、ヒューズ素子を形成する配線層よりも上層側では、ヒューズ領域上を配線が通過することが可能となる。 （もっと読む）

【課題】トレンチ型ＤＲＡＭにおいてさらなる高集積化を実現する電界効果トランジスタとそれを用いた半導体記憶装置及びそれらの形成製造方法を提供する。
【解決手段】基板に、第１導電型の一方のソース・ドレイン領域１４と、チャネル形成領域となる第２導電型の半導体層１６と、ゲート絶縁膜１８と、ゲート電極１９とを含んで積層されてなる積層体が形成されており、さらに、基板に、一方のソース・ドレイン領域及１４及びゲート電極１９から絶縁され、半導体層１６の側面に接して第１導電型の他方のソース・ドレイン領域１０ｃが形成された電界効果トランジスタとする。また、上記の一方のソース・ドレイン領域１４に接続してメモリキャパシタの記憶ノード電極が接続された構成とする。 （もっと読む）

【課題】３−トランジスタ不揮発性メモリセルを提供する。
【解決手段】半導体基板内に形成され、互いに離隔されたソース領域及びドレイン領域を具備する。前記ソース領域と前記ドレイン領域との間の前記半導体基板上部にソース選択ライン及びドレイン選択ラインが提供される。前記ソース選択ライン及び前記ドレイン選択ラインはそれぞれの前記ソース領域及び前記ドレイン領域に隣接する。前記ソース選択ラインと前記ドレイン選択ラインとの間にセルゲートパターンが提供される。前記選択ラインと前記セルゲートパターンとの間のギャップ領域下部に浮遊不純物領域が提供される。前記セルゲートパターンと前記選択ラインとの間の間隔は前記選択ラインの幅より小さい。前記メモリセルの製造方法も提供される。 （もっと読む）

【課題】 メモリセル拡散マスクパターンの形状容易化により、メモリセル拡散マスクパターン形成の安定化及び歩留向上を図る。
【解決手段】 隣り合う２ビットのメモリセルトランジスタを、一つの拡散マスクパターン５で構成し、拡散マスクパターン５がメモリセルアレイ１上に配列され、拡散マスクパターン５で形成されるメモリセルのソースコモン配線８をメタル配線にした。このように、メモリセル拡散マスクパターンを２ビット矩形拡散マスクパターンとし、ソースコモン配線を拡散層からメタル配線にすることにより、メモリセル拡散マスクパターンの形状を容易化し、さらに実メモリセルとして使用するメモリセル拡散マスクパターンのパターン連続性を維持し、実メモリセルの拡散マスクパターンのパターン形成精度を向上させ、歩留向上を図る。 （もっと読む）

【課題】フォトリソグラフィにおける合わせずれに対して強い構造を持つ半導体集積回路装置を提供する。
【解決手段】周期的に配置された信号電極線ＢＬと、ワード線方向に、信号電極線ＢＬと同一周期で一列に配置された信号電極線コンタクト１３と、を備え、信号電極線ＢＬの側面は、第１絶縁材１４と、この第１絶縁材１４上に積層された第２絶縁材１５とに接しており、ワード線方向の断面において、信号電極線ＢＬの、信号電極線コンタクト１３に接する部分の径Ｄｂｔｍは、信号電極線ＢＬの最上面の径Ｄｔｏｐよりも狭い。 （もっと読む）

【課題】 短いパルス電圧を印加した場合でも正しく記録を行うことができ、情報の記録及び読み出しを容易に安定して行うことができる記憶素子を提供する。
【解決手段】 第１の電極１と第２の電極４との間に記憶用薄膜３が挟まれて構成され、この記憶用薄膜３に少なくとも酸素と希土類元素とを有して成り、記憶用薄膜３内もしくは記憶用薄膜３と接している層２に、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素が含まれ、素子サイズが７０ｎｍ以下である記憶素子１０を構成する。 （もっと読む）

【課題】 コンパクトな構造で安定にデータを保持可能な半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、データの書き込み制御を行うPMOSトランジスタＱ１と、データの読み出し制御を行うNMOSトランジスタＱ２と、読み出しデータの電流増幅を行うNMOSトランジスタＱ３とを備えている。トランジスタＱ１のゲートとなる第１の半導体層１の上方に書き込みトランジスタ形成領域３を配置し、この書き込みトランジスタ形成領域３内にトランジスタＱ１のソース、チャネルおよびドレインとトランジスタＱ２のゲートとを形成するため、セル構造をコンパクトな形状にすることができる。 （もっと読む）

【課題】メモリアレイの密度を高めることのできる不揮発性メモリアレイ及びその製造方法を提供する。
【解決手段】 不揮発性メモリアレイは、サブＦ（サブ最小特徴サイズＦ）幅だけ離間して配置されたワード線と、該ワード線にほぼ垂直なビット線とを有する。少なくとも最小特徴サイズＦの幅を有するマスク生成素子から、スペーサー技術を用いてサブＦワード線を生成する段階を含む不揮発性メモリアレイのワード線パターン形成のための方法を含む。 （もっと読む）