【課題】上下電極間に有機化合物を設けて記憶素子を形成するが、有機化合物を含む層の上に電極を形成した場合、電極の形成時の温度によっては有機化合物を含む層への影響があるため温度に制限がある。この温度の制限のため形成方法が限定され、希望通りの電極を形成することができず、素子の微細化を阻害している問題があった。
【解決手段】絶縁表面を有する基板上に記憶素子及びスイッチング素子が配置された半導体装置とし、前記素子は、同一平面に配置された第１の電極と第２の電極と有機化合物を含む層とを有し、前記有機化合物を含む層は前記第１の電極と前記第２の電極との間に形成され、電流は前記第１の電極から前記第２の電極へと流れ、前記第１の電極は、前記スイッチング素子と電気的に接続されている半導体装置である。 （もっと読む）

【課題】 本発明の目的は、微細化及び高密度化に対応し、かつ製造プロセスの容易化を図ることのできる、強誘電体メモリ及びその製造方法を提供することにある。
【解決手段】 強誘電体メモリは、基板１０と、基板１０の上方に形成された少なくとも１層よりなる層間絶縁層３０，３４と、層間絶縁層３０，３４の上方に形成された複数の強誘電体キャパシタＣ_１１，Ｃ_２２と、複数の強誘電体キャパシタＣ_１１，Ｃ_２２を被覆する被覆層７０と、複数の強誘電体キャパシタＣ_１１，Ｃ_２２の間に設けられた第１の開口部７２と、第１の開口部７２と連通するとともに被覆層７０及び層間絶縁層３４に形成された第２の開口部７４と、第１及び第２の開口部７２，７４内に一体的に設けられた導電層８２と、を含む。 （もっと読む）

【課題】安価なバルク半導体基板を用いて、縦型寄生サイリスタの発生を抑制すること、メモリセルサイズの縮小化を図ることを可能とする。
【解決手段】バルク半導体基板１１に形成されたアクセストランジスタ４０と、サイリスタ２０と、両者を分離する素子分離領域１３とを備え、アクセストランジスタ４０の一方のソース・ドレイン領域４５とサイリスタ２０のカソード側のＮ型不純物層２４とを接続孔５２を通じて接続する配線層５１を備え、前記サイリスタ２０のアノード側の不純物領域は深さ方向にＰ型不純物層２１、Ｎ型不純物層２２、Ｐ型ウエル１４（Ｐ型不純物層２３）、Ｎ型ウエル１２の順に形成された構造となっており、最下部のＮ型ウエル１２にデータ保持時にアノードに印可する電圧と同じ電圧が印加されるものである。 （もっと読む）

溝形シリコンの完全珪化のための方法及び構造が提供される。シリコン（５２）にトレンチ（５０）が設けられている。金属の混合物（５５）がシリコン（５２）上に設けられ、ここで、それら金属のうちの一方は、シリコンが金属中へ拡散するよりもシリコン中へ拡散し易く、金属のうちの他方は、シリコンが金属中へ拡散するよりもシリコン中へ拡散し難い。例示的な混合物は、８０％のニッケルと２０％のコバルトを含んでいる。トレンチ（５０）内のシリコン（５２）は、トレンチ（５０）が比較的高アスペクト比であるにも係わらず、空隙の形成なしに完全に珪化（５６）されることが可能である。他にも色々あるデバイスの中でも特に溝形アクセスデバイス（ＲＡＤ）が、メモリアレイ（１０）のための方法によって形成可能である。 （もっと読む）

【課題】
製品コストの低減を図ること。
【解決手段】
半導体記憶装置において、メモリセル部（Ｗｎｉ−１、Ｗ０ｉ〜Ｗｎｉに属するセル）とバイパス部（ＢＷ０ｉ、ＢＷ０ｉ−１、ＢＷ１ｉ、ＢＷ１ｉ−１に属するセル）を有する。メモリセル部は、セレクトゲート３ａと、フローティングゲート６、第１の拡散領域７ａ、第２の拡散領域７ｂ、第１のコントロールゲート１１ａを有する。バイパス部は、セレクトゲート３ａ、第１の拡散領域７ａ、第２の拡散領域７ｂを有するとともに、第２のコントロールゲート１１ｂを有する。第２のコントロールゲート１１ｂは、セレクトゲート３ａと第１の拡散領域７ａの間、又は、セレクトゲート３ａと第２の拡散領域７ｂの間の領域のチャネルを制御する。バイパス部のチャネルは、メモリセル部のセルを読み出すときの電流供給経路となる。 （もっと読む）

【課題】電気的消去が可能であり、メモリセルを積層構造ではない単一のゲート電極を持つＭＯＳトランジスタで構成する。
【解決手段】ゲート電極を有するＭＯＳトランジスタからなる選択トランジスタ１１と、選択トランジスタ１１のドレイン領域に接続されたビット線ＢＬと、選択トランジスタ１１のゲート電極に接続されたワード線ＷＬと、いずれにも電気的に接続されず電位的に浮遊状態にされたゲート電極を有し、ドレイン領域が選択トランジスタ１１のソース領域に接続され、選択トランジスタ１１と同一極性のＭＯＳトランジスタからなるセルトランジスタ１２と、セルトランジスタ１２のソース領域に接続されたソース線ＳＬとを具備している。 （もっと読む）

【課題】 ２以上の半導体チップの高密度に実装することにより、スタックド構造のパッケージを大幅に小型化する。
【解決手段】 半導体集積回路装置１は、プリント配線基板２に半導体チップ３〜６がそれぞれ積層されたスタックド構造となっている。最下部に搭載されている半導体チップ３には、インタフェース回路７が設けられている。このインタフェース回路７は、バッファ、および静電保護回路などからなる。半導体チップ３〜６に入出力される信号は、すべて半導体チップ３のインタフェース回路７を介して入出力されることになる。これにより、半導体チップ４〜６にインタフェース回路が不要となり、半導体集積回路装置１を小型化することができる。 （もっと読む）

【課題】半導体装置を微細化するとともに、ゲート電極と不純物拡散領域とを接続する共通コンタクトにおける電流リークを抑制する。
【解決手段】半導体装置１００は、第１のゲート電極１０８と、第４のソース・ドレイン領域１１４ｂと、これらを電気的に接続する共通コンタクト１１２と、を含む。ゲート長方向の断面において、第１のゲート電極１０８と第４のソース・ドレイン領域１１４ｂとが離間して設けられるとともにこれらの間の半導体基板１６０表面全面に素子分離絶縁膜１０２が形成され、第１のゲート電極１０８と第４のソース・ドレイン領域１１４ｂとの間の距離が、ゲート長方向の他の断面における第１のゲート電極１０８側壁に形成されたサイドウォールの幅と実質的に等しい。 （もっと読む）

【課題】 補助ゲート電極構成を持つフラッシュメモリを有する半導体装置の信頼性を向上させる。
【解決手段】 半導体基板１の主面上にゲート絶縁膜２を介して形成された複数の補助ゲート電極ＡＧと、補助ゲート電極ＡＧの側壁に形成された側壁絶縁膜４により補助ゲート電極ＡＧとは電気的に絶縁された状態で形成され、ゲート絶縁膜２を介して形成された浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧを覆うように形成された層間絶縁膜５上に形成された複数の制御ゲート電極ＣＧとを有している。この層間絶縁膜５の表面形状が凹凸状である。 （もっと読む）

メモリデバイス（１０）が、第１の軸（Ａ−Ａ）を画定する１つのソース（２０）および少なくとも２つのドレイン（１８）を含む活性領域（１６）を含む。少なくとも２本の実質的に平行なワード線（１２）が、第１のピッチで画定され、１本のワード線（１２）が、各ドレイン（１８）とソース（２０）の間に位置する。ディジット線（１４）が、第２のピッチで画定され、ディジット線（１４）のうちの１本が、ソース（２０）に結合され、第２の軸（Ｂ−Ｂ）を形成する。メモリアレイの活性領域（１６）は、ワード線（１２）およびディジット線（１４）によって画定されたグリッドに対して４５度傾斜している。ワード線のピッチは約１．５Ｆであるが、ディジット線のピッチは約３Ｆである。 （もっと読む）

【課題】 半導体装置の微細化および小型化を図ることであり、また、各メモリセルトランジスタのしきい値電圧のばらつきが抑えられた半導体装置およびその製造方法を提供することであり、さらに、信頼性の高いトンネル絶縁膜を備えた半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板１００と、半導体基板１００の主表面上に第１絶縁膜１０１を介して形成され、半導体基板１００内に反転層を形成可能な複数のアシストゲート１０２ｃ〜１０２ｅと、アシストゲート１０２ｃ〜１０２ｅの側面上に形成された第２絶縁膜１０５と、半導体基板１００の主表面上に第３絶縁膜１０６を介して形成され、第２絶縁膜１０５上に延在し、電荷を蓄積可能なサイドウォール状の複数のフローティングゲート１０７ｃ５〜１０７ｃ１０と、フローティングゲート１０７ｃ５〜１０７ｃ１０上に第４絶縁膜１１２を介して形成された複数のコントロールゲート１１７ｃとを備える。 （もっと読む）

【課題】メモリセルと周辺回路を備えた半導体装置において、周辺回路領域にキャパシタを、マスク工程を増加させることなく形成する。
【解決手段】
メモリセルと周辺回路を備えた半導体装置において、前記周辺回路領域に形成されるキャパシタは、前記メモリセル領域のゲート電極と同時に形成される下部電極と、前記メモリセル領域において前記コンタクトホール内壁面を覆う絶縁膜と同時に形成される容量絶縁膜と、前記コンタクトホールに形成されるコンタクトプラグと同時に形成される上部電極とを備える。 （もっと読む）

【課題】 小占有面積かつ、データ書き換え回数、データ保持特性の優れた不揮発性半導体記憶素子を提供する。
【解決手段】 フローティングゲート１８に電荷を保持してデータを記憶する不揮発性半導体記憶素子であって、該フローティングゲート１８を有するＭＯＳトランジスタ１３と、メタル層で構成されたキャパシタＣとを有し、キャパシタＣの一端がフローティングゲート１８に接続されている。上記構成の不揮発性半導体記憶素子において、制御ゲート１７への正の高電圧印加によりＭＯＳトランジスタ１３においてＦＮトンネリングで書き込み動作を行い、制御ゲートへの負の高電圧印加によりＭＯＳトランジスタ１３においてＦＮトンネリングで消去動作を行う。 （もっと読む）

【課題】ナノ弾性メモリ素子及びその製造方法を提供する。
【解決手段】基板と、基板上に一定間隔で平行に配列された下部電極と、下部電極を露出させるキャビティを有し、基板上に所定厚さに形成された絶縁物質の支持台と、キャビティ内の下部電極の表面から垂直に延長され、一定間隔で配列されたナノ弾性体と、支持台上にナノ弾性体上で下部電極と直交するように配置された上部電極と、を備えることを特徴とするナノ弾性メモリ素子である。 （もっと読む）

【課題】アクセストランジスタとサイリスタとによってメモリセルが構成される半導体装置において、メモリセルの縮小化を可能とする。
【解決手段】アクセストランジスタ１１と、前記アクセストランジスタ１１に並列に接続された複数の負性抵抗特性の素子（サイリスタ）１２，１３とを備えたメモリセルを有するものであり、前記サイリスタはターンオンおよびターンオフを制御するゲート電極１２Ｇ，１３Ｇを有するものである。 （もっと読む）

【課題】 マスクＲＯＭにおいて、構造が縮小化された場合であっても、半導体記憶装置の高速動作を阻害する寄生容量が増大することを抑制でき、また、製造コストを増大させることなく、安定した高速動作を実現できる半導体記憶装置及びその製造方法を提供する。
【解決手段】 マトリクス状にメモリセルが形成され、各メモリセルの出力側とビット線とが選択的に接続された半導体記憶装置において、半導体基板１００上に、メモリセルを構成するトランジスタの出力側４とビット線８ｃとの間に形成されたダイオード４０と、ダイオード４０のＰＮ接合を選択的に短絡する金属シリサイド層５１とを備える。 （もっと読む）

【課題】光ディスクやハードディスクのような回転系や移動系などの駆動体が不要で、かつフラッシュメモリに代表される半導体メモリのような煩雑で高価な製造工程が不要になるような、小型で大容量でしかも安価なメモリ装置を提供する。
【解決手段】メモリ装置における任意のデータの格納場所を任意のアドレス情報として指定するための半導体製造プロセスにより形成されたＩＣチップ部と、前記ＩＣチップ部にて指定された任意のアドレス情報に基づいて任意のデータを格納するための非半導体製造プロセスにより形成されたデータ格納部、および前記ＩＣチップ部からの任意のアドレス情報および任意のデータを前記データ格納部に伝達するための非半導体製造プロセスにより形成された電極部により構成される。 （もっと読む）

【課題】 読み出し時におけるまわりこみ電流の影響を排除できるとともに、リファレンスセルアレイの面積を削減できる半導体記憶装置を提供すること。
【解決手段】 メモリセルアレイ４７ｍａと、情報を読み出すとき基準となるリファレンスセルが複数配列されたリファレンスセルアレイ４７ｒａとを備える。メモリセルアレイ４７ｍａでは、行方向に並ぶメモリセル４７ｍ１〜４７ｍ８が電気的に直列接続されて直列メモリセル群をなす。リファレンスセルアレイ４７ｒａでは、行方向に並ぶリファレンスセル４７ｒ１〜４７ｒ３が電気的に直列接続されて直列リファレンスセル群をなす。仮想接地方式でセンス増幅器４２へ情報が送られる。直列リファレンスセル群をなすリファレンスセルの個数が直列メモリセル群をなすメモリセルの個数よりも少ない。 （もっと読む）

集積回路内で使用するための導電性および／または半導電性のフィーチャを形成する方法を開示する。種々のパターン転写ステップおよびエッチング・ステップをピッチ縮小技術と組み合わせて用いて、高密度実装フィーチャを生成することができる。フィーチャは、１つの方向に縮小ピッチを有し、別の方向に広いピッチを有することができる。従来のフォトリソグラフィ・ステップをピッチ縮小技術と組み合わせて用いて、たとえばビット線コンタクト（７３２）など、細長いピッチ縮小フィーチャを形成することができる。いくつかの実施形態では、コンタクト（７３２）は、マスキング材料の複数の層が上にある絶縁層（３３４）を設けることによって形成することができる。次に、一連の選択的に画定可能な線（１２４）をマスキング材料中に形成することができ、そこでその線がパターンを有する。次に、スペーサ材料（１７０）を使用して線に対してピッチ縮小を実施すると、スペーサ軸に沿って延びるピッチ縮小マスキング線（１７５）を生成することができる。したがって、ピッチ縮小空所によって各ピッチ縮小マスキング線（１７５）を分離することができる。次に、マスキング・フィーチャの一部分と交差するフォトレジストの第２のパターン（たとえば第２のマスク４８０のパターン）を付けることができる。第２のパターンは、ピッチ縮小マスキング線（１７５）、および隣接するピッチ縮小空所をフォトレジストで覆われないままにする窓（４８２）を有することができる。窓（４８２）は、ピッチ縮小マスキング線の長軸に対して平行ではない長軸を有することができる。次に、一部にはピッチ縮小空所によって画定された第３のパターンを介して絶縁層（３３４）をエッチングすると、絶縁層（３３４）中にコンタクトビア（５８４）を生成することができる。コンタクトビア（５８４）を導電材料で充填して電気コンタクト（７３２）を生成することができる。 （もっと読む）

【課題】トレンチキャパシタとアクセストランジスタの接続構造、及びそれに対応する接続構造の製造方法を提供する。
【解決手段】少なくとも部分的に半導体基板内に形成されたトレンチキャパシタのストレージ電極と選択トランジスタとの間の接続構造であって、上記ストレージ電極の表面に近接して配置された中間層の一部と、上記中間層に近接して配置されており、かつ上記選択トランジスタに近接した半導体基板表面部分に電気的に接続されている電気的導電性材料と、を有していて、上記接続構造の一部が、基板の水平面部分に近接するように、上記半導体基板の上に配置されている、接続構造。 （もっと読む）